CN1525568A - 半导体装置及半导体装置的制造方法 - Google Patents

半导体装置及半导体装置的制造方法 Download PDF

Info

Publication number
CN1525568A
CN1525568A CNA2003101142444A CN200310114244A CN1525568A CN 1525568 A CN1525568 A CN 1525568A CN A2003101142444 A CNA2003101142444 A CN A2003101142444A CN 200310114244 A CN200310114244 A CN 200310114244A CN 1525568 A CN1525568 A CN 1525568A
Authority
CN
China
Prior art keywords
semiconductor device
peristome
gate electrode
active region
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2003101142444A
Other languages
English (en)
Other versions
CN100342540C (zh
Inventor
«
芦田基
寺田隆司
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Publication of CN1525568A publication Critical patent/CN1525568A/zh
Application granted granted Critical
Publication of CN100342540C publication Critical patent/CN100342540C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • General Engineering & Computer Science (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供采用使连接N+活性区与P+活性区的布线和栅电极在平面上看重叠来减少占有面积的CMOS晶体管的结构的半导体装置。半导体衬底的表面内，n沟道MOS晶体管的N+活性区(1)与p沟道MOS晶体管的P+活性区(2)通过离子注入形成。在N+活性区(1)与P+活性区(2)上形成栅电极(3)。在栅电极(3)上，形成硅氮化膜的绝缘膜(4)与绝缘膜(5)。在该栅电极(3)上，用CVD等方法形成硅氧化膜的层间绝缘膜(6)。在层间绝缘膜(6)上，形成用以埋入连接N+活性区(1)与P+活性区(2)的布线的开口部(7)。在所形成的开口部(7)内埋入铝等的金属膜，形成埋入布线(8)。

Description

半导体装置及半导体装置的制造方法
技术领域
本发明涉及半导体装置，具体涉及减少了占有面积的CMOS晶体管的结构。
背景技术
半导体装置中，采用CMOS(Complementary Metal OxideSemiconductor：互补金属氧化物半导体)晶体管的结构时，需要在构成CMOS晶体管的n沟道MOS晶体管与p沟道MOS晶体管的外侧的N+活性区和P+活性区之间加以连接。为了避免与栅电极电气接触，连接N+活性区和P+活性区的布线必须在空间上与栅电极分离。再有，作为采用CMOS晶体管结构的半导体装置，例如有CMOS倒相器。
专利文献1(特开2000-323590号公报(第9-12页，第1-8图))公开了一种埋入的自对准接触体的布线层和栅电极之间的短路得以防止的半导体装置，一种非易失半导体存储装置。
采用CMOS晶体管结构的半导体装置，从等效电路方面看并无变化，不比传统技术先进。可是，在层叠结构上，它在使占有面积减少方面取得了进展。但是，由于要避免与栅电极的电气接触，因此需要在平面上看不与栅电极重叠地配置连接N+活性区和P+活性区的布线。另外，需要考虑在形成连接N+活性区和P+活性区的布线时，产生的制造偏差(例如对准偏差等)，因此，在连接N+活性区和P+活性区的布线与栅电极之间，必须确保一定的距离。因此，存在这样的问题：采用CMOS晶体管结构的半导体装置，在占有面积的减少方面受到限制。
发明内容
本发明旨在提供使连接N+活性区和P+活性区的布线与栅电极在平面上看重叠而使占有面积减少的、采用CMOS晶体管结构的半导体装置。
本发明的解决手段是一种有CMOS晶体管的半导体装置，其中设有栅电极和连接n沟道MOS部分和p沟道MOS部分的布线，布线的宽度大于相邻栅电极的间隔，布线的一部分隔着绝缘膜配置在栅电极的一部分的正上方。
附图说明
图1是本发明实施例1的半导体装置的平面图。
图2是本发明实施例1的半导体装置的剖面图。
图3是本发明实施例1的半导体装置的平面图。
图4是本发明实施例1的半导体装置的剖面图。
图5是本发明实施例1的半导体装置的平面图。
图6是本发明实施例1的半导体装置的剖面图。
图7是本发明实施例1的半导体装置的平面图。
图8是本发明实施例1的半导体装置的剖面图。
图9是本发明实施例1的半导体装置的平面图。
图10是本发明实施例1的半导体装置的剖面图。
图11是本发明实施例1的半导体装置的平面图。
图12是本发明实施例2的半导体装置的平面图。
图13是本发明实施例2的半导体装置的剖面图。
图14是本发明实施例2的开口部的平面图。
【符号说明】
1：N+活性区；2：P+活性区；3：栅电极；4：绝缘膜；5：绝缘膜；6：层间绝缘膜；7：开口部；8：埋入布线；9：开口部。
具体实施方式
以下，基于表示实施例的附图就本发明作具体说明。
(实施例1)
本实施例中，以CMOS倒相器为例来说明采用CMOS晶体管结构的半导体装置。图1是本实施例的半导体装置的平面图。图2是本实施例的半导体装置的剖面图。图1中，通过在半导体衬底的表面内进行离子注入等手段，形成n沟道MOS晶体管的N+活性区1和p沟道MOS晶体管的P+活性区2。另外，通过照相制版技术，在N+活性区1和P+活性区2上形成n沟道MOS晶体管与p沟道MOS晶体管共有的栅电极3。形成n沟道MOS晶体管的区域为n沟道MOS部分，形成p沟道MOS晶体管的区域为p沟道MOS部分。
栅电极3配置成与N+活性区1和P+活性区2垂直相交。并且，用CVD(Chemical Vapor Deposition：化学气相淀积)法等，在栅电极3上层叠硅氮化膜的绝缘膜4。图2是图1的II-II面的剖面图。如图2所示，半导体衬底上层叠了栅电极3与绝缘膜4。这里，相邻的栅电极3之间的距离，以设计规则(即制造工序中使用的照相制版技术的最小值)来形成即可。
接着，参照图3所示的本实施例的半导体装置的平面图和图4所示的本实施例的半导体装置的剖面图。如图3所示，用CVD法等在栅电极3的侧面部分形成硅氮化膜的绝缘膜5。该绝缘膜5也称为侧壁。图4是图3的IV-IV面的剖面图。如图4所示，栅电极3被绝缘膜4与绝缘膜5包围。
图5是本实施例的半导体装置的平面图。图6是本实施例的半导体装置的剖面图。图5中，在被绝缘膜4与绝缘膜5包围的栅电极3上，用CVD法等形成硅氧化膜的层间绝缘膜6。图6是图5的VI-VI面的剖面图。为了使得到达绝缘膜4的距离均匀化，用CMP(Chemical and Mechanical Polishing：化学与机械抛光)法等对图6所示的层间绝缘膜6进行平坦化处理。这里进行平坦化处理，是为了均匀地形成开口部，用以埋入连接N+活性区1和P+活性区2的布线。
图7是表示本实施例的半导体装置的平面图。图8是表示本实施例的半导体装置的剖面图。如图7所示，在层间绝缘膜6上形成用以埋入连接N+活性区和P+活性区的布线的开口部7。该开口部7的宽度中最宽的部分大于相邻的栅电极3的间距，分为前段开口和后段开口两段。首先，将层间绝缘膜6的一部分蚀刻到起止挡膜作用的绝缘膜4，形成前段开口。在氧化膜比氮化膜高1个数量级以上的蚀刻选择比条件下，进行该蚀刻。
后段开口用绝缘膜5作为止挡膜蚀刻层间绝缘膜6的一部分而形成，使N+活性区1和P+活性区2的面露出。这里，由于利用绝缘膜4与绝缘膜5作为止挡膜，开口部7因此具有自对准接触的结构。也就是说，埋入开口部7的布线必定和在平面上看与相重叠的栅电极3的一部分隔着绝缘膜4与绝缘膜5相接触。因此，埋入开口部7的布线不与栅电极3电气连接。
图8是图7的VIII-VIII面的剖面图。如图8所示，在形成的开口部7中埋入铝等金属膜。也就是，用溅镀法等在开口部7与层间绝缘膜6上层叠金属膜，然后用CMP法将埋入开口部7的金属膜以外的金属膜除去，加以平坦化。由此，连接N+活性区1和P+活性区2的布线8(以下，也称为埋入布线8)如图9与图10所示的那样地形成。图9是表示本实施例的半导体装置的平面图。图10是表示本实施例的半导体装置的图9中X-X线处的剖面图。该埋入布线8的最宽部分大于相邻栅电极3的间隔，埋入布线8的一部分隔着绝缘膜4配置在栅电极3的一部分的正上方。再有，并不限于用CMP法进行金属膜的平坦化处理，也可以采用深腐蚀法。该深腐蚀法可以利用金属的各向异性蚀刻，有选择地只将突出部分的金属膜除掉。
图11A是表示本实施例的半导体装置的平面图。图11A中，由于采用0.2μm的设计规则，相邻的栅电极3之间的距离为0.2μm。于是，图11A中虚线表示的CMOS倒相器的占有面积为1.2μm×(0.1μm+0.2μm+0.1μm)＝0.48μm2。
另一方面，传统的CMOS倒相器如图11B所示。如图11B所示，所构成的埋入布线8不与栅电极3在平面上看重叠。图11B的CMOS倒相器中，采用0.2μm的设计规则，为不使埋入布线8与栅电极3相重叠的制造余量设为0.15μm。因此，图11B中虚线表示的CMOS晶体管结构的占有面积为1.2μm×(0.13μm+0.15μm+0.2μm+0.15μm+0.13μm)＝0.91μm2。由图11A与图11B的CMOS倒相器的比较可知，具有本实施例的结构的CMOS倒相器(栅电极宽度(W)约1μm的典型CMOS倒相器)，可将占有面积减少约50％。
如上所述，本实施例的半导体装置，是含有CMOS晶体管的半导体装置，它有栅电极3、连接n沟道MOS部分与p沟道MOS部分的埋入布线8，埋入布线8的最宽部分比相邻的栅电极3的间距大，埋入布线的一部分隔着绝缘膜4配置在栅电极3的一部分的正上方，因此，与传统的半导体装置相比，可以减少占有面积。并且，相邻栅电极3的间隔可适用设计规则，与埋入布线8无关。
并且，本实施例的半导体装置中，绝缘膜4、5形成在栅电极3的上部与侧面部分，埋入布线8通过埋入在开口部7中而形成，该开口部7以绝缘膜4、5作为止挡膜蚀刻层间绝缘膜6而形成，因此，本实施例的半导体装置具有自对准接触的结构，埋入布线8必定和在平面上看相重叠的栅电极3的一部分隔着构成止挡膜的绝缘膜4与绝缘膜5相接触地构成。本实施例的半导体装置的制造方法，可以制造具有自对准接触结构的、其埋入布线8必定隔着构成止挡膜的绝缘膜4与绝缘膜5和在平面上看重叠的栅电极3的一部分相接触的半导体装置。
另外，本实施例的半导体装置的制造方法中，埋入布线8通过深腐蚀在开口部7形成后的层间绝缘膜6上层叠的金属膜而形成，因此，与用CMP法处理金属膜的场合相比，处理方法得以简化。
(实施例2)
本实施例中，也以CMOS倒相器为例说明采用CMOS晶体管的结构的半导体装置。图12是表示本实施例的半导体装置的平面图。本实施例的CMOS倒相器也和实施例1相同，通过在半导体衬底的表面内的离子注入，形成n沟道MOS晶体管的N+活性区1和p沟道MOS晶体管的P+活性区2。另外，通过照相制版技术在N+活性区1与P+活性区2上形成n沟道MOS晶体管与p沟道MOS晶体管共同的栅电极3。
该栅电极3与N+活性区1和P+活性区2垂直相交地配置。并且，栅电极3上形成硅氮化膜的绝缘膜4和绝缘膜5。在被该绝缘膜4和绝缘膜5包围的栅电极3上，用CVD法等形成硅氧化膜的层间绝缘膜6。图12中省略了层间绝缘膜6的图示。接着，在层间绝缘膜6上形成用以埋入连接N+活性区1和P+活性区2的布线的开口部7。该开口部7被开口为两段即前段开口和后段开口，其宽度最大的部分比相邻栅电极3的间距大。
首先，将层间绝缘膜6的一部分蚀刻到用作止挡膜的绝缘膜4，形成前段开口。在氧化膜比氮化膜高1个数量级以上的蚀刻选择比条件下，进行该蚀刻。后段开口用绝缘膜5作为止挡膜蚀刻层间绝缘膜6的一部分而形成，使N+活性区1和P+活性区2的面露出。这里，由于利用绝缘膜4与绝缘膜5作为止挡膜，开口部7因此具有自对准接触的结构。
本实施例中，另外在栅电极3上设置开口部9，使栅电极3的一部分露出。也就是，采用照相制版技术蚀刻预定部分的绝缘膜4和绝缘膜5来形成开口部9。在所形成的开口部7和开口部9中埋入铝等的金属膜。换言之，用溅镀法等在开口部7、开口部9与层间绝缘膜6上层叠金属膜，然后用CMP法将开口部7、开口部9中埋入的金属膜以外的金属膜除掉，进行平坦化处理。由此，形成埋入布线8。该埋入布线8宽度的最大部分大于相邻栅电极3的间距，埋入布线8的一部分隔着绝缘膜4配置在栅电极3的一部分的正上方。
图13表示本实施例的半导体装置的剖面图。图13是图12所示的平面图中XIII-XIII处的剖面。图13中，与开口部9相当的部分的绝缘膜4和绝缘膜5被除掉，栅电极3的一部分与埋入布线8电气接触。再有，本实施例中，通过对在形成开口部7与9后的层间绝缘膜6上层叠的金属膜进行深腐蚀处理来形成埋入布线8，这与用CMP法处理金属膜相比可以使处理简化。
并且，由开口部7与开口部9构成的开口部，在层间绝缘膜6上的平面形状并不是单纯的矩形，而是有六个以上角部的形状。图14是由开口部7与开口部9所构成的开口部的平面图。通过设置六个以上的角部，与单纯的矩形开口部相比，能够与各种各样的区域电气连接，从而可以增加半导体装置的布局自由度。
如上所述，本实施例的半导体装置中，埋入布线8被埋入在除掉绝缘膜4、5的一部分而形成的开口部9中，与栅电极3电气连接，因此，能够比传统的半导体装置减少占有面积，同时能够获得将埋入布线8与栅电极3连接的结构。采用本实施例的半导体装置的制造方法也能够制造与传统的半导体装置相比可减少占有面积且埋入布线8与栅电极3连接的半导体装置。
另外，本实施例的半导体装置，其开口部7与开口部9所构成的开口部在层间绝缘膜6的形状中有六个以上的角部，因此，能够与不在直线上的区域实现电气连接，增加半导体装置的布局自由度。
【发明效果】
本发明的半导体装置是含有CMOS晶体管的半导体装置，其中设有栅电极和使n沟道MOS部分与p沟道MOS部分连接的布线，布线的宽度大于相邻栅电极的间隔，布线的一部分隔着绝缘膜配置在栅电极的一部分的正上方，因此，能够取得比传统的半导体装置减少占有面积的效果。并且，取得相邻栅电极的间隔能够与布线无关地适用设计规则的最小值的效果。

Claims (7)

1.一种含有CMOS晶体管的半导体装置，其特征在于：
设有平行配置的多个栅电极，
在所述栅电极的纵向上邻接的所述CMOS晶体管的n沟道MOS部分与p沟道MOS部分，以及
连接所述n沟道MOS部分与所述p沟道MOS部分的布线；
所述布线的宽度大于相邻的所述栅电极的间隔；
所述布线的一部分隔着绝缘膜配置在所述栅电极的一部分的正上方。
2.如权利要求1所述的半导体装置，其特征在于：
所述绝缘膜形成于所述栅电极的上部与侧面；
所述布线埋入在第一开口部内而形成，该开口部通过蚀刻在所述绝缘膜上层叠的与所述绝缘膜不同的材料的层间绝缘膜而形成。
3.如权利要求2所述的半导体装置，其特征在于：
所述布线通过埋入在所述绝缘膜内形成的第二开口部内，与所述栅电极电气连接。
4.如权利要求3所述的半导体装置，其特征在于：
由所述由第一开口部与所述第二开口部构成的开口部，在所述层间绝缘膜上的形状中至少包含六个角部。
5.一种含有CMOS晶体管的半导体装置的制造方法，其特征在于设有：
在半导体衬底上形成多个平行配置的栅电极的工序；
在所述栅电极的上部与侧面形成绝缘膜的工序；
在所述绝缘膜上形成与所述绝缘膜不同材料的层间绝缘膜的工序；
以所述绝缘膜为止挡膜蚀刻所述层间绝缘膜，形成宽度大于相邻的所述栅电极的间隔的第一开口部的工序；
在所述层间绝缘膜上层叠金属膜的工序；以及
在所述层间绝缘膜上将埋入了所述第一开口部的所述金属膜以外的所述金属膜除去的工序。
6.如权利要求5所述的半导体装置的制造方法，其特征在于：
在形成所述第一开口部的工序后，蚀刻露出的所述绝缘膜的一部分而形成第二开口部。
7.如权利要求5或权利要求6所述的半导体装置的制造方法，其特征在于：
在所述层间绝缘膜上用深腐蚀将埋入了所述第一开口部的所述金属膜以外的所述金属膜除去的工序。
CNB2003101142444A 2003-02-28 2003-11-04 半导体装置及半导体装置的制造方法 Expired - Fee Related CN100342540C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP53090/2003 2003-02-28
JP2003053090A JP2004266001A (ja) 2003-02-28 2003-02-28 半導体装置及び半導体装置の製造方法
JP53090/03 2003-02-28

Publications (2)

Publication Number Publication Date
CN1525568A true CN1525568A (zh) 2004-09-01
CN100342540C CN100342540C (zh) 2007-10-10

Family

ID=32866654

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2003101142444A Expired - Fee Related CN100342540C (zh) 2003-02-28 2003-11-04 半导体装置及半导体装置的制造方法

Country Status (6)

Country Link
US (2) US7038281B2 (zh)
JP (1) JP2004266001A (zh)
KR (1) KR100624584B1 (zh)
CN (1) CN100342540C (zh)
DE (1) DE10351373A1 (zh)
TW (1) TWI239596B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004266001A (ja) * 2003-02-28 2004-09-24 Renesas Technology Corp 半導体装置及び半導体装置の製造方法
US8530319B2 (en) * 2010-10-14 2013-09-10 International Business Machines Corporation Vertical silicide e-fuse
JP6292281B2 (ja) * 2016-11-11 2018-03-14 富士通セミコンダクター株式会社 半導体装置の製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2524863B2 (ja) * 1990-05-02 1996-08-14 三菱電機株式会社 半導体装置およびその製造方法
US5220218A (en) * 1991-09-23 1993-06-15 General Electric Company Radiation tolerant complementary MOS logic for bipolar/CMOS integrated circuitry
TW368731B (en) 1997-12-22 1999-09-01 United Microelectronics Corp Manufacturing method for self-aligned local-interconnect and contact
JPH11214685A (ja) * 1998-01-27 1999-08-06 Matsushita Electric Works Ltd 絶縁ゲート型半導体装置
KR20000038332A (ko) 1998-12-05 2000-07-05 김영환 반도체 소자의 제조 방법
JP2000323590A (ja) 1999-05-13 2000-11-24 Sony Corp 半導体装置、不揮発性半導体記憶装置および製造方法
US6174775B1 (en) 1999-06-25 2001-01-16 Taiwan Semiconductor Manufacturing Company Method for making a dual gate structure for CMOS device
JP2004266001A (ja) * 2003-02-28 2004-09-24 Renesas Technology Corp 半導体装置及び半導体装置の製造方法

Also Published As

Publication number Publication date
TW200416955A (en) 2004-09-01
CN100342540C (zh) 2007-10-10
JP2004266001A (ja) 2004-09-24
US20040169228A1 (en) 2004-09-02
US20060180872A1 (en) 2006-08-17
KR20040077416A (ko) 2004-09-04
US7348637B2 (en) 2008-03-25
US7038281B2 (en) 2006-05-02
DE10351373A1 (de) 2004-09-16
TWI239596B (en) 2005-09-11
KR100624584B1 (ko) 2006-09-19

Similar Documents

Publication Publication Date Title
TWI636551B (zh) 半導體元件及其製造方法
CN109390408B (zh) 半导体装置
KR20190122821A (ko) 3차원 메모리 소자를 위한 트렌치 구조
TW201123425A (en) Nonvolatile semiconductor memory device
CN1347159A (zh) 半导体器件及其制造方法
CN1280903C (zh) 具有伪结构的半导体器件
CN1738059A (zh) 半导体器件及其制造方法
CN1317769C (zh) 半导体存储器件及其制造方法
CN1825597A (zh) 存储器元件,半导体元件及其制造方法
US8519468B2 (en) Semiconductor device
CN1855445A (zh) 非易失性存储器件及相关器件的制造方法
CN100342540C (zh) 半导体装置及半导体装置的制造方法
US11737265B2 (en) Manufacturing method of semiconductor memory device
US7755127B2 (en) Capacitor in semiconductor device and method of manufacturing the same
CN101034681B (zh) 半导体器件的制造方法
US20090206469A1 (en) Semiconductor device and method of manufacturing semiconductor device
CN111029407A (zh) 场效应晶体管及其制造方法
US20240014254A1 (en) Trench capacitor film scheme to reduce substrate warpage
CN1259712C (zh) 混合模式制程
CN1275809A (zh) 具有电容元件的半导体器件及其形成方法
CN1291491C (zh) 半导体元件及其制作方法
CN117440684A (zh) 半导体装置
KR20000046743A (ko) 반도체장치의 캐패시터 제조방법
CN116435254A (zh) 半导体结构及其制备方法
CN1206723C (zh) 堆栈闸极快闪存储装置的制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: RENESAS ELECTRONICS CO., LTD.

Free format text: FORMER OWNER: RENESAS TECHNOLOGY CORP.

Effective date: 20100925

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20100925

Address after: Kawasaki, Kanagawa, Japan

Patentee after: Renesas Electronics Corporation

Address before: Tokyo, Japan, Japan

Patentee before: Renesas Technology Corp.

C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20071010

Termination date: 20131104