CN1519954A - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN1519954A
CN1519954A CNA2004100035083A CN200410003508A CN1519954A CN 1519954 A CN1519954 A CN 1519954A CN A2004100035083 A CNA2004100035083 A CN A2004100035083A CN 200410003508 A CN200410003508 A CN 200410003508A CN 1519954 A CN1519954 A CN 1519954A
Authority
CN
China
Prior art keywords
mentioned
forms
groove
layer
skin section
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2004100035083A
Other languages
English (en)
Inventor
川口雄介
太郎
小野升太郎
夫
中川明夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN1519954A publication Critical patent/CN1519954A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明提供元件特性指标Ron·Qgd值小的并且雪崩耐量大的沟槽栅极型功率MOSFET。与本发明相关的半导体器件，以与现有的普通沟槽栅极型功率MOSFET相同的节距形成多列条形沟槽，并且在每隔1列或者2列的沟槽内形成栅极电极，在其余的沟槽内形成源极电极。

Description

半导体器件
技术领域
本发明涉及一种半导体器件，特别涉及纵型沟槽(trench)型MOSFET。
背景技术
在大电流、高耐压的开关电源市场和以笔记本电脑为首的移动通信设备等节能开关市场中，功率MOSFET的使用正在增加。在这样的用途中，在电源管理电路、锂离子电池的安全电路等中使用功率MOSFET的情况较多。因此，为了实现可以通过电池电压直接驱动的低驱动电压化、低导通电阻化及开关损耗的降低，要求进一步降低功率MOSFET栅极-漏极间的电容。
用导通电阻Ron和开关时的栅极-漏极间电荷Qgd之积Ron·Qgd作为表示元件(element)特性的指标，用于评价元件的低驱动电压化、低导通电阻化以及开关损耗的降低。元件特性指标Ron·Qgd是导通电阻Ron和开关时的栅极-漏极间电荷Qgd之积，因此可以说，其值越小，在元件的低驱动电压化、低导通电阻化以及降低开关损耗方面就越好。
图7是现有的第1例沟槽栅极型功率MOSFET的剖面图，图8是现有的第1例沟槽栅极型功率MOSFET的半导体衬底表面的平面图。而且，图7是沿图8中的DD’线剖开的剖面图，图8所示是为了容易理解而除去半导体衬底表面上的源极电极后的状态下的半导体衬底表面的平面图。
现有的沟槽栅极型功率MOSFET具有：n+型半导体衬底1；在n+型半导体衬底1上形成的n-型半导体层2；在n-型半导体层2上形成的p型基极层3；从p型基极层3的表面到预定深度，以预定间隔形成的多列条形沟槽4；在各沟槽4的侧面以及底面形成的绝缘膜5；在各沟槽4之间的p型基极层3表层部上形成的n+型源极层6；在各沟槽4之间的p型基极层3表层部中央形成的条形P+型接触层7；在各沟槽4内形成的栅极电极8；在各n+型源极层6以及在P+型接触层7上形成的源极电极9；在n+型半导体衬底1的背面形成的漏极电极10。
n-型半导体层2例如由通过外延生长法形成的外延层构成。条形沟槽4的深度例如如图7所示，为从p型基极层3的表面到n-型半导体层2的表层部的深度。绝缘膜5例如由硅氧化膜构成。
图8所示的参数al表示现有的第1例沟槽栅极型功率MOSFET的元件节距(pitch)。
图9是现有的第2例沟槽栅极型功率MOSFET的剖面图，图10是现有的第2例沟槽栅极型功率MOSFET的半导体衬底表面的平面图。而且，图9是沿图10中的EE’线剖开的剖面图，图10所示是在为了容易理解而除去半导体衬底表面上的源极电极后的状态下的半导体衬底表面的平面图。
图10所示的参数a2表示现有的第2例沟槽栅极型功率MOSFET的元件节距。
现有的第2例沟槽栅极型功率MOSFET，除了元件节距a2为第1例的元件节距a1的2倍之外，具有与第1例相同的结构。
在此，就上述元件特性指标Ron·Qgd加以研究，开关时的栅极-漏极之间的电荷Qgd与栅极的密度成比例地增加，因此，例如像上述现有沟槽栅极型功率MOSFET的第2例相对于第1例那样，如果使元件节距为其2倍，则开关时的栅极-漏极之间的电荷Qgd为其1/2。
另一方面，导通电阻Ron的成分可分为沟道电阻和外延层电阻，上述现有的第1例沟槽栅极型功率MOSFET的沟道电阻和外延层电阻之比为1∶1。因此，如果使元件节距为2倍，则沟道电阻为2倍，但由于外延层电阻未变，因此元件整体导通电阻Ron为4/3倍。
因此，上述现有沟槽栅极型功率MOSFET的第2例相对于第1例，如果使元件节距为其2倍，则元件特性指标Ron·Qgd可降为其2/3倍。
但是，有这样的问题：元件节距大的沟槽栅极型功率MOSFET，在以电感为负载的情况下，开关时的雪崩耐量小。
发明内容
本发明是鉴于上述问题点而提出的，其目的是提供元件特性指标Ron·Qgd值小、且雪崩耐量大的沟槽栅极型功率MOSFET。
与本发明的第1实施例相关的半导体器件，其特征是具有：
第1导电型半导体衬底；
在上述半导体衬底上形成的第1导电型半导体层；
在上述半导体层上形成的第2导电型基极层；
从上述基极层表面到预定深度，以预定间隔形成的多列条形沟槽；
在上述各沟槽的侧面以及底面形成的绝缘膜；
在上述各沟槽之间的上述基极层表层部形成的第1导电型源极层；
在上述各沟槽之间的上述基极层表层部中央形成的第2导电型的条形接触层；
在上述多列沟槽之中每隔1列的各沟槽内形成的栅极电极；
在形成上述栅极电极的沟槽以外的上述各沟槽内和在上述各源极层以及上述接触层上形成的源极电极；以及
在上述半导体衬底背面形成的漏极电极。
与本发明第2实施例相关的半导体器件，其特征是具有：
第1导电型半导体衬底；
在上述半导体衬底上形成的第1导电型半导体层；
在上述半导体层上形成的第2导电型基极层；
从上述基极层表面到预定深度，以预定间隔形成的多列条形沟槽；
在上述各沟槽的侧面以及底面形成的绝缘膜；
在上述多列沟槽之中每隔2列的各沟槽内形成的栅极电极；
在与形成上述栅极电极的沟槽相邻的上述基极层表层部形成的第1导电型源极层；
在形成上述源极层的基极层表层部中央形成为条形、且在形成上述源极层的基极层表层部以外的上述基极层表层部上形成的第2导电型接触层；
在形成上述栅极电极的沟槽以外的上述各沟槽内和在上述各源极层以及/或者上述接触层上形成的源极电极；以及
在上述半导体衬底背面形成的漏极电极。
与本发明第3实施例相关的半导体器件，其特征是具有：
第1导电型半导体衬底；
在上述半导体衬底上形成的第1导电型半导体层；
在上述半导体层上形成的第2导电型基极层；
从上述基极层表面到预定深度，以预定间隔且每3列以更宽的间隔形成的多列条形沟槽；
在上述各沟槽的侧面以及底面形成的绝缘膜；
在上述多列沟槽之中以上述预定间隔形成的连续三列沟槽的中央各沟槽内形成的栅极电极；
在与形成上述栅极电极的沟槽相邻的上述基极层表层部形成的第1导电型源极层；
在形成上述源极层的基极层表层部中央形成为条形、且在形成上述源极层的基极层表层部以外的上述基极层表层部形成的第2导电型接触层；
在形成上述栅极电极的沟槽以外的上述各沟槽内和在上述各源极层以及/或者上述接触层上形成的源极电极；以及
在上述半导体衬底背面形成的漏极电极。
附图说明
图1是与本发明第1实施例相关的半导体器件的剖面图。
图2是与本发明第1实施例相关的半导体器件的半导体衬底表面的平面图。
图3是与本发明第2实施例相关的半导体器件的剖面图。
图4是与本发明第2实施例相关的半导体器件的半导体衬底表面的平面图。
图5是与本发明第3实施例相关的半导体器件的剖面图。
图6与本发明第3实施例相关的半导体器件的半导体衬底表面的平面图。
图7是现有第1例沟槽栅极型MOSFET的剖面图。
图8是现有第1例沟槽栅极型MOSFET的半导体衬底表面的平面图。
图9是现有第2例沟槽栅极型MOSFET的剖面图。
图1O是现有第2例沟槽栅极型MOSFET的半导体衬底表面的平面图。
具体实施方式
以下，就与本发明相关的半导体器件参照附图加以说明。并且，在以下的说明中，将第1导电型设定为n型，将第2导电型设定为p型进行说明。
图1是与本发明第1实施例相关的半导体器件的剖面图，图2是与本发明第1实施例相关的半导体器件的半导体衬底表面的平面图。而且，图1是沿图2中的AA’线剖开的剖面图，图2所示是在为了容易理解而除去半导体衬底表面上的源极电极后的状态下的半导体衬底表面的平面图。
与本发明第1实施例相关的半导体器件具有：n+型半导体衬底1；在n+型半导体衬底上形成的n-型半导体层2；在n-型半导体层2上形成的p型基极层3；从p型基极层3的表面到预定深度，以预定间隔形成的多列条形沟槽4；在各沟槽4的侧面以及底面形成的绝缘膜5；在各沟槽4之间的p型基极层3表层部上形成的n+型源极层6；在各沟槽4之间的p型基极层3表层部中央形成的条形p+型接触层7；在多列沟槽4之中、每隔1列的各沟槽4内形成的栅极电极8；在形成栅极电极8的沟槽4以外的各沟槽4内和各n+型源极层6以及p+型接触层7上形成的源极电极9；以及在n+型半导体衬底1的背面形成的漏极电极10。
n-型半导体层2例如由用外延生长法形成的外延层构成。条形沟槽4的深度如图1所示，为从p型基极层3的表面到n-型半导体层2的表层部的深度。绝缘膜5例如由硅氧化膜构成。
在与本发明第1实施例相关的半导体器件中，以与现有的普通沟槽栅极型功率MOSFET同样的节距，形成多列条形沟槽4，并且在各沟槽内每隔1列形成栅极电极8和源极电极9。
上述结构中，沟槽4的节距与现有的普通沟槽栅极型功率MOSFET相同，因此可以保持雪崩耐量与现有的普通沟槽栅极型功率MOSFET大小相等。另一方面，栅极电极8的节距，即元件节距为现有的普通沟槽栅极型功率MOSFET的2倍，因此可以减小元件特性指标Ron Qgd的值，从而可以实现元件的低驱动电压化、低导通电阻化以及降低开关损耗。
图3是与本发明第2实施例相关的半导体器件的剖面图，图4是与本发明第2实施例相关的半导体器件的半导体衬底表面的平面图。而且，图3是沿图4中的BB’线剖开的剖面图，图4所示是在为了容易理解而除去半导体衬底表面上的源极电极后的状态下的半导体衬底表面的平面图。
与本发明第2实施例相关的半导体器件具有：n+型半导体衬底1；在n+型半导体衬底1上形成的n-型半导体层2；在n-型半导体层2上形成的p型基极层3；从p型基极层3的表面到预定深度，以预定间隔形成的多列条形沟槽4；在各沟槽4的侧面以及底面形成的绝缘膜5；在多列沟槽4之中、每隔2列的各沟槽4内形成的栅极电极8；在与形成栅极电极8的沟槽4相邻的p型基极层3表层部上形成的n+型源极层6；在形成n+型源极层6的p型基极层3表层部中央形成为条形、且在形成n+型源极层6的p型基极层3表层部以外的p型基极层3表层部上形成的p+型接触层7；在形成栅极电极8的沟槽4以外的各沟槽4内和在各n+型源极层6以及/或者p+型接触层7上形成的源极电极9；在n+型半导体衬底1的背面形成的漏极电极1O。
n-型半导体层2例如由用外延生长法形成的外延层构成。条形沟槽4的深度如图3所示，为从p型基极层3的表面到n-型半导体层2的表层部的深度。绝缘膜5例如由硅氧化膜构成。
在与本发明第2实施例相关的半导体器件中，以与现有的普通沟槽栅极型功率MOSFET同样的节距，形成多列条形沟槽4，并且在每隔2列的沟槽4内形成栅极电极8，在其余的沟槽4内形成源极电极9。
上述结构中，沟槽4的节距与现有的普通沟槽栅极型功率MOSFET相同，因此与第1实施例一样，可以保持雪崩耐量与现有的普通沟槽栅极型功率MOSFET大小相等。另一方面，栅极电极8的节距，即元件节距为现有的普通沟槽栅极型功率MOSFET的3倍，因此与第1实施例相比，可以进一步减小元件特性指标Ron·Qgd的值，可以实现元件的低驱动电压化、低导通电阻化以及降低开关损耗。
图5是与本发明第3实施例相关的半导体器件的剖面图，图6是与本发明的第3实施例相关的半导体器件的半导体衬底表面的平面图。而且，图5是沿图6中的CC+线剖开的剖面图，图6所示是在为了容易理解而除去半导体衬底表面上的源极电极后的状态下的半导体衬底表面的平面图。
与本发明第3实施例相关的半导体器件具有：n+型半导体衬底1；在n+型半导体衬底1上形成的n-型半导体层2；在n-型半导体层2上形成的p型基极层3；从p型基极层3的表面到预定深度，以预定间隔且每3列以更宽的间隔形成的多列条形沟槽4；在各沟槽4的侧面以及底面形成的绝缘膜5；在多列沟槽4之中以上述预定间隔形成的连续3列的沟槽4的中央各沟槽4内形成的栅极电极8；在与形成栅极电极8的沟槽4相邻的p型基极层3表层部上形成的n+型源极层6；在形成n+型源极层6的p型基极层3表层部中央形成为条形、且在形成n+型源极层6的p型基极层3表层部以外的p型基极层3表层部上形成的p+型接触层7；在形成栅极电极8的沟槽4以外的各沟槽4内和在各n+型源极层6以及/或者p+型接触层7上形成的源极电极9；以及在n+型半导体衬底1的背面形成的漏极电极10。
n-型半导体层2例如由用外延生长法形成的外延层构成。条形沟槽4的深度如图5所示，为从p型基极层3的表面到n-型半导体层2的表层部的深度。绝缘膜5例如由硅氧化膜构成。
在与本发明第3实施例相关的半导体器件中，以与现有的普通沟槽栅极型功率MOSFET相同的预定间隔、且每3列以更宽的间隔形成多列条形沟槽4，在多列沟槽4之中以上述预定间隔形成的连续3列沟槽4的中央各沟槽4内形成栅极电极8，在其余的沟槽4内形成源极电极9。
上述结构中，在中央形成栅极电极8的连续3列沟槽4的节距与现有的普通沟槽栅极型功率MOSFET相同，因此与第1实施例一样，可以保持雪崩耐量与现有的普通沟槽栅极型功率MOSFET大小相等。另一方面，每3列以更宽的间隔形成沟槽4，栅极电极8的节距，即元件节距比为现有的普通沟槽栅极型功率MOSFET的3倍的第2实施例更大。因此可以进一步减小元件特性指标Ron·Qgd的值，从而可以进一步实现元件的低驱动电压化、低导通电阻化以及降低开关损耗。
本发明的效果如下：
根据与本发明相关的半导体器件，以与现有的普通沟槽栅极型功率MOSFET相同的节距形成多列条形沟槽，并且在每隔1列或者2列的沟槽内形成栅极电极，在其余的沟槽内形成源极电极，因此可以保持雪崩耐量与现有的普通沟槽栅极型功率MOSFET的大小相等，同时可以减小元件特性指标Ron·Qgd的值，从而可以实现元件的低驱动电压化、低导通电阻化以及降低开关损耗。
而且，在每隔2列的沟槽内形成栅极电极时，如果两者都以更宽的间隔作成形成源极电极的2列沟槽之间的间隔，则可以进一步减小元件特性指标Ron·Qgd的值，从而可以进一步实现元件的低驱动电压化、低导通电阻化以及降低开关损耗。

Claims (6)

1.一种半导体器件，其特征是具有：
第1导电型半导体衬底；
在上述半导体衬底上形成的第1导电型半导体层；
在上述半导体层上形成的第2导电型基极层；
从上述基极层表面到预定深度，以预定间隔形成的多列条形沟槽；
在上述各沟槽的侧面以及底面形成的绝缘膜；
在上述各沟槽之间的上述基极层表层部形成的第1导电型源极层；
在上述各沟槽之间的上述基极层表层部中央形成的第2导电型的条形接触层；
在上述多列沟槽之中每隔1列的各沟槽内形成的栅极电极；
在形成上述栅极电极的沟槽以外的上述各沟槽内和在上述各源极层以及上述接触层上形成的源极电极；以及
在上述半导体衬底背面上形成的漏极电极。
2.一种半导体器件，其特征是具有：
第1导电型半导体衬底；
在上述半导体衬底上形成的第1导电型半导体层；
在上述半导体层上形成的第2导电型基极层；
从上述基极层表面到预定深度，以预定间隔形成的多列条形沟槽；
在上述各沟槽的侧面以及底面形成的绝缘膜；
在上述多列沟槽之中每隔2列的各沟槽内形成的栅极电极；
在与形成上述栅极电极的沟槽相邻的上述基极层表层部上形成的第1导电型源极层；
在形成上述源极层的基极层表层部中央形成为条形、且在形成上述源极层的基极层表层部以外的上述基极层表层部上形成的第2导电型接触层；
在形成上述栅极电极的沟槽以外的上述各沟槽内和在上述各源极层以及/或者上述接触层上形成的源极电极；以及
在上述半导体衬底背面形成的漏极电极。
3.一种半导体器件，其特征是具有：
第1导电型半导体衬底；
在上述半导体衬底上形成的第1导电型半导体层；
在上述半导体层上形成的第2导电型基极层；
从上述基极层表面到预定深度，以预定间隔且每3列以更宽的间隔形成的多列条形沟槽；
在上述各沟槽的侧面以及底面形成的绝缘膜；
在上述多列沟槽之中的以上述预定间隔形成的连续三列沟槽的中央各沟槽内形成的栅极电极；
在与形成上述栅极电极的沟槽相邻的上述基极层表层部形成的第1导电型源极层；
在形成上述源极层的基极层表层部中央形成为条形、且在形成上述源极层的基极层表层部以外的上述基极层表层部上形成的第2导电型接触层；
在形成上述栅极电极的沟槽以外的上述各沟槽内和在上述各源极层以及/或者上述接触层上形成的源极电极；以及
在上述半导体衬底背面形成的漏极电极。
4.如权利要求1到3之中任一项所记载的半导体器件，其特征是：上述沟槽的预定深度是从上述基极层表面到上述半导体层表层部的深度。
5.如权利要求1到3之中任一项所记载的半导体器件，其特征是：上述半导体层是外延层。
6.如权利要求1到3之中任一项所记载的半导体器件，其特征是：上述绝缘膜是硅氧化膜。
CNA2004100035083A 2003-02-03 2004-02-02 半导体器件 Pending CN1519954A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003026086A JP2004241413A (ja) 2003-02-03 2003-02-03 半導体装置
JP026086/2003 2003-02-03

Publications (1)

Publication Number Publication Date
CN1519954A true CN1519954A (zh) 2004-08-11

Family

ID=32767607

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2004100035083A Pending CN1519954A (zh) 2003-02-03 2004-02-02 半导体器件

Country Status (3)

Country Link
US (1) US6818945B2 (zh)
JP (1) JP2004241413A (zh)
CN (1) CN1519954A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102412289A (zh) * 2010-09-21 2012-04-11 株式会社东芝 半导体器件
CN101295712B (zh) * 2007-04-19 2012-06-06 维税-希力康克斯公司 沟槽金属氧化物半导体
CN108933170A (zh) * 2012-06-11 2018-12-04 瑞萨电子株式会社 窄的有源单元ie型沟槽栅极igbt及其制造方法

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4059846B2 (ja) * 2003-12-26 2008-03-12 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
JP2006012967A (ja) * 2004-06-23 2006-01-12 Toshiba Corp 半導体装置
DE102004057791B4 (de) * 2004-11-30 2018-12-13 Infineon Technologies Ag Trenchtransistor sowie Verfahren zu dessen Herstellung
KR101111720B1 (ko) * 2005-10-12 2012-02-15 삼성엘이디 주식회사 활성층 상에 유전체층이 형성된 측면 발광형 반도체 레이저다이오드
US7667265B2 (en) * 2006-01-30 2010-02-23 Fairchild Semiconductor Corporation Varying mesa dimensions in high cell density trench MOSFET
JP2009135360A (ja) 2007-12-03 2009-06-18 Renesas Technology Corp 半導体装置およびその製造方法
JP5612268B2 (ja) * 2008-03-28 2014-10-22 株式会社東芝 半導体装置及びｄｃ−ｄｃコンバータ
US9425305B2 (en) 2009-10-20 2016-08-23 Vishay-Siliconix Structures of and methods of fabricating split gate MIS devices
US9419129B2 (en) 2009-10-21 2016-08-16 Vishay-Siliconix Split gate semiconductor device with curved gate oxide profile
KR101728363B1 (ko) 2010-03-02 2017-05-02 비쉐이-실리코닉스 듀얼 게이트 디바이스의 구조 및 제조 방법
JP5216801B2 (ja) 2010-03-24 2013-06-19 株式会社東芝 半導体装置
JP5580150B2 (ja) * 2010-09-09 2014-08-27 株式会社東芝 半導体装置
KR101619580B1 (ko) 2011-05-18 2016-05-10 비쉐이-실리코닉스 반도체 장치
US10234486B2 (en) 2014-08-19 2019-03-19 Vishay/Siliconix Vertical sense devices in vertical trench MOSFET
US10529839B2 (en) * 2015-05-15 2020-01-07 Fuji Electric Co., Ltd. Semiconductor device
KR102066310B1 (ko) 2015-09-08 2020-01-15 매그나칩 반도체 유한회사 전력용 반도체 소자
US11217541B2 (en) 2019-05-08 2022-01-04 Vishay-Siliconix, LLC Transistors with electrically active chip seal ring and methods of manufacture
US11218144B2 (en) 2019-09-12 2022-01-04 Vishay-Siliconix, LLC Semiconductor device with multiple independent gates
JP7459703B2 (ja) * 2020-07-15 2024-04-02 富士電機株式会社 半導体装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3545590B2 (ja) 1997-03-14 2004-07-21 株式会社東芝 半導体装置
US6608350B2 (en) * 2000-12-07 2003-08-19 International Rectifier Corporation High voltage vertical conduction superjunction semiconductor device

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101295712B (zh) * 2007-04-19 2012-06-06 维税-希力康克斯公司 沟槽金属氧化物半导体
CN102412289A (zh) * 2010-09-21 2012-04-11 株式会社东芝 半导体器件
CN102412289B (zh) * 2010-09-21 2015-03-25 株式会社东芝 半导体器件
CN108933170A (zh) * 2012-06-11 2018-12-04 瑞萨电子株式会社 窄的有源单元ie型沟槽栅极igbt及其制造方法
CN108933170B (zh) * 2012-06-11 2021-06-22 瑞萨电子株式会社 窄的有源单元ie型沟槽栅极igbt及其制造方法

Also Published As

Publication number Publication date
US20040150036A1 (en) 2004-08-05
JP2004241413A (ja) 2004-08-26
US6818945B2 (en) 2004-11-16

Similar Documents

Publication Publication Date Title
CN1519954A (zh) 半导体器件
CN1244160C (zh) 半导体器件
CN1104043C (zh) 带有自对准单元的mos栅极器件及其制造方法
CN1238904C (zh) 横向结型场效应晶体管
US7713822B2 (en) Method of forming high density trench FET with integrated Schottky diode
CN102804386B (zh) 半导体器件
CN1215570C (zh) Mos晶体管组件
CN1379479A (zh) 电力半导体器件
US20090090966A1 (en) High density fet with integrated schottky
CN1181559C (zh) 一种半导体器件
CN1886835A (zh) 沟槽绝缘栅场效应晶体管
CN1468449A (zh) 内含沟道型肖特基整流器的沟道型dmos晶体管
CN1812121A (zh) 绝缘栅半导体器件及其制造方法
CN101882583A (zh) 沟栅场效应晶体管及其形成方法
CN1921150A (zh) Dmosfet和平面型mosfet
KR20000077230A (ko) 연장된 트렌치와 도핑 영역을 갖는 모스-게이트 파워디바이스 및 그 성형공정
CN1799145A (zh) 具有边缘终止结构的半导体器件及其制造方法
CN1308774A (zh) 碳化硅水平沟道缓冲栅极半导体器件
CN1947261A (zh) 沟槽半导体器件及其制造方法
KR20160111301A (ko) 반도체 장치
CN1075668C (zh) 绝缘栅双极晶体管
CN1469487A (zh) 半导体器件
CN1763974A (zh) 半导体器件及其制造方法
US20070042549A1 (en) Semiconductor device having reduced effective substrate resistivity and associated methods
CN1799144A (zh) 半导体器件的端子结构及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication