CN1519922A - 半导体器件及其制造方法、电路基板和电子设备 - Google Patents

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Abstract

一种半导体器件，包含：半导体衬底(10)，具有有源元件区域(12)，具有电连接包含上述有源元件的集成电路的电极(14)；树脂层(18)，在半导体衬底(10)的形成电极(14)的面上避开电极(14)来形成；布线层(24)，从电极(14)向树脂层18上延伸，包含多个电连接部；外部端子(30)，设置在电连接部上。多个电连接部中，第一电连接部(26)的表面形状与第二电连接部(28)的表面形状相比面积更大。根据本发明，提高半导体器件的可靠性。

Description

半导体器件及其制造方法、电路基板和电子设备
技术领域
本发明涉及半导体器件及其制造方法、电路基板和电子设备。
背景技术
作为半导体器件的组件，在晶片级上制造组件的晶片级CSP(Chip SizePackage)的普及性提高。该方法制造的半导体器件外部尺寸为半导体芯片尺寸，要求原来的半导体器件以上的可靠性。
发明内容
本发明的目的是提高半导体器件的可靠性。
(1)本发明的半导体器件，包含：
半导体衬底，具有有源元件区域，具有电连接包含上述有源元件的集成电路的电极；
树脂层，在上述半导体衬底的形成上述电极的面上避开上述电极来形成；
布线层，从上述电极向上述树脂层上延伸，包含多个电连接部；
外部端子，设置在上述电连接部上，
上述多个电连接部包含第一电连接部和第二电连接部，
上述第一电连接部的表面形状与上述第二电连接部的表面形状相比面积更大。根据本发明，由于第一电连接部的表面形状与第二电连接部的表面形状相比更大，由第一电连接部防止外部光进入半导体衬底，可提高遮光性。另外通过由第一电连接部截断电磁波，可得到屏蔽效果。因此，半导体器件不会误动作，可提高其可靠性。
(2)该半导体器件中，上述第二电连接部可以形成在上述树脂层的上面。由此，可由树脂层吸收施加在第二电连接部上的应力。
(3)该半导体器件中，
上述树脂层与上述半导体衬底的上述有源元件区域平面重叠地形成，
上述第一电连接部可以形成在上述树脂层中与上述有源元件区域平面重叠的部分上。由此，可进一步提高遮光性和屏蔽效果。由于第一电连接部形成在树脂层上，可由树脂层吸收施加在第一电连接部上的应力。
(4)该半导体器件中，上述第一电连接部可几乎覆盖上述树脂层的整个上面来形成。
(5)该半导体器件中，上述第一电连接部还可覆盖上述树脂层的侧面来形成。
(6)该半导体器件中，上述第一电连接部可形成至上述半导体衬底的上述树脂层的外侧区域。
(7)该半导体器件中，上述第一电连接部可供给地电位或电源电位。据此，例如可降低布线层的阻抗，噪声影响减少。
(8)该半导体器件中，第一电连接部可形成为可得到规定电特性的形状或大小。
(9)该半导体器件中，还可包含避开上述外部端子、覆盖上述布线层来形成的绝缘层。
(10)该半导体器件中，上述半导体衬底可以是半导体芯片或半导体晶片。
(11)本发明的半导体器件包含：
半导体衬底，具有有源元件区域，具有电连接包含上述有源元件的集成电路的电极；
树脂层，在上述半导体衬底的形成上述电极的面上避开上述电极来形成；
布线层，从上述电极向上述树脂层上延伸，包含多个电连接部；
外部端子，设置在上述电连接部上，
上述布线层包含第一电连接部和第二电连接部，上述第一电连接部除包含上述第二电连接部的布线层和包含上述第二电连接部的布线层的周围以外，覆盖上述树脂层的整个面。根据本发明，第一电连接部覆盖树脂层的整个面，因此，由第一电连接部防止外部光进入半导体衬底，可提高遮光性。通过由第一电连接部截断电磁波，可得到屏蔽效果。因此，半导体器件不会误动作，可提高其可靠性。
(12)在本发明的电路基板上安装有上述半导体器件。
(13)本发明的电子设备具有上述半导体器件。
(14)本发明的半导体器件的制造方法，包含：
(a)在具有有源元件区域、具有电连接包含上述有源元件的集成电路的电极的半导体衬底的形成上述电极的面上，避开上述电极来形成树脂层；
(b)形成布线层，使之从上述电极向树脂层上延伸，并且具有多个电连接部；
(c)在上述电连接部上设置外部端子，
上述(b)工序中，形成上述多个电连接部，使得第一电连接部的表面形状与上述第二电连接部的表面形状相比面积更大。根据本发明，由于第一电连接部的表面形状与第二电连接部的表面形状相比形成得更大，所以由第一电连接部防止外部光进入半导体衬底，可提高遮光性。另外通过由第一电连接部截断电磁波，可得到屏蔽效果。因此，半导体器件不会误动作，可提高其可靠性。
附图说明
图1是本发明的实施例的半导体器件的平面图；
图2是本发明的实施例的半导体器件的截面图；
图3是本发明的实施例的半导体器件的部分平面图；
图4是本发明的实施例的变形例的半导体器件的部分截面图；
图5是本发明的实施例的变形例的半导体器件的部分截面图；
图6是本发明的实施例的变形例的半导体器件的平面图；
图7是本发明的实施例的变形例的半导体器件的平面图；
图8是表示本发明的实施例的电路基板的图；
图9是表示本发明的实施例的电子设备的图；
图10是表示本发明的实施例的电子设备的图。
具体实施方式
下面参考附图说明本发明的实施例。
图1是表示去除本实施例的半导体器件的一部分(绝缘层32)的平面图。
图2是本实施例的半导体器件的截面图(沿着图1的II-II线的截面图)。
图3是本实施例的半导体器件的截面图(沿着图1的III-III线的截面图)
图4～图7是表示本实施例的变形例的半导体器件的图。具体说，图4和
图5是半导体器件的部分截面图，图6和图7是去除半导体器件的一部分(绝缘层32)的平面图。
半导体器件1包含半导体衬底10。半导体衬底10如图1所示可以是半导体芯片，或是半导体晶片。半导体衬底10具有有源元件区域12(参照图2)。有源元件区域12可形成在半导体衬底10的中央部。所谓有源元件区域12是集成电路(包含有源元件和无源元件)中，具有有源元件的区域(例如多个有源元件密集设置的区域)。有源元件区域12外侧的区域中可以有不形成有源元件的周边区域(例如集成电路的无源元件区域)。
半导体衬底10上形成有电连接集成电路的电极(例如垫片)14。半导体芯片的情况下，集成电路(或有源元件区域12)多形成在一个区域上，半导体晶片的情况下，集成电路(或有源元件区域12)多形成在多个区域上。多个电极14形成在半导体衬底10的其中任意一个面上。多个电极14可沿着半导体芯片(或成为半导体芯片的区域)的端部(例如相对的2边或4边)排列。电极14可形成在有源元件区域12的外侧。半导体衬底10的表面(形成电极14的面)上形成有钝化膜(例如氮化硅膜或氧化硅膜)16。
半导体衬底10的形成电极14的面(例如钝化膜16)上形成有由1层或多层构成的树脂层18。树脂层18避开电极14来形成。如图1所示，树脂层18可形成在半导体芯片的中央部。树脂层18侧面可倾斜，使得与上面相比，其相对面(底面)更大。树脂层18可具有应力缓和功能。树脂层18可用聚酰亚胺树脂、硅改性聚酰亚胺树脂、环氧树脂、硅改性环氧树脂、苯环丁烯(BCB；benzocyclobutene)、聚苯噁唑(PBO：poiybenzoxazole)等树脂形成。树脂层18可形成在半导体衬底10和后述的外部端子30之间。
树脂层18形成在与有源元件区域12平面重叠(叠加)的区域中。树脂层18至少设置在有源元件区域12上。此时，树脂层18的半导体衬底10侧的上面20的面积可以是与有源元件区域12的面积相同的面积。树脂层18可仅设置在有源元件区域12上。有源元件区域12形成在半导体衬底10中央部的情况下，树脂层18的半导体衬底10侧的上面20的面积比有源元件区域12的面积大，可形成在半导体衬底10的中央部。
半导体器件1包含布线层24。布线层24形成在半导体衬底10的形成电极14的面上。布线层24用导电材料(例如金属)形成。布线层24如图1所示形成多个，各布线层24可用1层或多层形成。多层时，考虑结构的可靠性和电特性，可组合不同的材料(例如Cu、Cr、Ti、Ni、TiW、Au、Al、NiV、W等)形成布线层24。布线层24覆盖电极14来形成，电连接电极14。布线层24从电极14向树脂层18上方延伸。布线层24形成为通过树脂层18的侧面(倾斜面)22到达其上面20。
布线层24包含多个电连接部(本实施例中为第一和第二电连接部26，28)。电连接部可以是脊，多用具有遮光性(截断有源元件区域12反应的波长的光的性质)的导电材料形成。电连接部的表面上可形成镀层(未示出)，以提高电特性。电连接部为脊的情况下，脊比布线层24的线宽度大。
半导体器件1包含多个外部端子30。外部端子30形成在半导体衬底10的形成电极14的面上。外部端子30电连接电极14。如图1和图2所示，外部端子30电连接布线层24。外部端子30可设置在电连接部。外部端子30可用具有导电性的金属形成。外部端子30可用钎料材料形成。外部端子30可作成例如球形，例如为钎料球。图1所示例子中，多个外部端子30在半导体衬底10的平面视图中左右对称配置。
半导体器件1可包含绝缘层(例如树脂构成的层)32。绝缘层32具有透光性，例如可用半透明或透明材料形成。绝缘层32用1层或多层(图2所示例子中为第一和第二绝缘层52，54)形成。绝缘层32设置在半导体衬底10的外部端子30侧的面上。具体说，绝缘层32避开外部端子30(使外部端子30的前端部露出)覆盖布线层24来形成。绝缘层32可用作焊接抗蚀剂。
如图2所示，绝缘层32包含第一和第二绝缘层34，36。第一绝缘层34可在形成布线层24后，覆盖布线层24的至少一部分来形成。如图2所示，第一绝缘层34除去各个电连接部的至少中央部外都可形成。通过形成第一绝缘层34，可防止布线层24的氧化、腐蚀或断线等。
第二绝缘层36可层叠在第一绝缘层34上。第二绝缘层36可在形成外部端子30后，形成在第一绝缘层34上。第二绝缘层36使外部端子30露出地进行设置。此时，第二绝缘层36覆盖外部端子30的基础部(下端部)。由此，可加固外部端子30的基础部。
本实施例中，多个电连接部中，第一电连接部26的表面形状与第二电连接部28的表面形状相比面积更大(例如大2倍以上的面积)即，半导体衬底10的平面视图中，第一电连接部26的外形比第二电连接部28的外形大。
图1所示例子中，多个电连接部中，其中任意一个是第一电连接部26，剩余的全部(图1中为多个)是第二电连接部28。或者，可形成多个第一电连接部26。作为第二电连接部28，可采用公知的脊形式。例如第二电连接部28可以是作成圆形的圆形脊。此时，第二电连接部(脊)28的表面形状的面积是指圆形部分的面积，除去了布线层24的线和连接部(线和脊之间的连接部)。第二电连接部28可形成在树脂层18的上面20上。由此，可由树脂层18吸收施加在第二电连接部28(或外部端子30)上的应力。
如图1所示，第一电连接部26可按避开第二电连接部28的形状设置。第一电连接部26除第二电连接部28和第二电连接部28的周围外，可覆盖树脂层18的整个面(包含上面20和侧面22)。第一电连接部26可形成在树脂层18的上面20中与有源元件区域12平面重叠的部分上。即，第一电连接部26可以形成在树脂层18的上面20中的有源元件区域12上。这样，防止外部光进入半导体衬底10的有源元件区域12，可提高半导体器件的遮光性。另外，通过由第一电连接部26截断电磁波，可得到屏蔽效果。因此，半导体器件没有误动作，可提高其可靠性。第一电连接部26形成在树脂层18上，因此由树脂层18吸收施加在第一电连接部26上的应力。
如图6的变形例所示，可不形成包含图1所示的状态之一的第二电连接部28的布线层24。反过来说，第一电连接部26不由第二电连接部28引起，可形成切断的部分(例如按比包含第二电连接部28的布线层24的外形稍大的形状切断的部分)。据此，使用1个第一电连接部26的表面形状，可对应多种布线层24的图案，可提高半导体器件的设计自由度。
第一电连接部26的材料可以与第二电连接部28的材料相同或不同。例如，第一电连接部26可具有未设置在第二电连接部28上的遮光性高的材料(例如更不透明的金属)。第一电连接部26与第二电连接部28相比，材料层数可以更多。
如图1和图3所示，第一电连接部26可以几乎覆盖树脂层18的上面20的整个面而形成。如图4的半导体器件的部分截面图所示，第一电连接部26还可覆盖树脂层18的侧面(例如倾斜面)而形成。此时，第一电连接部26可覆盖树脂层18的整个面。如图5的半导体器件的部分截面图所示，第一电连接部26可以形成到半导体衬底10的树脂层18的外侧区域(例如钝化膜16露出的区域)。即，第一电连接部26可以包含树脂层18的整个面(上面20和侧面22)和树脂层18的外侧区域形成。如图7的半导体器件的平面图所示，在树脂层18的外侧区域中，第一电连接部26可避开电极14和布线层24形成。
根据这些形式，运用由第一电连接部26覆盖的面积，可进一步提高遮光性和屏蔽效果。具体说，由第一电连接部26也可以截断从倾斜方向入射到有源元件区域12的外部光。
第一电连接部26可供给地电位或电源电位。第一电连接部26如上所述，表面形状的面积比第二电连接部28大，因此例如可降低布线层24的阻抗，可减少半导体器件的噪声的影响。另外如图1所示，第一电连接部26上可连接1个线，可连接相同电位的2个以上的线。
第一电连接部26可形成为可得到规定电特性的形状或大小。例如，设计第一电连接部26的形状或大小，使得第二电连接部28的布线层24(信号布线)的特性阻抗得到规定值。具体说，考虑其与第二电连接部28的布线层24之间的距离、绝缘层32的介电率、第二电连接部28的布线层24(信号布线)的宽度等的各种值决定第一电连接部26的形状或大小。
本实施例的半导体器件如上述构成，其效果正如所说明的那样。
本实施例的半导体器件的制造方法包括在半导体衬底10的形成电极14的面上形成树脂层18，形成从电极14向树脂层18上延伸的布线层24，在布线层24的电连接部设置外部端子30。并且，布线层24的形成工序中，形成多个电连接部，使得第一电连接部26的表面形状与第二电连接部28的表面形状相比面积更大。其他事项和效果可从上述半导体器件中说明的内容中导出，因此省略说明。
图8中表示出安装本发明的实施例的半导体器件1的电路基板1000。作为具有本发明的实施例的半导体器件的电子设备，图9中表示出笔记本型个人计算机2000，图10中表示出便携电话3000。
本发明不限定于上述实施例，可进行种种变形。例如，本发明包含与实施例中说明的结构实质相同的结构(例如功能、方法和结果相同的结构，或目的和结果相同的结构)。另外本发明包含置换了并非实施例说明的结构的本质部分的结构。此外，本发明包含实现与实施例说明的结构相同的作用效果的结构或可达到相同目的的结构。另外本发明包含在实施例说明的结构中附加公知技术的结构。

Claims (14)

1.一种半导体器件，包含：
半导体衬底，具有有源元件区域，具有电连接包含上述有源元件的集成电路的电极；
树脂层，在上述半导体衬底的形成上述电极的面上避开上述电极来形成；
布线层，从上述电极向上述树脂层上延伸而形成，包含多个电连接部；
外部端子，设置在上述电连接部上，
上述多个电连接部包含第一电连接部和第二电连接部，
上述第一电连接部的表面形状与上述第二电连接部的表面形状相比面积更大。
2.根据权利要求1所述的半导体器件，其中上述第二电连接部形成在上述树脂层的上面。
3.根据权利要求1或2所述的半导体器件，其中上述树脂层与上述半导体衬底的上述有源元件区域平面重叠地形成，
上述第一电连接部形成在上述树脂层中与上述有源元件区域平面重叠的部分上。
4.根据权利要求1至3的任意一项所述的半导体器件，其中上述第一电连接部几乎覆盖上述树脂层的整个上面来形成。
5.根据权利要求4所述的半导体器件，其中上述第一电连接部还覆盖上述树脂层的侧面来形成。
6.根据权利要求5所述的半导体器件，其中上述第一电连接部形成至上述半导体衬底的上述树脂层的外侧区域。
7.根据权利要求1至6的任意一项所述的半导体器件，其中上述第一电连接部供给地电位或电源电位。
8.根据权利要求7所述的半导体器件，其中第一电连接部形成为可得到规定电特性的形状或大小。
9.根据权利要求1至8的任意一项所述的半导体器件，其中还包含绝缘层，所述绝缘层避开上述外部端子，覆盖上述布线层来形成。
10.根据权利要求1至9的任意一项所述的半导体器件，其中上述半导体衬底是半导体芯片或半导体晶片。
11.一种半导体器件，包含：
半导体衬底，具有有源元件区域，具有电连接包含上述有源元件的集成电路的电极；
树脂层，在上述半导体衬底的形成上述电极的面上避开上述电极来形成；
布线层，从上述电极向上述树脂层上延伸，包含多个电连接部；
外部端子，设置在上述电连接部上，
上述布线层包含第一电连接部和第二电连接部，
上述第一电连接部除包含上述第二电连接部的布线层和包含上述第二电连接部的布线层的周围以外，覆盖上述树脂层的整个面。
12.一种电路基板，安装根据权利要求1至11的任意一项所述的半导体器件。
13.一种电子设备，具有根据权利要求1至11的任意一项所述的半导体器件。
14.一种半导体器件的制造方法，包含：
(a)在具有有源元件区域、具有电连接包含上述有源元件的集成电路的电极的半导体衬底的形成上述电极的面上，避开上述电极来形成树脂层；
(b)形成布线层，使之从上述电极向树脂层上延伸，并且具有多个电连接部；
(c)在上述电连接部上设置外部端子，
上述(b)工序中，形成上述多个电连接部，使得第一电连接部的表面形状与第二电连接部的表面形状相比面积更大。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101587876B (zh) * 2008-05-23 2013-07-31 三美电机株式会社 半导体装置以及半导体集成电路装置
CN105379116A (zh) * 2013-07-17 2016-03-02 株式会社村田制作所 电子部件及其制造方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102005026229B4 (de) * 2004-06-08 2006-12-07 Samsung Electronics Co., Ltd., Suwon Halbleiter-Package, das ein Neuverteilungsmuster enthält, und Verfahren zu dessen Herstellung
US7253089B2 (en) * 2004-06-14 2007-08-07 Micron Technology, Inc. Microfeature devices and methods for manufacturing microfeature devices
JP5342960B2 (ja) 2009-08-17 2013-11-13 ラピスセミコンダクタ株式会社 半導体装置の製造方法及び半導体装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5760466A (en) * 1995-04-20 1998-06-02 Kyocera Corporation Semiconductor device having improved heat resistance
JP3477375B2 (ja) 1998-08-05 2003-12-10 松下電器産業株式会社 半導体装置及びその製造方法
JP2000100814A (ja) * 1998-09-18 2000-04-07 Hitachi Ltd 半導体装置
DE60022458T2 (de) * 1999-06-15 2006-06-22 Fujikura Ltd. Halbleitergehäuse, halbleitervorrichtung, elektronikelement und herstellung eines halbleitergehäuses
JP2001156206A (ja) 1999-11-25 2001-06-08 Nec Corp はんだボール形成方法
JP3287346B2 (ja) 1999-11-29 2002-06-04 カシオ計算機株式会社 半導体装置
US6707153B2 (en) * 2000-03-23 2004-03-16 Seiko Epson Corporation Semiconductor chip with plural resin layers on a surface thereof and method of manufacturing same
JP2002231874A (ja) * 2001-02-05 2002-08-16 Sony Corp 部品実装用基板、電子部品装置及びその製造方法
JP2003188313A (ja) * 2001-12-20 2003-07-04 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101587876B (zh) * 2008-05-23 2013-07-31 三美电机株式会社 半导体装置以及半导体集成电路装置
CN105379116A (zh) * 2013-07-17 2016-03-02 株式会社村田制作所 电子部件及其制造方法
CN105379116B (zh) * 2013-07-17 2017-09-05 株式会社村田制作所 电子部件及其制造方法

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