CN1518743A - 体现一次性编程(otp)自对准硅化多熔丝阵列中活动的跟踪与锁存读出放大器(比较器)特征的方法 - Google Patents

体现一次性编程(otp)自对准硅化多熔丝阵列中活动的跟踪与锁存读出放大器(比较器)特征的方法 Download PDF

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Abstract

本发明提供了一种用于阵列中每个比较器的每个正负输入(in+与in-)的非侵入式隔离测试方法。隔离并不影响比较器的读取功能,因此通过使用一次性编程(OTP)阵列的普通读取电路可实现比较器的表征。隔离方法依赖于使用测试信号选通控制信号,因而不会对到比较器的输入产生电影响。每个输入信号有四个可能的控制信号,因此需要四个门控测试信号驱动器,这样,总共有16种输入组合可供每个比较器使用。

Description

体现一次性编程(OTP)自对准硅化多熔丝阵列中活动的跟踪与锁 存读出放大器(比较器)特征的方法
发明领域
本发明涉及体现比较器特征的方法和设备,更具体地说,涉及在一次性编程(OTP)自对准硅化熔丝阵列中活动的跟踪与锁存读出放大比较器的方法和设备。
发明背景
OTP(一次性编程)ROM是具有熔丝或反熔丝熔线的存储单元阵列,其特征在于通过施加写入电流熔固熔丝而打开熔线。一旦熔线熔固,则熔线的阻抗会比未熔固熔丝的阻抗高得多。跟踪与锁存读出放大器或比较器连接到OTP熔丝的输出。这些比较器用于比较多熔丝阵列内的两个电压。测试这些比较器的重要之处在于比较器属性特征和体现读出放大器特征的方法需要一个完全或部分为测试读出放大器而设计的专用测试芯片,但这增加了电路的复杂性。
这些比较器设计用于比较两个电压。电压大约高出地电平几毫伏,因而在读取过程中会受噪声影响。因此,用于测试读出放大器的测试芯片有时由于噪声引起的差错而产生了不当的结果。
测试电路内跟踪与锁存比较器的方法将是建立具有其测试电路的独立比较器,从而体现其性能特征,不过,这会使比较器失去其利用环境,从而产生表征不当的装置和可能错误的结果。
比较器需要状态机器生成的一组脉冲才可成功运行。到比较器的所有参考输入连接到单个节点,而所有正输入(in+)彼此相互独立。因为到跟踪与锁存比较器的每个输入在电方面不平衡,所以这使得跟踪与锁存比较器表征变得难以进行。这样,电路内比较器的不平衡测试要求正确的装置理解。
因此,如果能够体现存储器本身内活动的读出放大比较器的特征而不影响读出放大比较器性能,则这将会有利。
发明概述
根据本发明,提供了一个集成电路,它包括:
比较器,包括以下组件:比较电路、第一输入端口、第二输入端口和输出端口;以及
集成到所述集成电路并与所述第一输入端口进行电连接的开关,以便在多个输入信号之间进行可切换选择,其特征在于一个输入信号是根据所述电路操作要求,并且另一个输入信号完全用于测试所述比较器。
根据本发明的另一方面,提供了体现集成电路内比较器特征的非入侵方法,它包括以下步骤:
向所述比较器提供电源;
提供所述集成电路内的开关以便控制到所述比较器的不同测试输入信号;
将第一控制信号切换到所述比较器的所述第一输入端口并监控在所述输出端口提供的输出信号;
将第二控制信号切换到所述比较器的所述第二输入端口并监控在所述输出端口提供的输出信号。
附图简述
现在将参照附图描述本发明,其中:
图1显示了作为多熔丝阵列一部分的先有技术比较器电路;
图2显示了具有用于控制和观察比较器的非侵入式方法构造的比较器电路;
图3概述了通过外部触摸垫体现多熔丝阵列内比较器特征的方法;以及
图4概述了通过比较器输出体现多熔丝阵列内比较器特征的方法。
本发明详细说明
图1显示了一次性编程(OTP)自对准硅化多熔丝ROM 15,它具有按阵列排列的多个熔丝元件和N-MOS晶体管16。跟踪与锁存比较器10提供到行输出端口,其中,每个跟踪与锁存比较器10具有负输入端口11和正输入端口12。每个比较器10的负输入端口11(in-)连接到同一参考节点11,而每个正输入端口12(in+)连接到不同节点,或行12。
到比较器10的输入信号源由3个不同的信号控制:在不使用行时,行释放信号13释放行;列驱动器14选择列地址以选择该列中的所有单元;以及读取信号17允许在读取过程中少量电流(100μA)流入熔丝元件16和参考熔丝18。
不过,在此实施中,不可能观察或控制电路内的任何活动比较器。
图2显示了用于控制和观察比较器20的一个比较器20非侵入式方法的表示。比较器具有负输入端口24和正输入端口23。选定比较器20是ROW[O]比较器,并且提供到比较器20的输入信号对应于测试列中的行[O]21以形成到正输入端口23的正输入(in+),及虚拟行22中的参考熔丝以形成到比较器20负输入端口24的负输入(in-)。熔丝元件33连接到比较器的正输入端口,并且参考熔丝元件34连接到比较器的负输入端口。图2所示电路具有两种操作模式:第一操作模式是测试模式,第二操作模式是正常模式。
通过两个小的N-MOS开关39、40,提供了到比较器输入节点的外部访问。这些N MOS开关40的第一个开关可在控制下将第一外部模拟针脚36连接到比较器20的正输入端口。这些N MOS开关39的第二个开关可在控制下将第二外部模拟针脚38连接到比较器20的负输入端口。这些N-MOS开关是小元件,因而不会增加比较器输入端口的负荷或影响该端口。
八个输入信号通过其它电路提供到比较器20,包括:熔丝电流开关(FCS)信号25、熔丝下拉(FPD)信号26、熔丝单元读取信号(FCR)27、熔丝外部控制(FEC)信号28、参考电流开关信号(RCS)29、参考下拉(RPD)信号30、参考单元读取(RCR)信号31及参考外部控制(REC)信号32。信号25-32是二进制信号,其中“1”表示信号是在“开”或已启用状态,并且“0”表示信号在“闭”或禁用状态。
熔丝电流开关(FCS)信号25用于控制熔丝33的读取信号。在启用FCS 25后,100μA的电流会从电流源35流入熔丝33。在操作的测试模式中,FCS 25被禁用时,电流源35的100μA电流不能流入熔丝33。通常,FCS 25是在设为启用状态,或FCS=1。
熔丝下拉(FPD)26信号用于控制行释放。FPD信号26被禁用时,熔丝节点会保持充电。在操作的正常模式中,FCS信号25会被启用,或FCS=1。
熔丝单元读取信号(FCR)27信号为熔丝33选通列地址信号。FCR被禁用时,读出(100μA)电流不会从电流源35流入熔丝33。在操作的正常模式中,FCR信号会被启用,或FCR=1。
熔丝外部控制(FEC)28信号控制将比较器20的正输入端口23,in+连接到外部节点fuse_ext 36的开关。在操作的正常模式中,FEC 28信号会禁用,或FEC=0。
参考电流开关(RCS)29选通读取信号,从而允许100μA的电流从电源37流入参考熔丝34。在操作的测试模式中,RCS 29信号会禁用,因此,100μA的读取电流不能流入参考熔丝34。在操作的正常模式中,RCS 29会被启用,或RCS=1。
参考下拉(RPD)30信号选通参考熔丝34的行释放。RPR被禁用时,虚拟行22的参考熔丝节点保持充电。在操作的正常模式中,RPD会被启用,或RPD=1。
参考单元读取(RCD)31信号选通到参考熔丝34的读取信号。RCR 31被禁用时,100μA的读取电流不流入参考熔丝34。在操作的正常模式中,RCR 31会被启用,或RCR=1。
参考外部控制(REC)32信号控制将比较器20的负输入端口23,in-连接到外部节点re ext 38的开关。在操作的测试模式中,REC 32的设置会禁用,或REC=0。
在操作的正常模式中,到比较器正输入端口的以下输入会被启用:FCR、FPD和FCR,而FEC会被禁用。到比较器的负输入端口的以下输入会被启用:RCS、RPD和RCR,而REC会被禁用。
每个比较器20有两个输入端口23和24。每个输入端口有四个二进制控制信号可用。由于具有两组各4个二进制控制输入信号,因此允许有256种不同的方式控制比较器。下面的示例将概述与本发明相关的控制示例。电路设计领域的技术人员明白,测试此电路的许多不同可能性是明显的,并且不应限于示例范围。
图3显示的方法用于执行有关熔丝33和参考熔丝34状态及比较器20灵敏度的验证、验证读取电流值及验证参考熔丝34选择,并将有助于理解以下示例。
示例1
在第一示例中,验证了到比较器2的正输入端口23和负输入端口24的输入电压。此验证产生了有关熔丝33和参考熔丝34状态及比较器20灵敏度的信息。以下控制信号输入会在启动验证比较器输入信号的方法前提供到电路:
FCS    FPD  FCR  FEC  RCS  RPD  RCR REC
       1     1    1   1 1   1    1   1
随后,一个正常的读取过程会在电路上由测试器启动,并在读取过程第一个周期后停止。通过精度测量单元(PMU),可使用fuse_ext36和ref_ext 38针脚测量到比较器20的两个输入信号23和24。
示例2
在第二示例中,验证了读取电流值。通过使用fuse_ext 36和ref_ext38针脚,可从外部观察流入熔丝或参考熔丝的读取电流。对于此操作,熔丝和/或参考熔丝在读取期间并未选定,并且fuse_ext 36和/或ref_ext38为测量读取电流值而被启用。以下控制信号输入会在启动验证读取电流值的方法前提供到电路:
FCS    FPD  FCR  FEC  RCS  RPD  RCR  REC
       1     1    0   1 1   1   O     1
随后,一个正常的读取过程会在电路上由测试器启动,并在读取过程第一个周期后停止。测试器用于降低来自fuse_ext 36和/或ref_ext 38针脚的电流。测试器的PMU测量从fue_ext 36和ref_ext38针脚流出的电流。这样,可发现理想的100μA读取电流与实际的读取电流之间的差,熔丝33与参考熔丝34之间的读取电流差以及不同电路芯片之间的读取电流变化。
示例3
在第三示例中,验证了参考熔丝34选择。参考熔丝34有四个不同设置:4x、6x、8x和10x,其中,1x是熔丝34的电阻率。对于四个参考设置的每个设置,熔丝34上的电压会得以检查。此测试对于观察布于整个参考熔丝34上的电压线性很有用。以下控制信号输入会在启动验证参考熔丝选择的方法前提供到电路:
FCS    FPD  FCR  FEC  RCS  RPD  RCR REC
       1     1    1   0 1   1    1    1
随后,一个正常的读取过程会在电路上由测试器启动,并在读取过程第一个周期后停止。测试器的PMU用于测量在ref_ext针脚38的电压。随后会选择不同的参考,并且会对所有参考熔丝重复该过程。
图4显示的方法用于评估比较器20输出信号,验证输入共模范围(CMR)的比较器性能,并有助于理解以下示例。
示例4
在第四示例中,外部参考电压通过ref_ext 38针脚提供到电路。在此针脚上设置外部参考电压可允许评估比较器20输出信号。在设计阶段,检查比较器阵列的性能时需要不同于参考熔丝所提供的参考电压。以下控制信号输入会在启动验证比较器输出信号的方法前提供到电路:
FCS    FPD  FCR FEC  RCS   RPD RCR REC
        1    1   1   O O    0   0   1
测试器用于在ref_ext 38针脚上强行施加参考电压。随后,在测试器上执行正常的读取过程,并验证比较器20或所有比较器的输出信号。该过程会使用不同参考电压和不同地址重复进行,为电路内的不同比较器寻址。
示例5
在第五示例中,验证了输入共模范围(CMR)的比较器性能。这是一个新的设计特性,因为它允许体现活动比较器的特征。此验证过程测量在不定差分输入电压活动比较器的表现、大的CMR范围及电源和偏置方案。以下控制信号输入会在启动验证比较器性能的方法前提供到电路:
FCS  FPD  FCR  FEC  RCS  RPD  RCR REC
 0    0    0   1 0   O    O    1
测试器用于在ref_ext 38和fuse_ext针脚上强行施加特定电压,并且正确的读取过程会启动。活动比较器20输出信号会在测试器上的此正常读取过程中测量。该过程会在不同的CMR和电源上使用不同参考电压重复进行。
有利的是,对于到阵列中一个活动比较器20的正负输入信号(in+和in-),体现跟踪与锁存比较器特征的方法完全依赖于使用非侵入式隔离测试方法。由于隔离并不影响比较器的读出功能,因此使用一次性编程(OTP)阵列的普通读取电路可实现比较器的表征。隔离方法依赖使用测试信号选通控制信号,因而不会对到比较器的输入产生电影响。每个输入信号有三个可能的控制信号,因此需要三个门控测试信号。
不脱离本发明精神或范围的情况下,可以设想不同的其它实施例。

Claims (22)

1.一种集成电路,它包括:
比较器,包括以下组件:比较电路、第一输入端口、第二输入端口和输出端口;以及
开关,集成到所述集成电路,并与所述第一输入端口进行电连接以便在多个输入信号之间进行可切换选择,其特征在于一个输入信号是根据所述电路操作要求,并且另一个输入信号完全用于测试所述比较器。
2.如权利要求1所述的集成电路,其特征在于还包括集成到所述集成电路并与所述第二输入端口进行电连接的开关,以便在多个输入信号之间进行可切换选择,其特征在于一个输入信号是根据所述电路操作要求,并且另一个输入信号完全用于测试所述比较器。
3.如权利要求2所述的集成电路,其特征在于包括与到所述比较器的每个输入端口进行电连接的多个开关。
4.如权利要求3所述的集成电路,其特征在于包括与所述比较器输入端口进行电连接并且与所述输入端口的多个开关进行电连接的多熔丝元件。
5.如权利要求4所述的集成电路,其特征在于所述多个开关中的每个开关可至少将接地、电源和外部针脚之一切换连接到所述开关连接的输入端口。
6.如权利要求5所述的集成电路,其特征在于包括自对准硅化多熔丝ROM。
7.如权利要求6所述的集成电路,其特征在于所述比较器用于读取所述多熔丝ROM的值;以及
其特征在于所述一个输入信号可以电连接到至少单个ROM多熔丝元件。
8.如权利要求7所述的集成电路,其特征在于包括控制块,其中,表征数据用于对所述控制块编程。
9.如权利要求8所述的集成电路,其特征在于包括用于可切换控制到所述电路的输入路径的门控电路。
10.如权利要求1所述的集成电路,其特征在于,
所述开关包括多个开关,可将用于所述集成电路装置正常操作的外部针脚、已知电压和导体之一切换连接到所述比较器的所述输入端口,其中所述装置支持两种操作模式,第一模式的特征为所述开关可切换操作,并且第二模式的特征为所述开关是固定用于连接所述集成电路装置正常操作的所述导体。
11.一种体现集成电路内比较器特征的非侵入式方法,它包括以下步骤:
向所述比较器提供电源;
提供所述集成电路内的开关以便可切换选择到所述比较器的多个测试输入信号;
将第一控制信号切换到所述比较器的所述第一输入端口并监控在所述输出端口提供的输出信号;以及
将第二控制信号切换到所述比较器的所述第二输入端口并监控在所述输出端口提供的输出信号。
12.如权利要求11所述的体现集成电路内比较器特征的非侵入式方法,其特征在于所述第一控制信号是从外部提供到所述集成电路。
13.如权利要求12所述的体现集成电路内比较器特征的非侵入式方法,其特征在于所述输入信号的提供在隔离其它可能的输入信号的情况下执行。
14.如权利要求13所述的体现集成电路内比较器特征的非侵入式方法,其特征在于所述集成电路是ROM,并且其中从所述集成电路内的单元检索到的信号与所述控制信号隔离。
15.如权利要求14所述的体现集成电路内比较器特征的非侵入式方法,其特征在于非侵入式方法用于测试到每个比较器的每个正负输入。
16.如权利要求15所述的体现集成电路内比较器特征的非侵入式方法,其特征在于所述隔离测试方法对到所述比较器的输入电压电平不会有实质影响。
17.如权利要求16所述的体现集成电路内比较器特征的非侵入式方法,其特征在于所述隔离方法依赖于使用测试信号选通所述控制信号;以及
到所述比较器的输入信号没有受到实质的电影响。
18.如权利要求11所述的体现集成电路内比较器特征的非侵入式方法,其特征在于要验证到所述第一输入端口和所述第二输入端口的输入电压,其执行方式是通过控制将所述输入信号源切换到所述第一和第二输入端口;以及
通过测量在所述第一和第二输入端口的电压。
19.如权利要求11所述的体现集成电路内比较器特征的非侵入式方法,其特征在于要验证读取电流,其执行方式是通过控制将外部针脚切换到所述第一和第二输入端口以及测量流入这些针脚的电流。
20.如权利要求11所述的体现集成电路内比较器特征的非侵入式方法,其特征在于要验证所述参考熔丝选择,其执行方式是通过控制将外部针脚切换到所述第二输入端口以及测量在该针脚上的电压。
21.如权利要求11所述的体现集成电路内比较器特征的非侵入式方法,其特征在于要评估所述比较器输出,其执行方式是通过控制将外部针脚切换到所述第二输入端口以及在测量所述比较器的所述输出时将参考电压施加到所述针脚。
22.如权利要求11所述的体现集成电路内比较器特征的非侵入式方法,其特征在于在所述比较器输入共模范围的验证执行方式是通过控制将外部针脚切换到所述比较器的所述第一和第二端口,以及在测量所述比较器输出上的所述电压时,将特定电压施加到每个所述外部针脚。
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DE (1) DE60234693D1 (zh)
WO (1) WO2002103705A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107607133A (zh) * 2017-10-19 2018-01-19 浙江沃得尔科技股份有限公司 一种高精度霍尔传感装置及其封装编程方法

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6704236B2 (en) * 2002-01-03 2004-03-09 Broadcom Corporation Method and apparatus for verification of a gate oxide fuse element
JP2004302845A (ja) * 2003-03-31 2004-10-28 Canon Inc 不正アクセス防止方法
US7136322B2 (en) 2004-08-05 2006-11-14 Analog Devices, Inc. Programmable semi-fusible link read only memory and method of margin testing same
US7342836B2 (en) * 2004-09-24 2008-03-11 Cypress Semiconductor Corporation One time programmable latch and method
US7142456B2 (en) * 2004-10-08 2006-11-28 Lexmark International Distributed programmed memory cells used as memory reference currents
US8072834B2 (en) 2005-08-25 2011-12-06 Cypress Semiconductor Corporation Line driver circuit and method with standby mode of operation
JP2007158104A (ja) * 2005-12-06 2007-06-21 Nec Electronics Corp ヒューズ回路を有する半導体集積回路及びその製造方法
US7369452B2 (en) 2006-04-07 2008-05-06 Freescale Semiconductor, Inc. Programmable cell
EP1906413A1 (en) * 2006-09-29 2008-04-02 Koninklijke Philips Electronics N.V. A secure non-volatile memory device and a method of protecting data therein
US7821859B1 (en) 2006-10-24 2010-10-26 Cypress Semiconductor Corporation Adaptive current sense amplifier with direct array access capability
TW200828224A (en) * 2006-12-29 2008-07-01 Innolux Display Corp Liquid crystal display
JP5571303B2 (ja) * 2008-10-31 2014-08-13 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
US9787501B2 (en) 2009-12-23 2017-10-10 Pismo Labs Technology Limited Methods and systems for transmitting packets through aggregated end-to-end connection
US10218467B2 (en) 2009-12-23 2019-02-26 Pismo Labs Technology Limited Methods and systems for managing error correction mode
JP2012069181A (ja) * 2010-09-21 2012-04-05 Toshiba Corp 半導体記憶装置
CN102005249B (zh) * 2010-12-14 2014-05-14 苏州华芯微电子股份有限公司 一种otp eprom读取电路
US8847350B2 (en) * 2012-08-30 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Metal-via fuse
US9502106B2 (en) 2014-12-10 2016-11-22 Kabushiki Kaisha Toshiba Semiconductor memory device and method of controlling semiconductor memory device
US10043564B2 (en) 2014-12-10 2018-08-07 Toshiba Memory Corporation Semiconductor memory device and method of controlling semiconductor memory device
KR102520496B1 (ko) 2019-01-03 2023-04-11 삼성전자주식회사 오티피 메모리 장치 및 오피 메모리 장치의 테스트 방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2129585B (en) * 1982-10-29 1986-03-05 Inmos Ltd Memory system including a faulty rom array
JPH0376407A (ja) * 1989-08-18 1991-04-02 Fujitsu Ltd 演算増幅器
US5623440A (en) * 1993-10-15 1997-04-22 Solidas Corporation Multiple-bit random access memory cell
US5923601A (en) * 1996-09-30 1999-07-13 Advanced Micro Devices, Inc. Memory array sense amplifier test and characterization
US6067263A (en) 1999-04-07 2000-05-23 Stmicroelectronics, Inc. Dynamic random access memory circuit having a testing system and method to determine the sensitivity of a sense amplifier
JP2000340656A (ja) * 1999-05-28 2000-12-08 Fujitsu Ltd トリミング回路
US6208549B1 (en) * 2000-02-24 2001-03-27 Xilinx, Inc. One-time programmable poly-fuse circuit for implementing non-volatile functions in a standard sub 0.35 micron CMOS
US6356496B1 (en) * 2000-07-07 2002-03-12 Lucent Technologies Inc. Resistor fuse

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107607133A (zh) * 2017-10-19 2018-01-19 浙江沃得尔科技股份有限公司 一种高精度霍尔传感装置及其封装编程方法
CN107607133B (zh) * 2017-10-19 2023-10-31 浙江沃德尔科技集团股份有限公司 一种高精度霍尔传感装置及其封装编程方法

Also Published As

Publication number Publication date
US20030011379A1 (en) 2003-01-16
JP2004521440A (ja) 2004-07-15
EP1402537B1 (en) 2009-12-09
EP1402537A1 (en) 2004-03-31
DE60234693D1 (de) 2010-01-21
US6608498B2 (en) 2003-08-19
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