CN1503342A

CN1503342A - 掩模图形的检验方法和检验装置

Info

Publication number: CN1503342A
Application number: CNA2003101222913A
Authority: CN
Inventors: Ҳ; 德永真也; 辻川洋行; 谷本正
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2002-11-26
Filing date: 2003-11-26
Publication date: 2004-06-09
Anticipated expiration: 2023-11-26
Also published as: US20040148584A1; US20070009147A1; TW200416956A; US7114144B2; CN1285112C; TWI309873B

Abstract

本发明公开一种掩模图形的检验方法和检验装置，该掩模是基于绘制图形数据形成的、用于半导体集成电路的光掩模，该检验方法包括下列步骤：根据预定的基准值将半导体集成电路的绘制图形划分成多个级别并将其抽出；确定每一级别的检验精度；和根据是否满足确定的检验精度来判定光掩模的质量。该检验方法可以缩短TAT和降低成本。

Description

掩模图形的检验方法和检验装置

本发明基于日本专利申请第2002-342304号，将其全文作参照引用。

技术领域

本发明涉及检验掩模图形的方法、检验装置、用于其中的检验用数据和产生检验用数据的方法，更为特别地，涉及用于检验光掩模工艺中的检验精度数据的抽出和检验。

背景技术

在近些年来，在各种产品中的半导体集成电路器件(下文中称作LSI)被作为关键器件评价，为保持产品的竞争力，需要增大LSI的规模和速度。微细工艺是元件的微制造和高集成度所需要的。

在这种情况下，为形成所设计的图形，工艺条件愈加受到限制。

在半导体集成电路器件的形成中，在半导体衬底的表面上进行隔离和形成具有所需浓度的阱，以及在阱中形成具有所需导电类型的杂质扩散区，且此外，形成绝缘膜和设置布线图形。

例如，在布线图形的形成过程中，进行光刻步骤：形成诸如多晶硅层、铝层或金属硅化物层的导电膜，然后通过光掩模进行曝光以形成需要的掩模图形。并利用掩模图形作掩模进行蚀刻，由此形成布线图形。

在蚀刻步骤中，选择性除去由掩模图形暴露出来的导电膜。即使最优化诸如蚀刻剂的浓度和温度的各种条件，蚀刻速度随着掩模图形的密度(面积率)而改变，而且，蚀刻速度随着掩模图形的周长而改变。由于该原因，蚀刻精度随着掩模图形的密度或图形间距而改变。即使掩模图形区域过大或过小，蚀刻的精度会降低。

此外，扩散层的形成也具有相同的问题。如果用于形成扩散层的离子注入区域太小，产生离子的集中，以至于无法获得所需的扩散轮廓。因此，用于形成扩散用掩模图形的光掩模的精度也是非常重要的。

在各种工艺中，利用光掩模来形成图形。光掩模上的掩模图形的图形精度大大地取决于工艺中形成该图形时的精度。因此，增加了对高精度化的需求。

在这种情况下，在缺陷检验步骤中，从光掩模设计者那里获得检验光掩模中必须具有最高精度的区域的必要精度(necessary precision)，并利用其值作为基准值来进行检验。因此，已经致力于降低光掩模的缺陷。

由于这种原因，在一个光掩模上，基于相同的检验基准来检验所有的区域。因此，设置在本来不会影响实际电路工作的这种区域内的缺陷被视为存在，且再次进行修正或制造。结果，存在增加从订货到完成所需时间(TAT)的问题。

而且，光掩模很贵。因此，因再次进行制造必需的大量光掩模空白片而引起成本的意外上升，这也是一个严重的问题。

在制造半导体集成电路的现有工艺中，此外，已经提出一种用于平坦化衬底表面的CMP(Chemical Mechanical Polishing，化学机械抛光)的方法。例如，这种方法是：通过CVD方法的涂布法在表面上形成绝缘膜，然后在执行化学抛光的同时进行化学蚀刻，由此平坦化表面。然而，在要作为下层的布线层的图形密度低且存在包括具有预定面积或更小的图形的区域的情况中，即使绝缘膜形成得很厚也不能进行平坦化。结果，没有布线图形的区域在CMP之后变成凹形部分，以致保持凹陷状态。

因而，在布局图形有偏离的情况中，不能获得用于该层的充分图形精度。另外，存在上层的图形精度也受到影响的问题。结果，存在不能充分获得工艺精度的问题。

因此，构思从半导体芯片的布局图形中抽出掩模图形的面积率，考虑到基于层的工艺条件获得的该层的布局图形的最优化面积率，向该布局图形附加设置虚拟图形，以适应于构成布局图形的层的掩模图形的面积率，由此将层设置成具有最优化的面积率。

在整个缺陷检验步骤中使用在这种图形的精度化中是非常重要的要素的光掩模。

同样在检验中，从光掩模设计者那里获得检验光掩模中最严格(toughest)精度条件的部分中的必要精度，并利用该数据来进行检验。

根据该方法，在不指定具有光掩模的制造和检验中最严部分的位置的情况下能够预先进行检验。因此，可以提高产量。

参考附图给出常规光掩模检验流程的说明。

图25是示出常规光掩模检验的流程图。

在该方法中，首先，基于设计规则产生光掩模图形(步骤101)。接着，将这样获得的光掩模图形转换成光掩模制图用数据且将该数据传送到光掩模的制造部门或其另一制造公司，以便开始实际制作光掩模(步骤102)。

当这样传送数据时，图形的设计规则的最小值被规定为检验用精度数据(步骤106)。

另一方面，光掩模制造部门或其另一制造公司利用在步骤102形成的光掩模制图用数据在光掩模空白片上绘制图形，由此形成光掩模(步骤103)。

接着，基于在步骤106获得的检验用精度数据判断出图形形成的结果(步骤104)。

然后，仅仅判断为在检验用精度数据范围内的图形形成产物被判定为合格品(步骤105)。

然而，在现有的工艺微制造中，旨在逐步降低最小图形宽度和最小间隔。例如，关注下面的情况：形成了包括如图26A示出的具有最小宽度并以最小间隔203设置的图形210至213和如图26B示出的以大间隔204设置的图形214至216的光掩模。例如，假设在具有最小间隔203的图形中形成的缺陷的容许范围被设置为具有由允许缺陷201表示的尺寸。此时，在尺寸小于缺陷201尺寸的图形缺陷206的情况中，在检验步骤中判定这是容许的。

而且，在尺寸大于可允许缺陷201尺寸的图形缺陷202的情况中，在检验中判定光掩模有缺陷，因为在检验步骤中缺陷202大于允许缺陷201。

然而，允许缺陷201在同一掩模中具有一个尺寸，且基于允许缺陷201在具有大图形宽度的任意区域中进行相同的处理。

由于这个原因，在图26B所示的情况中，其中存在尺寸大于允许缺陷201的尺寸的图形缺陷202，间隔204远大于最小间隔203。因此，在检验步骤也判定图形214和215之间的缺陷202是缺陷。然而，即使在实际设计规则中这种缺陷存在于具有大间隔的区域中，也没有问题。不管前述的情况，开始修正步骤，使得增加了再次进行检验的步骤。

在常规的方法中，因而，在整个光掩模上需要相应于最小间隔203的检验精度。因此，在检验步骤中将具有不至于引起问题的尺寸的缺陷202判定为缺陷。

同样在产生相同的缺陷且图形可能实际上彼此短路的情况中，当相邻图形具有同一节点(same node)或为了此目的形成虚拟图形时，不会有问题。因此，不需要进行修正。然而在这种情况中判定相同的缺陷为缺陷，开始修正步骤并增加再次进行检验的步骤。

因此，在不必要的精度下实施检验以致于增加了修正频率。结果，存在阻碍光掩模制造周期(TAT)的缩短和制造成本的削减的显而易见的问题。

发明内容

考虑到实际的情况，已做出本发明且其目的是提供一种可以缩短TAT和降低成本的检验光掩模的方法。

另一目的是提供一种可以缩短TAT和降低成本的用于检验光掩模的装置。

再一目的是提供一种能够缩短TAT并降低成本的、用于制造光掩模的检验用数据。

又一目的是提供一种产生可以缩短TAT并降低成本的、用于制造光掩模的检验用数据的方法。

为实现这些目的，根据本发明的方法，其特征在于：基于图形的特征抽出各图形的精度数据，并根据精度数据进行检验，以便可以执行高精度的检验。

在这一点上，构成半导体集成电路的图形表示构成除晶片上的划线之外的功能区域的图形。

更为特别地，本发明提供一种检验根据绘制图形用数据形成的用于半导体集成电路的光掩模的方法，包括以下步骤：根据取决于绘制图形特征的基准将半导体集成电路的绘制图形划分成多个级别并加以抽出，确定各级的检验精度，根据是否满足确定的检验精度来判断光掩模的质量。当焊盘区域具有大图形时，而且，期望焊盘区域应该设置成具有低级别的单独精度区域，而除焊盘区域之外的区域应该分成多个级别以产生检验用数据。

根据该方法，各图形的精度数据被抽出并被划分成多个级别，以根据图形的特征进行具有高精度的检验。结果，能够在短时间内产生具有高可靠性的光掩模。而且，可以防止由于为获得不必要的精度的再制造引起的成本的迅速上升。因此，可以降低成本。

所期望的是，如果相应于绘制图形的功能特征将精度数据分成多个级别且因此抽出，则可以更恰当地进行检验。功能特征意味着在考虑到基于图形功能的特征(即，由绘制图形形成的图形的电路功能特征)时来进行检验。例如，在光掩模的绘制图形包括限定晶体管沟道长度的栅电极图形的情况中或在光掩模的绘制图形包括用于离子注入以形成作为限定传感器面积的区域的pn结的掩模图形的情况中，这些图形需要具有较高的精度。而在同一节点或虚拟图形的情况中，精度可以低于其它区域。因此，可以将精度分成与图形的功能特征相对应的级别，由此高速度地、更为适当地进行检验。

期望抽出步骤应该用来将半导体集成电路的绘制图形分成多个级别并根据绘制图形是否是虚拟图形来将其抽出。

在虚拟图形的情况中，精度可以低于其它区域的精度。因此，通过根据独立于其它图形用基准值的基准值来检验虚拟图形，可以进行更高速度的检验。通过根据独立于其它图形用基准值的基准值来检验不同于真实图形且不被直接形成在晶片上的图形，例如辅助条、相移掩模中的子开口部分，还可以进行更高速的检验。

而且，抽出步骤(extracting step)还可包括下列步骤：根据邻近绘制图形的图形是否为虚拟图形来将绘制图形分成多个级别。

当邻近虚拟图形的图形不是虚拟图形时，即使绘制图形是虚拟图形也要求精度。另一方面，虚拟图形彼此相邻，则不要求精度。通过将这些情况分级能进行高速度的检验。

所期望的是，抽出步骤应该根据绘制图形是否具有同一节点来将半导体集成电路的绘制图形分成多个级别并将其抽出。

所期望的是，如果相应于绘制图形的形状特征将绘制图形划分成多个级别并抽出，则可以更适当地进行检验。例如，通过基于与最接近图形的距离将绘制图形划分成多个级别并将其抽出的方法，或通过基于距绘制图形的拐角的距离将绘制图形划分成多个级别并将其抽出的方法，可以更加有效地进行检验。

此外，通过相应于基准值将每一图形划分成多个级别并将其抽出，可以很容易地切出(slice)分级的单位(unit)。因此，可以有效地进行分级。

参考分级的单位，从而，相应于基准值将每条线(图形边缘)划分成多个级别并因此抽出。在一些情况中，因此，小数据是足够的且可以容易地进行操作。例如，在根据与最接近图形的距离来进行分级的情况中，利用对每一单位的检验可以很容易地进行数据处理。

参考分级的单位，此外，每一区域相应于基准值被划分成多个级别并被抽出。结果，可以更加简化作为单位的切出且更加有效地进行分级。例如，在抽出具有同一节点的多个图形的情况中，利用对每一区域的分级方法可以很容易地进行处理。

期望地，如果精度条件变化以根据光掩模的掩模图形的图形宽度是否增大或减小来作出判断，则可以更加适当地作出判定。例如，就线和间隔图形而言，当沿增大掩模图形的图形宽度的方向产生误差时，有必要使用考虑到与最接近图形的距离被设置在预定范围内或更大时的精度条件。在另一方面，当沿减少图形宽度的方向发生误差时，有必要使用考虑到图形宽度为预定宽度或更大时的精度条件。

检测出图形是否为虚拟图形。如果图形为虚拟图形，则放宽精度条件，有可能防止本来合格的光掩模在不必要的精度条件下成为不合格品。

即使绘制图形为虚拟图形，根据那个图形是相邻图形来改变精度条件。因此，如果当相邻虚拟图形的图形是虚拟图形时放宽精度条件，则可以防止本来合格的光掩模在不必要的精度条件下成为不合格品。

此外，探测出多个图形是否具有相同的节点，当它们具有同一节点时放宽精度条件。例如，如果两相邻图形具有同一节点，则它们可以彼此接近。而且，如果接点制作为穿过多个接触孔，优选地任一接触孔图形应该起作用。在存在具有同一节点的多个图形的情况中，因此，在多数情况下它们可以是导通的或它们中的任意一个优选地起作用，且在大多数情况下可以放宽精度条件。

而且，在通过同一层中的图形获得相同节点的情况中，可以仅通过绘制数据作出判断。因此，检验容易度特别地高且该方法很有效。

而且，同样在接点被制作成穿过位于上或下层上的层中的图形以便获得同一节点的情况中，该方法是有效的。

此外，当绘制图形是包括接点阵列的布线图形时，判定步骤用来检测出是否采用一个接点阵列或更多接点阵列，并且用来根据是否采用一个或多个接点阵列来改变精度条件。在采用多个接点阵列的情况中，如果它们中的任意一个正常形成，则不存在特性问题。因此，可以放宽精度条件。

此外，当绘制图形是用于形成接触孔的图形时，判定步骤用来检测出是否采用一个或多个接点阵列，并且根据是否采用一个或多个接点阵列来改变精度条件。在采用多个接点阵列的情况中，相似地，如果它们中的任意一个正常形成，则不存在特性问题。因此，可以放宽精度。

高速布线区域可以是高精度区域。

此外，对于为了降低噪声而添加的附加电容区域，精度可以大大降低。

期望该抽出步骤应当根据由制造缺陷密度和制造缺陷尺寸的关系表达式与制造缺陷产生几率加权的图形面积和制造缺陷尺寸的关系表达式的交叉而确定的临界点基于该临界点是否超出，将绘制图形划分成两个级别并将其抽出。因此，可以最优化产量与掩模检验成本之间的权衡。

期望用于检验基于绘制图形数据形成的用于半导体集成电路的光掩模的装置应当包括：用于根据预定的基准值将半导体集成电路的绘制图形划分成多个级别并抽出多组图形数据的装置；用于确定每一级别所需的检验精度并产生精度数据的装置；和用于判定图形数据是否满足每一分级图形数据的精度数据。

此外，本发明提供用于基于绘制图形数据形成的半导体集成电路的光掩模的检验用数据，其包括：通过根据预定的基准值将半导体集成电路的绘制图形划分成多个级别而抽出的多组图形数据，和表示每一级别所需的检验精度的精度数据。

利用这些数据，可以高速、低成本地提供高可靠性的光掩模。

本发明提供一种产生检验用数据的方法，包括下列步骤：根据预定的基准值将半导体集成电路的绘制图形划分成多个级别并抽出多组图形数据，以及确定每一级别所需的检验精度和产生精度数据。

根据该方法，可以形成能够高速、低成本地提供高可靠性光掩模的检验用数据。

在这一点上，半导体集成电路的绘制图形表示构成晶片上的半导体区域中除划线之外的区域的图形。

附图说明

在附图中：

图1是示出根据本发明第一实施例的光掩模检验方法的检验流程图；

图2是示出根据本发明第一实施例的待检验半导体集成电路的视图；

图3是示出半导体集成电路的晶体管部分的示意图；

图4是示出检验方法的示意图；

图5是示出根据本发明第一实施例的检验流程中的检验步骤的流程图；

图6是示出根据本发明第二实施例的检验方法的视图；

图7是示出根据本发明第三实施例的检验方法的视图；

图8A至8D是示出根据本发明第四实施例的检验方法的视图；

图9A至9D是示出根据本发明第五实施例的检验方法的视图；

图10是示出根据本发明第五实施例的检验方法的流程图；

图11A至11D是示出根据本发明第六实施例的检验方法的视图；

图12A至12D是示出根据本发明第七实施例的检验方法的视图；

图13A至13D是示出根据本发明第八实施例的检验方法的视图；

图14A至14D是示出根据本发明第九实施例的检验方法的视图；

图15是示出根据本发明第十实施例的检验方法的图表；

图16是示出根据本发明第十一实施例的检验方法的图；

图17A至17C是示出根据本发明第十一实施例的检验方法的视图；

图18A至18C是示出根据本发明第十二实施例的检验方法的视图；

图19是示出根据本发明第十三实施例的检验方法的视图；

图20是示出根据本发明第十四实施例的检验方法的视图；

图21是示出根据本发明第十五实施例的检验方法的视图；

图22是示出根据本发明第十六实施例的检验方法的视图；

图23是示出根据本发明第十七实施例的检验方法的视图；

图24A和24B是示出根据本发明第十八实施例的检验方法的视图；

图25是示出根据常规实例的检验方法的流程图；和

图26A和26B是示出根据常规实例的检验方法的视图。

具体实施方式

接着，根据本发明的实施例给出光掩模检验方法的描述。

(第一实施例)

在根据本发明的光掩模检验方法中，当检验根据绘制图形数据形成的用于半导体集成电路的光掩模时，根据预定的基准值将半导体集成电路的芯片区域中的绘制图形划分成多个级别然后将其抽出，对每一级别确定检验精度，根据是否满足确定的检验精度来判定光掩模的质量。

图1示出根据实施例的光掩模检验流程。虽然在常规检验流程中从设计规则规定整个光掩模上的固定精度，但基于在光掩模图形设计步骤101中获得的光掩模图形单独地形成检验用精度数据306，且根据以检验用精度数据306为基础为每一图形区域设置的检验精度基准值来进行光掩模的检验。

更为具体地，首先，根据在光掩模图形设计步骤101中获得的光掩模图形单独地形成检验用精度数据306。

例如，如图2中实例的典型视图所示，从包括栅极布线的多晶硅层的布局图形1中仅抽出晶体管区域2。这样抽出的晶体管区域2通过在被隔离区(未示出)包围的有源区4中形成源极和漏极区来组成，如在图3中示出主体的放大视图中所示。在其中将栅极布线3设置在有源区4之上的部分用作确定沟道长度的部分。

如图4所示，因此，设置在有源区4上的栅极布线3T为大大依赖于晶体管特性的区域。因此，图形精度必须很高。另一方面，除了设置在有源区4上的栅极布线3T之外的区域3C可以比设置在有源区4上的栅极布线3T更粗略。

在栅极布线3的图形中，设置在有源区4上的栅极布线3T被设置为A级区域RA，将栅极布线3C(除有源区外的栅极)和芯片中的整个其它部分设置成B级区域RB，这些图形被分别抽出。在A级中用于检验的图形精度被设置为高于B级中的检验用图形精度，分两阶段产生数据。

因此，根据在光掩模图形设计步骤101中获得的布局图形数据，在步骤102中产生光掩模绘制数据(布局图形数据)。

然后，根据在步骤101获得的布局图形数据，将图形区域分成具有A级和B级的两个级别并产生每一分区的检验用精度数据306。

这样获得的检验用精度数据与在步骤102获得的光掩模绘制数据一起被抽出，并被传送至光掩模制造部门或公司。

在接收在步骤102获得的光掩模绘制数据和在步骤306获得的检验用精度数据306的光掩模制造部门或公司中，此后，通过光掩模绘制工艺在光掩模空白片上连续地形成图形(步骤103)。

接着，根据检验用数据306，使用每一区域所需的精度来检验由此形成的光掩模图形的缺陷(步骤104)。

在检验步骤104中，如图5所示，从形成的掩模图形中仅抽出相应于具有A级的检验区域(图4中的RA)的区域(步骤401)，并判断出该检验区域是否设置在检验精度的范围内(步骤402)。

如果在步骤402判定检验区域设置在检验精度的范围内，此后，判断出剩余区域，即，具有B级的检验区域(除图4中的RA外的整个区域，即，图2中的芯片1的区域)是否设置在检验精度的范围内(步骤403)。

如果在步骤403判定检验区域设置在检验精度的范围内，则其是合格的且工艺进行到图1中的装载步骤105。

另一方面，如果在步骤403判定超出了检验精确的范围，则检验区域是不合格的，而工艺再度返回至步骤103，制造光掩模。

此外，如果在步骤402判定超出了检验精度的范围，则检验区域设置为不合格，而工艺再度返回到步骤103，制造光掩模。

如果这样重复制造和检验且在检验步骤104判定没有缺陷，则装载检验合格的产品(步骤105)。

根据该方法，保持要作为栅极布线的功能特征的沟道长度是尤其重要的，且影响沟道长度的区域设置为具有级别A的区域并使其具有更高的图形精度。在该方法中，因此，检验如下进行：仅对具有需要高图形精度的级别A的区域使用高精度的检验用精度数据，同时对于不需要高图形精度的具有级别B的区域，更加放宽精度基准值以进行检验。因此，检验不是不必要的严格且在短时间内进行检验，而且，在早期阶段检测出检验缺陷。因此，可以降低成本。

因此，可以在短时间内使用最优化的检验精度来进行检验，且可以低成本地形成高质量的光掩模。此外，可以缩短TAT。

在判定步骤中，通常采取下列方法：在利用显微镜观察光掩模上的图形的同时基于精度条件进行观察。还可以用CCD相机拾取图像并利用图像拾取图形作为图像数据进行图像处理，由此抽出图形并参考每一抽出图形的精度数据来作出判定。此外，对判定本身，可以通过图像处理进行比较判断处理，由此实现自动处理。

(第二实施例)

虽然在第一实施例中对每一区域规定了检验级别的分级，但可以对每一图形规定检验级别的分级。

更为具体地，如图6所示，仅仅构成栅极布线3中真实栅极区域的栅极图形区域被设定为相应于具有高精度的检验级别的A检验级别图形PA，其它图形被设定为相应于更低级别的B检验级别图形PB。

同样在这种情况中，在光掩模检验步骤中，该实施例与第一实施例相同，除了抽出检验用数据和检验基准值的方法不同。

通过该方法，相似地，可以稳定地保持沟道长度，并且可以用与第一实施例相同的方式在短时间内低成本地制造出高质量的光掩模。通过该方法，特别地，与第一实施例相比较，可以产生可以在绘制数据(掩模图形数据)上形成可表示检验级别的数据的优点。

(第三实施例)

虽然在第一实施例中对每一区域规定了检验级别的分级，此外，可以通过图形的边缘规定检验级别的分级。

更为具体地，如图7所示，仅构成栅极布线3中真栅极区域的区域的栅极图形边缘被设定为相应于具有高精度的检验级别的A检验级别边缘EA，而其它图形设定为相应于低级别的B检验级别边缘EB。

同样在这种情况中，该实施例与第一实施例相同，除在光掩模检验步骤中抽出检验用数据和检验基准值的方法不同。

根据该方法，与第一实施例相比较，可以获得对每一边缘设置判定级别的优点。

(第四实施例)

接着，给出本发明第四实施例的详细描述。

虽然在第一至第三实施例中已描述了旨在保持晶体管中栅极布线的沟道长度的检验方法，但在本实例中将特别注重检测出在具有诸如接触孔的孔的栅极布线图形的接触中的移位和防止接点误差。

关注用于与晶体管的栅极布线接触的接触孔h的存在并划分检验级别。

更为具体地，在图2中示出的晶体管阵列芯片中，特别按照具有高精度的检验级别检验具有在栅极布线图形3上的接触孔h的区域，如图8A所示。

如图8B所示，通过区域进行指定，以接触孔作为中心的、具有预定尺寸的正方形区域被设定为具有高精度级别的A检验级别区域RA，而其它区域设定为B检验级别区域RB，它们用作检验用数据。

在检验步骤中，根据与图5所示那样相同的流程图实施检验。

根据该结构，在接触孔附近使用较高的精度进行检验。结果，可以减小接点误差且可以高速度地形成具有高稳定性的光掩模。

根据第四实施例的变形，此外，通过图形进行指定，仅设置在栅极布线3中接触孔h附近的栅极图形被设定为相应于具有高精度的检验级别的A检验级别图形PA，而其它图形被设定为相应于较低级别的B检验级别图形PB，如图8C所示。

同样在该情况中，实施与该实施例相同的光掩模检验步骤，除抽出检验用数据和检验基准值的方法不同。

根据该方法，与第一实施例相比较，可以产生在抑制产量损害的同时可以进一步降低掩模检验成本的优点。

作为第四实施例的变形，此外，通过边缘进行指定，仅设置在栅极布线3中的接触孔h附近的栅极图形边缘被设定为相应于具有高精度的检验级别的A检验级别边缘EA，而其它图形被设定为相应于较低级别的B检验级别边缘EB，如图8D所示。

同样在这种情况中，实施与该实施例相同的光掩模检验步骤，除抽出检验用数据和检验基准值的方法不同。

根据该方法，与第一实施例相比较，可以产生能对每一边缘设定判定级别的优点。

虽然在该实施例中已经描述了用于构成晶体管阵列的半导体集成电路的栅极布线的光掩模，显而易见地，该光掩模还可以应用于其它半导体集成电路。

(第五实施例)

接着，给出本发明第五实施例的详细描述。

在第一至第三实施例中，已经描述了特别重视保持将要作为晶体管的栅极布线的功能特征的沟道长度的检验方法。在第四实施例中，已经描述特别重视确保将要作为晶体管的栅极布线的功能特征的接触的检验方法。这两个均为功能特征，下面将描述特别重视形状特征的检验方法。

以用来形成图2示出的晶体管阵列芯片的栅极布线的光掩模作为实例，下面给出详细描述。

在该实例中，除高频电路的信号传输部分之外的图形的拐角部分C略微光滑且在大多数情况下不影响特性。注意到这方面，在图2所示的晶体管阵列芯片中，按照栅极布线图形3上具有特别低的精度的检验级别来检验设置在拐角部分C附近的区域，如图9A所示。

如图9B所示，通过根据曝光用光源的波长和图形间隔确定的区域来进行指定，且正方形区域被设定为具有较低精度级别的B检验级别区域RB，而其它区域被设定为A检验级别区域RA，它们用作检验用数据。

参考检验步骤，根据与图5所示相同的流程图来实施检验。

首先，如上所述，设置在拐角部分附近的正方形区域被设定为具有较低精度级别的B检验级别区域RB，而其它区域被设定为A检验级别区域RA，基于两阶段中(步骤104)的级别划分所产生的检验用精度数据，对每一区域采用必要的精度来检验形成的光掩模图形缺陷。

在检验步骤104中，如图10所示，仅从形成的光掩模图形中抽出相应于具有B级的检验区域(参见图9B)的区域(步骤1001)，并判定检验区域是否落在检验精度的范围内(步骤1002)。

如果在步骤1002判定检验区域落在检验精度的范围内，判定剩余区域，即，具有A级的检验区域(图9B中除B之外的所有区域)，是否落在检验精度的范围内(步骤1003)。

如果在步骤1003判定检验区域落在检验精度的范围内，则产品是合格的且工艺继续进行至图1中的装载步骤105。

另一方面，如果在步骤1003判定检验区域超出检验精度的范围，则产品不合格而工艺再次返回至在其中制造光掩模的步骤103。

如果在步骤1002判定检验区域超出检验精度的范围，则产品不合格而工艺再次返回至在其中制造光掩模的步骤103。

因此，重复制造和检验，在检验步骤104判定为没有缺陷的产品作为检验合格产品被装载(步骤105)。

根据该结构，重视图形的形状，并使用降低的精度来检验相应于图形拐角部分的区域。因此，不会带来功能故障的变形是可以接受的。因此，通过检验使得本来判定为不合格的产品成为合格品。因而，可以提高产量并可以高速度地形成具有高稳定性的光掩模。

作为第五实施例的变形，此外，通过图形来进行指定，且仅栅极布线3拐角中的图形被设定为相应于具有低精度的检验级别的B检验级别图形PB，而其它图形被设定为相应于较高级别的A检验级别图形PA，如图9C所示。这里，根据距拐角的距离来确定级别。

同样在这种情况中，进行相同的光掩模检验步骤，除抽出检验用数据和检验基准值的方法不同。

通过该方法，相似地，与第一实施例相比较，可以产生能特别地在绘制数据(掩模图形数据)上形成表示检验级别的数据的优点。

作为第五实施例的变形，此外，通过边缘来进行指定，仅栅极布线3拐角部分中的图形边缘被设定为相应于具有低精度的检验级别的B检验级别边缘EB，而其它图形被设定为相应于较高级别的A检验级别边缘EA，如图9D所示。

根据该方法，与第一实施例相比较，可以产生能够为每一边缘设置判定级别的优点。

(第六实施例)

接着，将描述本发明的第六实施例。

在本发明中，下面描述一种相继第五实施例的检验方法，其中根据形状特征尤其是布线间隔来进行分级，由此划分精度级别。

将用于栅极布线的、以形成图2中晶体管阵列芯片的光掩模作为实例来进行详细描述。

在该实例中，光掩模适用于下列情况：其中通过用于沿图形变粗(thicken)的方向产生缺陷的工艺来进行形成，在图形上高密度地形成了布线的区域中，具有小线宽的区域的检验标准被设定得高，而其它区域的检验标准设定得低。在图2示出的晶体管阵列芯片中，线11a、11b和11c排列在线和间隔区域中，如图11A所示。注意在这些线之间的间隔w1和w2，其中间隔w1具有特定值或更小值的区域被设定为较高的检验区域，而其它区域特别按照具有降低精度的检验级别来检验。

如图11B所示，通过区域进行指定，具有小线间隔w1的区域设置为具有较高精度级别的A检验级别区域RA，而其它区域设置为B检验级别区域，它们被用作检验用数据。

在检验步骤中，根据与图5所示相同的流程图进行检验。

这样，重复制造和检验，且在检验步骤104中判定为没有缺陷的产品作为检验合格产品被装载(步骤105)。

根据这种结构，重视图形的形状，并用高精度来检验具有小线间隔的区域。因此，仅对需要高精度图形的区域使用高精度来进行检验。结果，通过检验，使得本来被判定为不合格的产品成为合格的。因此，可以提高产量且可以高速度地形成具有高稳定性的光掩模。

作为第六实施例的变形，此外，通过图形进行指定，仅栅极布线3中具有小线间隔的图形设置为相应于具有高精度的检验级别的A检验级别图形PA，而其它图形设置为相应于较低级别的B检验级别图形PB，如图11C所示。

根据该方法，相似地，与第一实施例相比较，能够提供在绘制数据(掩模图形数据)上可以特别形成表示检验级别的数据的优点。

作为第六实施例的变形，此外，通过边缘进行指定，仅栅极布线3中具有小布线间隔的图形的图形边缘设置为相应于具有高精度的检验级别的A检验级别边缘EA，而其它图形设置为相应于较低级别的B检验级别边缘EB，如图11D所示。

同样在该情况中，实施与实施例相同的光掩模检验步骤，除抽出检验用数据和检验基准值的方法不同。

根据该方法，与第一实施例相比较，能够提供对每一边缘设置判定级别的优点。

(第七实施例)

接着，描述本发明的第七实施例。

在该实施例中，描述一种相继第六实施例的检验方法，其中根据形状特征尤其是布线宽度进行分级，由此划分出精度级别。

将用于栅极布线以形成图2示出的晶体管阵列芯片的光掩模作为实例来给出详细描述。

在该实例中，光掩模应用于下列情况：其中通过用于沿图形变细的方向产生缺陷的工艺来进行形成，且在布线被高密度地特别形成在图形上的区域中，具有小线宽的区域的检验标准设定为高标准，而其它区域的检验标准设定为低标准，它们被用作检验用数据。在图2示出的晶体管阵列芯片中，线12a和12b排列在线和间隔的区域中，如图12A所示。关注线宽L1和L2，将线宽L1具有预定值或更小值的区域设置为较高的检验区域，而其它区域按照具有降低的精度的检验级别来具体检验。

如图12B所示，通过区域进行指定，具有小线宽L1的区域设置为具有较高精度级别的A检验级别区域RA，而其它区域设置为B检验级别区域RB。

在检验步骤中，根据与图5所示相同的流程图执行检验。

因此，重复制造和检验，且将在检验步骤104中判定为没有缺陷的产品作为检验合格产品装载(步骤105)。

根据该结构，重视图形的形状，且用高精度来检验具有小线宽的区域。因此，仅对需要高精度图形的区域用高精度进行检验。结果，通过检验使得本来判定为不合格的产品成为合格品。这样，可以提高产量，且可以高速度地形成具有高稳定性的光掩模。

作为第七实施例的变形，此外，通过图形进行指定，仅栅极布线3中具有小线宽的图形设置为相应于具有高精度的检验级别的A检验级别图形PA，而其它区域设置为相应于较低级别的B检验级别区域PB，如图12C所示。

同样在这种情况中，实施与实施例相同的光掩模检验步骤，除抽出检验用数据和检验基准值的方法不同。

作为第六实施例的变形，此外，通过边缘进行指定，仅栅极布线3中具有小布线宽度的图形的图形边缘设置为相应于具有高精度的检验级别的A检验级别边缘EA，而其它图形设置为相应于较低级别的B检验级别边缘EB，如图12D所示。

根据该方法，与实施例相比较，它能够提供可以稳定保持产量而不依赖于缺陷的方向(图形宽度的增加和减小)的优点。

虽然在该实施例中已经描述了用于构成晶体管阵列的半导体集成电路的栅极布线的光掩模，显而易见地，该光掩模还可以以应用于其它半导体集成电路。

(第八实施例)

接着，描述本发明的第八实施例。

在该实施例中，详细描述检验用于形成接触孔的光掩模的方法和检验用数据。详细描述进行一种相继于第一实施例的检验方法：在出现功能特征即具有同一节点的多个接触孔的情况中，分级并划分精度级别以放宽检验标准。

采用用于形成图2中示出的晶体管阵列芯片的形成接触孔用光掩模作为实例，给出详细描述。

该实例应用于沿图形变细的方向产生缺陷的情况，即，在其中通过各向同性蚀刻使蚀刻断面成锥形的情况。因此，在图形上出现具有同一节点的多个接触孔的区域中，其检验标准设定得比其它区域的检验标准低。在图2中示出的晶体管阵列芯片中，当布置图13A中所示的接触孔图形13a和13b时，重视这些形成位置，且出现具有同一节点的多个接触孔的区域分在具有低于其它区域中的精度的检验级别中被具体检验。

如图13B所示，通过区域进行指定，且其中存在具有同一节点的多个接触孔的区域被设定为具有较低精度级别的B检验级别区域RB，而其它区域被设定为A检验级别区域RA，它们被用作检验用数据。

在检验步骤中，根据与图10那样相同的流程图实施检验。

因此，重复制造和检验，在检验步骤104中被判定为没有缺陷的产品作为检验合格产品被装载(步骤105)。

根据该结构，重视图形的形状状况，且用较低的精度级别检验在其中存在具有同一节点的多个接触孔的区域。因此，通过检验使本来被判定为不合格的产品成为合格品。因此，可以提高生产量且可以高速度地形成具有高可靠性的光掩模。

作为第八实施例的变形，此外，通过图形进行指定，仅在其中存在具有同一节点的多个接触孔的图形13b设置为相应于具有低精度的检验级别的B检验级别图形PB，而其它区域设置为相应于较高级别的A检验级别图形PA，如图13C所示。

根据该方法，能产生在绘制数据(掩模图形数据)上可以形成表示检验级别的数据的优点。

作为第八实施例的变形，此外，通过边缘进行指定，存在具有同一节点的多个接触孔的接触孔边缘的图形边缘被设定成相应于具有较低精度的检验级别的B检验级别边缘EB，而其它区域被设定成相应于较高级别的A检验级别边缘EA，如图13D所示。

根据该方法，与第一实施例相比较，其能够提供对每一边缘设置判定级别的优点。

此外，在该实施例已经描述了在相邻的区域中存在具有同一节点的多个接触孔的情况。从通过任意接触孔获得接触是充分的观点看来，优选当具有同一节点的接触孔存在于分离的位置时，也应该使用相同的检验方法。

虽然详细描述了在工艺中沿图形变细方向进行的检验，即，在该实施例中接触孔的尺寸减小，此外，对于沿发生过蚀刻使得图形变粗(即增加开口区的尺寸)的方向的蚀刻进行相同的检验。

(第九实施例)

接着，将详细描述本发明的第九实施例。

在第八实施例中，详细描述了检验用于形成接触孔的光掩模的方法和检验用数据。在本实例中，将详细描述一种相继于第八实施例的、用于形成诸如栅极布线的布线图形的光掩模的检验方法：在功能特征尤其是具有同一节点的图形的情况中，当沿图形变粗的方向产生缺陷时，进行分级以划分精度级别，以便放宽检验标准。

通过采用用于形成图2中示出的晶体管阵列芯片的形成接触孔用光掩模作为实例来给出详细描述。

该实例应用于其中在图形变粗的方向上产生缺陷的情况，且包括在区域中具有不同节点的图形的区域的检验标准被设定为比其它区域的检验标准高。在图2所示的晶体管阵列芯片中，当布置图14A所示的线14a和14b时，重视这些功能状况，且按照具有特别高于其它区域精度的精度的检验级别来检验包括具有不同节点的图形的区域。

如图14B所示，通过区域进行指定，且在其中存在具有不同节点的多个图形的区域被设定为A检验级别区域RA，而具有同一节点的区域被设定为B检验级别区域RB。与A检验级别区域RA中的精度检验级别相比，降低精度以便进一步降低B检验级别区域中的精度检验级别，且这些作为检验用数据。

在检验步骤中，根据与图10那样相同的流程图执行检验。

因此，重复制造和检验，在检验步骤104中判定为没有缺陷的产品作为检验合格产品被装载(步骤105)。

根据该结构，重视图形的形状状况，且仅在其中具有不同节点的图形的区域按照较高的精度级别被检验，而在其中存在具有同一节点的多个图形的区域按照较低的精度级别被检验。因此，通过检验使得本来被判定为不合格的产品成为合格品。因此，可以提高生产量且可以高速度地形成具有高可靠性的光掩模。

作为第九实施例的变形，此外，通过图形进行指定，仅在其中存在具有不同节点的多个图形的图形14b设置为相应于具有高精度的检验级别的A检验级别图形PA，而其它区域设置为相应于较低级别的B检验级别图形PB，如图14C所示。

同样在这种情况中，进行与实施例相同的光掩模检验步骤，除抽出检验用数据和检验基准值的方法不同。

根据该方法，能够提供在绘制数据(掩模图形数据)上可以形成表示检验级别的数据的优点。

作为第九实施例的变形，此外，通过边缘进行指定，具有同一节点的图形边缘的相邻图形边缘被设置为相应于具有较低精度检验级别的B检验级别边缘EB，而其它区域设置为相应于较高级别的A检验级别边缘EA，如图14D所示。

此外，在该实施例中，判定是否使用同一节点依赖于相同层中的图形是否彼此连接。通过上或下层上的接触孔进行连接时，也在同一节点构成的情况中，也能够基于同一节点进行分级。

(第十实施例)

接着，将详细描述本发明的第十实施例。

虽然，在实施例中根据半导体集成电路的布局图形形成了检验用数据，但可以从网络表中抽出关注于电路功能的信息来划分检验级别。图15是流程图。

更具体地，从网络表中抽出关键网络(步骤1501)。

关键网络包括时钟网、计时约束设置网、模拟网和高速信号网。

从关键网络中抽出布局图形(步骤1502)。

从布局图形中抽出用于光掩模的图形数据(步骤1503)。

然后，相应于每一功能划分检验级别(步骤1504)。

因此，根据所关注的划分基准值从网络表中抽出信息。结果，能够以较高的速度抽出检验用数据。

(第十一实施例)

接着，将详细描述第十一实施例。

虽然已经在实施例中描述了形成检验用数据并使用该检验用数据的检验方法，但在本实施例中将详细描述确定检验精度阈值的方法。

本实施例的特征在于：根据半导体集成电路用光掩模的制造缺陷产生几率加权(weigh)的图形面积之和与制造缺陷尺寸的关系表达式与制造缺陷密度和制造缺陷尺寸的关系表达式的交点确定的临界点，确定检验精度阈值。

在该实例中，如图16所示，获得光掩模的制造缺陷产生几率加权的图形面积之和与制造缺陷尺寸的关系曲线A与制造缺陷密度和制造缺陷尺寸的关系曲线De(x)的交点C。对于小于C的图形使用较高精度来检验。

理由如下。从面积RD计算出的产量是关系曲线A和关系曲线De(x)的乘积。在小于交点C的区域中，图形尺寸的波动直接影响产量。

在此，纵轴表示制造缺陷产生几率加权的图形面积之和与制造缺陷密度，而横轴表示制造缺陷尺寸。

根据图17A至17C所示的方法确定要用于关系曲线A中的制造缺陷产生几率的权重的阈值。

该方法研究了其中缺陷D1至D3形成在假定具有线宽1和间隔S的线和间距Ln的图形上的情况。

如图17A所示，当缺陷D1的尺寸x小于间隔S时，不存在短路缺陷。

如图17B所示，此外，当缺陷D1的尺寸x大于间隔S且小于2l+S时，存在根据环境的短路缺陷。

此外，如图17C所示，当缺陷D1的尺寸x大于2l+S时，存在短路缺陷。

在产生开口缺陷的情况中，此外，在线和间距之间的开口缺陷和间隔彼此颠倒。

(第十二实施例)

接着，将详细描述本发明的第十二实施例。

在本实施例中，为了最优化制造工艺中的面积率并减小半导体集成电路芯片中附加电容引起的噪声，形成一种结构。使用该结构，具有利用导电类型与衬底(P阱)的导电类型相同的扩散区域的MOS结构的旁路电容被自动设置为在延伸至空区域的电源布线区域下的旁路电容，且设置在接地布线下的衬底接点和设置在电源布线下的旁路电容通过扩散区域彼此耦合。将详细描述检验用于形成该结构的光掩模的方法。

更为具体地，图18A至18C(图18B和18C分别为图18A的A-A和B-B剖面图)是示出使用根据本实施例的检验方法获得的光掩模而形成的半导体集成电路的示意图。图18A是一平面图，其中衬底接点设置在接地布线下方，而具有利用导电类型与衬底的导电类型相同的扩散区域的MOS结构的旁路电容被自动设置为在电源布线下方的旁路电容，以及设置在接地布线下方的衬底接点与设置在电源布线下方的旁路电容通过扩散区域相互耦合。

根据该实施例，旁路电容被自动设置在延伸至空区域的电源布线的下方，以便可以最优化制造工艺中的面积率，此外，当增加芯片的面积时，在延伸至空区域的区域中，接地布线的图形1805和衬底接点形成扩散区域1816不需要具有高精度。而且，形成在接地布线1805下方的衬底接点形成扩散区域1816延伸至设置在电源布线1801下方的旁路电容形成扩散区域1815并与其相连接。结果，电源布线和旁路电容、以及接地布线1805和旁路电容通过比具有高阻值的衬底低的电阻值相互连接。同样在该功能意义上，由于大量接点1807设置在同一节点中，因此不需要高精度。

因此，用于形成设置在空区域中的附加容值的图形区域是具有同一节点的虚拟图形，且具有较低精度的图形区域设置为B级区域RB，而用于形成其它区域的图形设置为需要具有较高精度条件的A级区域RA。结果，能够高速、低成本地获得具有高可靠性的光掩模。

图18A至18C是示出根据本发明实施例的图解图形的平面图，其中衬底接点设置在接地布线1805的下方，而具有利用导电类型与衬底的导电类型相同的扩散区域的MOS结构的旁路电容被自动设置为在延伸至附加形成区域的电源布线1801的下方的旁路电容，以及设置在接地布线下方的衬底接点与设置在电源布线下方的旁路电容通过扩散区互相耦合。用于形成旁路电容的扩散区域1817和用于衬底接点的扩散区域1816具有相同的极性且彼此一体形成。

(第十三实施例)

接着，将详细描述本发明的第十三实施例。

如在第九实施例中的图14C所示，此外，将给出在线和间距图形中具有级别A的线图形14b和具有级别B的线图形14a的分级的详细描述。将会考虑到一种分级的实例，其中虚拟图形14c形成在具有级别A的线图形14b与具有级别B的线图形14a之间，如图19所示。

在本实施例中，进行分级以划分出图形级别PA和PB，此外，虚拟图形设置为可以具有较低精度的图形级别PC且降低检验精度。

结果，可以提高生产量且可以较高速度地形成具有高可靠性的光掩模。

(第十四实施例)

接着，将详细描述本发明的第十四实施例。

如第九实施例中的图14C所示，此外，将给出在线和间距图形中具有级别A的线图形14b和具有级别B的线图形14a的分级的详细描述。将会考虑到一种分级的实例，其中虚拟图形501c形成在具有级别A的线图形502b与具有级别B的线图形502a之间，如图20所示。

在本实施例中，进行分级以划分为图形级别PA和PB，且进一步，将虚拟图形设置为具有更低精度的图形级别PC，且此外，将虚拟图形设置为具有最低精度的图形级别PD，并降低检验精度。

更为具体地，当虚拟图形的边缘相邻时，不要求图形精度。另一方面，在虚拟图形相邻于该相邻图形的区域中，要求图形精度。因此，进行虚拟图形的分级，以便将位于相邻于具有级别A的线图形502b的区域中的虚拟图形设置为级别C，而将位于相邻于具有级别B的线图形502a的区域中的虚拟图形设置为级别D。

结果，可以提高生产量，且可以以更高的速度形成具有高可靠性的光掩模。

如果分两个阶段进行分级，即，第一次根据图形是否具有同一节点来划分精度级别，然后根据图形是否是虚拟的来划分精度级别，因此可以以更高的速度进行处理，使得可以提高生产量。

此外，用多个阶段进行分级也是有效的，即，根据形状的特征进行分级并进一步根据功能特征执行分级。

(第十五实施例)

接着，将详细描述本发明的第十五实施例。

虽然在实施例中仅描述了要在晶片上分辨(resolve)的掩模图形，但需要对不在晶片上分辨的掩模图形改变检验精度。在一些情况中，另外，需要考虑掩模图形本身的功能与周边图形的关系。

在本实施例中，将详细描述利用其中通过加入非常小的图形使密度基本上均匀的掩模技术来检验掩模。

如图21所示，所谓的辅助条(分散条)使用主体图形601来作为主体数据(body data)，以及四个辅助条602a至602d沿着主体图形601的周围边缘与主体图形601隔开预定间隔a并设计成具有不会在晶片上被分辨出的宽度。使用该结构，可以降低检验精度。在该结构中，将下述三个方面设置为条件和判定用于辅助条的图形精度。考虑到下述情况。仅是否满足下述条件被设定为检验条件，如果满足条件则给出“合格”判定：

1.辅助条602a至602d的每一个是否通过沿放大方向(图形变大)的缺陷与主体图形601重叠；

2.辅助条的图形是否通过沿放大方向(图形变大)的缺陷在晶片上被分辨；和

3.掩模上的辅助条图形是否通过沿减小方向(图形变小)的缺陷而消失。

在本实施例中，进行分成两部分的分级，即主体图形设置为图形级别PA而辅助条设置为图形级别PB，且此外，根据由三个特定检验条件确定的检验条件来判定辅助条的结果。

因此，能够以更高的速度、以高产量形成光掩模。

(第十六实施例)

接着，将详细描述本发明的第十六实施例。

详细描述一种包括称为接点用增强掩模(enhancer mask)的移相器图形的掩模的检验。为执行非常精细的工艺，该技术通过主开口部分和设置在其周边的子开口部分来形成具有高分辨率的图形。掩模的主开口部分通过搜集(digging)将透明衬底的相位进行180度反转以作为掩模基底部件，以便具有与在包围主开口部分的半色调中形成的遮光膜的相位相同的相位(360度的不同)。

在该实施例中，如图22所示，使用了构成主开口部分的主体图形701和四个子开口部分702a至702d，子开口部分702a至702d沿着主体图形701的周边与主体图形701隔开预定间隔d1并设计成具有不会在晶片上分辨该开口部分本身的宽度。使用该结构，可以降低检验精度。在该结构中，将下述两个方面设置为条件和判定用于子开口部分的图形精度。考虑到下述条件。仅是否满足下述条件设置为检验条件，且如果满足条件则给出“合格判定”：

1.子开口部分是否通过沿放大方向(增大图形)的缺陷与各主体图形702a至702d重叠；和

2.子开口部分的图形是否通过沿减小方向(缩小图形)的缺陷而消失。

在本实施例中，进行分成两部分的分级，即，主体开口部分的图形设置为图形级别PA而子开口部分的图形设置为图形级别PB，且此外，根据由两个特定检验条件确定的检验条件来判定子开口部分的结果。

因此，能够以更高的速度、高产量地形成光掩模。

(第十七实施例)

接着，下面将描述本发明的第十七实施例。

虽然在实施例中已给出具有由主开口部分和子开口部分构成的用于接点的开口部分的增强掩模的详细描述，下面将详细描述包括称之为用于线的增强掩模的移相器图形的掩模检验。参考该掩模，在包括组成线图形以形成细线的遮光部的主体图形801中布置180度的移相器，而除了主体图形外的部分构成0度的开口。

在本实施例中，如图23所示，形成由用半色调图形构成的遮光部组成的主体图形801且在主体图形801中形成180度的移相器图形802，且将移相器图形本身设计成具有不会在晶片上被分辨的宽度。使用该结构，可以降低用于移相器图形的检验精度。在该结构中，因此，将下述两个关系设置为条件，通过将移相器图形的检验精度设置为级别B而将其它检验精度设置为级别A来判定图形精度。

判定移相器图形仅关于是否满足下述条件。考虑到下述情况。仅是否满足下述条件设置为检验条件，如果满足条件则给出“合格”判定：

1.移相器图形802是否通过在放大方向上(增大图形)的缺陷与主体图形801重叠；和

2.移相器图形是否通过沿减小方向(缩小图形)的缺陷而消失。

在本实施例中，进行分成两个部分的分级，即，主体图形设置为图形级别PA而移相器设置为图形级别PB，且此外，根据由两个特定检验条件确定的检验条件来判定移相器的结果。

因此，能够以更高的速度、高产量地形成光掩模。

(第十八实施例)

接着，将详细描述本发明的第十八实施例。

将详细描述应用于在相移掩模中称之为CPL(Chromless PhaseLithography，无色相位光刻)的、利用无色相位移动掩模的超分辨率技术中的掩模检验。该技术用包括自身不能被分辨的细图形的四个移相器图形902a至902d取代能被分辨的主体图形901以便进行非常精细的工艺，从而形成具有高分辨率的图形。掩模的移相器图形由半色调掩模构成。

在本实施例中，如图24B所示，使用四个移相器图形902a至902d，它们被形成为整体宽度与主体图形901(图24A)的宽度相同。使用该结构，移相器图形的检验精度可以比主体图形的检验精度进一步降低。在该结构中，将下述三个关系设置为条件且判定用于移相器图形的图形精度。

考虑下述情况。仅是否满足下述条件设置为检验条件，如果满足条件则给出“合格”判定：

1.移相器是否通过沿放大方向(增大图形)的缺陷而彼此相重叠；

2.移相器是否通过沿减小方向(缩小图形)的缺陷而消失；和

3.不会减小相应于主体图形边缘的部分中的检验灵敏度。

在本实施例中，进行分成两部分的分级，即，将主体图形设置为图形级别PA而将移相器图形设置为图形级别PB，且此外，根据由三个特定检验条件确定的检验条件来判定移相器图形的结果。

在利用所谓的栅极收缩技术(gate shrink technique)的相移掩模(phaseshift mask)中，在栅极收缩技术中形成了在具有不同相位的移相器之间插入的细栅极，且，仅在彼此相对的移相器边缘处增加掩模灵敏度，而在其它部分中可以降低检验精度。

因此，能够以更高的速度、高产量地形成适合于特征基准值的光掩模。

如果进行两阶段的分级，即，首先根据图形是否具有同一节点划分出精度级别，然后根据图形是否是虚拟图形来分级，结果，可以以更高的速度进行处理且可以提高生产量。

如上所述，根据本发明的光掩模检验方法，用通常最严格的图形间隔的允许缺陷精度来检验所有的图形和面积。然而，能够对每一区域、每一图形或每一边缘使用必要精度来进行检验。结果，不需要修正由不必要的检验精度判定为不合格的图形。因此，能够减少要修正的部分。这样，能够削减制造光掩模所需的时间和制造成本。

虽然本发明已经通过其具有一定程度的特殊性的优选形式加以详细描述过，可以理解，在不脱离所附权利要求的本发明的精神和范围的条件下，本发明优选形式的公开可以在结构的细节方面和部件的组合和布置方面加以改变。

Claims

1.一种检验根据绘制图形数据形成的、用于半导体集成电路的光掩模的方法，包括步骤：

根据取决于绘制图形的特征的基准值，将该半导体集成电路中的绘制图形划分成多个级别并将其抽出；

对每一级别确定检验精度；和

根据对这样抽出的每一绘制图形是否满足所述确定的检验精度来判定该光掩模的质量。

2.根据权利要求1的检验光掩模的方法，其中所述基准值是该绘制图形的功能特征，且

所述抽出步骤用来根据由所述绘制图形形成的图形的电路功能特征将该绘制图形划分成多个级别并将其抽出。

3.根据权利要求2的检验光掩模的方法，其中所述抽出步骤包括根据所述绘制图形是否为虚拟图形将所述半导体集成电路的绘制图形划分成多个级别的步骤和将其抽出的步骤。

4.根据权利要求3的检验光掩模的方法，其中所述抽出步骤还包括根据相邻于所述绘制图形的图形是否为虚拟图形来将该绘制图形划分为多个级别的步骤。

5.根据权利要求1的检验光掩模的方法，其中所述抽出步骤包括根据所述绘制图形是否具有同一节点将所述半导体集成电路的该绘制图形划分成多个级别并将其抽出的步骤。

6.根据权利要求1的检验光掩模的方法，其中所述基准值为所述绘制图形的形状特征，和

所述抽出步骤包括根据该绘制图形的形状特征将该绘制图形划分成多个级别并将其抽出的步骤。

7.根据权利要求6的检验光掩模的方法，其中所述抽出步骤用来根据距最接近图形的距离将该绘制图形划分成多个级别并将其抽出。

8.根据权利要求6的检验光掩模的方法，其中所述抽出步骤用来根据距所述绘制图形的拐角的距离将该绘制图形划分成多个级别并将其抽出。

9.根据权利要求1的检验光掩模的方法，其中所述抽出步骤用来根据每一图形的基准值将该绘制图形分成级别并将其抽出。

10.根据权利要求1的检验光掩模的方法，其中所述抽出步骤用来根据每一图形边缘的基准值将该绘制图形划分成级别并将其抽出。

11.根据权利要求1的检验光掩模的方法，其中所述抽出步骤用来根据每一区域的所述基准值将所述绘制图形划分成级别并将其抽出。

12.根据权利要求1的检验光掩模的方法，其中所述判定步骤用来根据图形宽度的增大或减小来改变精度条件。

13.根据权利要求1的检验光掩模的方法，其中所述判定步骤用来探测所述绘制图形是否为虚拟图形且当该绘制图形为虚拟图形时放宽该精度条件。

14.根据权利要求13的检验光掩模的方法，其中所述判定步骤用来当邻近该绘制图形的图形为虚拟图形时进一步放宽该精度条件。

15.根据权利要求1的检验光掩模的方法，其中所述判定步骤用来探测是否至少两个图形具有同一节点并当所述至少两个图形具有同一节点时放宽该精度条件。

16.根据权利要求1的检验光掩模的方法，其中所述判定步骤用来探测基于相同层中的图形是否至少两个图形具有同一节点且当它们具有同一节点时放宽精度条件。

17.根据权利要求1的检验光掩模的方法，其中所述判定步骤用来通过穿过位于该层上方或下方的层中的图形的接点来探测是否至少两个图形具有同一节点，且当它们具有同一节点时放宽精度条件。

18.根据权利要求1的检验光掩模的方法，其中当所述绘制图形是包括接点阵列的布线图形时，

所述判定步骤用来探测是否采用了一个或多个接点阵列且根据是否采用了一个或多个接点阵列来改变精度条件。

19.根据权利要求1的检验光掩模图形的方法，其中当所述绘制图形是用于形成接触孔的图形时，

所述判定步骤用来探测是否采用一个或多个接点阵列并根据是否采用一个或多个接点阵列来改变精度条件。

20.根据权利要求1的检验光掩模的方法，其中所述特征是制造缺陷密度和制造缺陷尺寸的关系表达式，和

所述抽出步骤包括根据由光掩模中的所述制造缺陷密度和所述制造缺陷尺寸的关系表达式与经由图形上的制造缺陷产生几率加权的图形面积和制造缺陷尺寸的关系表达式的交点确定的临界点是否基于该临界点而超出来将该绘制图形划分成两个级别的步骤和将其抽出的步骤。

21.一种用于检验基于绘制图形数据形成的、用于半导体集成电路的光掩模的装置，包括：

用于根据预定的特征基准值将该半导体集成电路的绘制图形划分成多个级别并抽出多组图形数据的装置；

用于确定每一级别需要的检验精度并产生精度数据的装置；和

对于每一分级的图形数据用于判定该图形数据是否满足该精度数据的装置。

22.基于绘制图形数据形成的、用于半导体集成电路的光掩模的检验用数据，包括：

通过根据预定的特征基准值将该半导体集成电路的绘制图形划分成多个级别而抽出的多组图形数据；和

表示每一级别所需的检验精度的精度数据。

23.一种产生基于绘制图形数据形成的半导体集成电路用光掩模的检验用数据的方法，包括步骤：

根据预定的特征基准值将该半导体集成电路的绘制图形划分成多个级别并抽出多组图形数据；和

确定每一级别所需的检验精度并产生精度数据。