CN1501441A - 半导体基材及其制作方法 - Google Patents
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Abstract
公开了一种半导体基材，它包括杂质浓度低的低掺杂基材(5，11，16，30)、形成于该低掺杂基材(5，11，16，30)顶面上的高掺杂扩散层(9；141，142；191，192；331，332)，其杂质浓度高于低掺杂基材(5，11，16，30)，以及在高掺杂扩散层(9；141，142；191，192；331，332)顶面上形成的外延层(10，15，20，36)，其杂质浓度要低于高掺杂扩散层(9；141，142；191，192；331，332)。
Description
发明背景
本发明是关于半导体基材及其制作方法。具体地说，本发明是关于半导体元件中使用的半导体基材及其制作方法。
通常，半导体元件上最普通常称之为二极管或金属氧化物半导体场效应功率管的半导体基材，它是高量掺有诸如砷、锑、磷或硼(通常掺砷)的杂质元素，在其顶面形成了低掺杂硅外延层，并且表面经镜面抛光处理的基材，
为了制作这类高掺杂基材，在采用Czochralski方法拉制单晶时，要求对基片掺入大量杂质。然而，在制作高掺杂基材过程中，在固体溶解度范围内引入尽可能多的杂质浓度会使得拉制单晶很困难，造成产率低。此外，偏析现象也难以使杂质在整个晶体长度区段内均匀分布，也即难以生长电阻率均匀的晶体。因此，在拉制单晶时，掺入大量杂质到基材中来制作高掺杂基材会增加制作成本。
由此制得的高掺杂基材，在该基材背面仍未覆盖有高掺杂扩散层。因此，在高掺杂基材顶面形成外延层时，基材内部杂质会从背面向外扩散，然后直达基材顶面的外延层表面。为了阻止杂质在形成外延层时从基材内部向外扩散，就要求在基材背面形成一层钝化膜(氧化膜或多晶硅膜，这进一步又增加了制作成本。
通常制作可控硅用的半导体基材时，要在半导体基材表面上形成一层杂质扩散层，然后对该杂质扩散层表面进行机械和化学的镜面抛光，在其表面除去一定厚度，然后在该经镜面抛光的杂质扩散层上形成高渗杂外延层。(参见日本特许公开59-35421)。
采用此常规技术，为了在基材表面形成杂质扩散层，在该基材两面形成氧化膜，将磷在140KeV电场作用下穿过氧化膜注入晶片，注入剂量为7×1014cm-2，所得晶片在温度1260℃氮气与氧气混合气中加热50小时，使磷扩散到晶片内。此后，采用二氧化硅粉末对晶片表面进行机械和化学镜面抛光，将磷扩散层除去5μm厚度，然后通过外延生长技术在此经镜面抛光的晶片表面上形成N型单晶外延层，其比电阻为0.1Ωcm。
此常规方法在制作可控硅半导体基材时，要形成无缺陷外延层。具体地说，此技术涉及的是在基材上形成扩散层，然后对此扩散层表面进行机械和化学抛光，再在抛光后的扩散层上形成无缺陷外延层。
而且，为了在基材上形成高掺杂扩散层，常规技术涉及到将掺杂剂离子注入到基材内，剂量为7×1014cm-2，然后通过高温处理进行注入的掺杂剂扩散。此后，在基材上形成，比电阻为0.1Ωcm的外延层。采用此法，可以期望基材(里层)的杂质浓度和外延层(外层)的杂质浓度基本上相等。为了提高扩散层杂质浓度，仅需离子注入时间更长些，剂量更高些即可。然而，这会降低产率，因而提高制造成本。
发明概述
根据本发明的一个实施方式，提供一种半导体基材，它包括：
低掺杂基材，基材内杂质浓度较低；
形成在低掺杂基材顶面的高掺杂扩散层，其中杂质浓度高于低掺杂基材；
形成在高掺杂扩散层顶面上的外延层，其中杂质浓度低于高掺杂扩散层。
根据本发明另一个实施方式，提供半导体基材的一种制作方法，它包括：
在低掺杂基材表面上形成高掺杂扩散层，该高掺杂扩散层中的杂质浓度高于低掺杂基材；
对高掺杂扩散层表面进行镜面抛光；
在高掺杂扩散层经镜面抛出的表面上形成外延层，该外延层杂质浓度低于高掺杂扩散层。
根据本发明的又一个实施方式，提供半导体基材的一种制作方法，它包括：
对杂质浓度较低的低掺杂基材进行镜面抛光；
在镜面抛光的低掺杂基材表面上形成高掺杂扩散层，该高掺杂扩散层中杂质浓度高于低掺杂基材；
在高掺杂扩散层表面上形成外延层，该外延层中杂质浓度低于高掺杂扩散层。
根据本发明又一个实施方式，提供半导体基材的一种制作方法，它包括：
在杂质浓度较低的低掺杂基材的顶面与背面上形成高掺杂扩散层，该高掺杂扩散层中的杂质浓度高于低掺杂基材；
将低掺杂基材顶面与背面中的一个面上形成的高掺杂扩散层除去；
对低掺杂基材顶面与背面中的另一个面上形成的高掺杂扩散层进行镜面抛光；
在高掺杂扩散层经镜面抛光的表面上形成外延层，此外延层的杂质浓度低于高掺杂扩散层。
根据本发明又一个实施方式，提供半导体基材的一种制作方法，它包括：
在杂质浓度较低的低掺杂基材顶面与背面上形成高掺杂扩散层，该高掺杂扩散层中的杂质浓度高于低掺杂基材；
沿通过位于厚度方向的中点的面将基材切割成分割基材；
对分割的基材的切割面进行平整处理；
对分割的基材上形成的高掺杂扩散层表面进行镜面抛光；
在分割的基材上的高掺杂扩散层经镜面抛光的表面上形成外延层，该处延层中的杂质浓度低于高掺杂扩散层。
根据本发明又一个实施方式，提供一种半导体基材，它包括：
半导体元件；
在低掺杂基材顶面形成的高掺杂扩散层，该高掺杂扩散层中的杂质浓度高于低掺杂基材，该低掺杂基材在半导体元件形成过程的最后阶段被除去；以及
在高掺杂扩散层顶面形成外延层，该处延层中的杂质浓度低于高掺杂扩散层，该半导体元件形成于外延层中。
附图简要说明
图1是半导体基材的截面图；
图2是根据本发明一个实施方式的半导体基材的截面图，是在图1的半导体基材上形成了高掺杂扩散层和外延层；
图3是半导体基材的截面图；
图4是根据本发明另一个实施方式的半导体基材的截面图，是在图3的半导体基材上形成了高掺杂扩散层和外延层；
图5是半导体基材的截面图，用来说明本发明一个实施方式中制作方法的一个步骤；
图6是半导体基材的截面图，用来说明本发明这一实施方式中制作方法的图5步骤的下一个步骤；
图7是半导体基材的截面图，用来说明本发明这一实施方式中制作方法的图6步骤的下一个步骤；
图8是半导体基材的截面图，用来说明本发明这一实施方式中制作方法的图7步骤的下一个步骤；
图9是半导体基材的截面图，用来说明本发明这一实施方式中制作方法的图8步骤的下一个步骤；
图10是半导体基材的截面图，用来说明本发明这一实施方式中制作方法的图9步骤的下一个步骤；
图11是半导体基材的截面图，用来说明本发明另一个实施方式中制作方法的一个步骤；
图12是半导体基材的截面图，用来说明本发明这一实施方式中制作方法的图11步骤的下一个步骤；
图13是半导体基材的截面图，用来说明本发明这一实施方式中制作方法的图12步骤的下一个步骤；
图14是半导体基材的截面图，用来说明本发明这一实施方式中制作方法的图13步骤的下一个步骤；
图15是半导体基材的截面图，用来说明本发明这一实施方式中制作方法的图14步骤的下一个步骤；
图16是半导体基材的截面图，用来说明本发明这一实施方式中制作方法的图15步骤的下一个步骤；
图17是半导体基材的截面图，用来说明本发明又一个实施方式中制作方法的一个操作步骤；
图18是半导体基材的截面图，用来说明本发明这一实施方式中制作方法的图17步骤的下一个步骤；
图19是半导体基材的截面图，用来说明本发明这一实施方式中制作方法的图18步骤的下一个步骤；
图20是半导体基材的截面图，用来说明本发明这一实施方式中制作方法的图19步骤的下一个步骤；
图21是半导体基材的截面图，用来说明本发明这一实施方式中制作方法的图20步骤的下一个步骤；
图22是半导体基材的截面图，用来说明本发明这一实施方式中制作方法的图21步骤的下一个步骤；
图23是半导体基材的截面图，用来说明本发明还有一个实施方式中制作方法的一个操作步骤；
图24是半导体基材的截面图，用来说明本发明这一实施方式中制作方法的图23步骤的下一个步骤；
图25是半导体基材的截面图，用来说明本发明这一实施方式中制作方法的图24步骤的下一个步骤；
图26是半导体基材的截面图，用来说明本发明这一实施方式中制作方法的图25步骤的下一个步骤；
图27是半导体基材的截面图，用来说明本发明这一实施方式中制作方法的图26步骤的下一个步骤；
图28是半导体基材的截面图，用来说明本发明这一实施方式中制作方法的图27步骤的下一个步骤；
图29是半导体基材的截面图，用来说明本发明这一实施方式中制作方法的图28步骤的下一个步骤；
图30是半导体元件的截面图，用来说明采用图10所示基材制作该半导体元件方法的一个步骤；
图31是半导体元件的截截面图，用来说明制作方法的图30步骤的下一个步骤。
图32是半导体元件的截面图，用来说明采用图16所示基材制作该半导体元件方法的一个步骤；
图33是半导体元件的截面图，用来说明制作方法的图32步骤的下一个步骤；
图34是半导体基材的截面图，用来说明采用图22所示基材制作该半导体元件方法的一个步骤；
图35是半导体元件的截面图，用来说明制作方法的图34步骤下一个步骤。
图36是半导体元件的截面图，用来说明采用图29所示基材制作半导体元件方法的一个步骤；
图37是半导体元件的截面图，用来说明制作方法的图36步骤下一步骤。
发明详述
图1和图3是一个半导体基材的截面图。该半导体基材为低掺杂半导体基材(半导体晶片)，其杂质浓度较低，是从单晶圆锭上切片而成。此切片随后再在其上面形成杂质扩散层和外延层等。
低掺杂基材100通常在采用Czochralski法拉制单晶时掺以N型或P型杂质。图1和图3中N或P表示半导体的导电类型。其它附图情况也一样。符号“+”表示杂质浓度高。N型导电体杂质包括磷、锑和砷；而P型导电体杂质包括硼。
与那些低掺杂基材100相同导电类型的杂质通过扩散技术以高浓度扩散进入基材，形成高掺杂扩散层1，其中高掺杂扩散层2形成在分别与图1和图3相对应的图2和图4中所示的基材100上面。图2和图4中符号“+”表示杂质浓度高。其它附图情况也一样。要求高掺杂扩散层2的厚度小于低掺杂基材100。还要求在进行扩散操作时，基材上留有非扩散层1，其上有高掺杂扩散层2。
其次，在基材1的高掺杂扩散层2上形成外延层3，该外延层中杂质浓度低于高掺杂扩散层2。
如图2所示，外延层3可以是与低掺杂基材和高掺杂扩散层相同的导电类型，或如图4所示，也可以是与低掺杂基材和高掺杂扩散层不同的导电类型。也就是说，如图1和图2所示，如果低掺杂基材和高掺杂扩散层为N型导电的，外延层也可以是N型导电的；并且，当低掺杂基材和高掺杂扩散层为P型导电，外延层也可以是N型导电。也可以如图3和图4所示，当低掺杂基材和高掺杂扩散层为N型导电，外延层允许为P型导体杂质；并且，当低掺杂基材和高掺杂扩散层为P型导体杂质，外延层允许为N型导体杂质。功率元件，例如绝缘门二极管(IGBT)具有如图4所示的相反导电类型的结构。
低掺杂基材100的杂质浓度可以定得很低，基材内会影响外延层3电阻率的杂质向外扩散就不会发生。因此，与常规高掺杂基材相比，本基材制作成本很低。低掺杂基材100的杂质浓度小于外延层3杂质浓度的十倍也是可行的。
由于高掺杂扩散层2是采用扩散技术形成的，整个电阻率都能保持均匀一致，不受常规高掺杂基材制作中拉单晶时出现偏析的影响。此外，由于形成的高掺杂扩散层2决不会到达基材1的背面4，因此，杂质不会在外延生长时或在制备半导体元件工艺过程中从背面4迁移到基材1的顶面(外延层表面)。因此在基材背面形成钝化膜的这一多余步骤可以简化。
如果制备半导体元件后，基材1的非掺杂层1’留了下来，则该元件特性变劣。一般说来，在元件制作工艺中的最后阶段是将该层1’磨去；因此这不会有问题。层1’磨去后的基材，如果厚度太薄，在随后工艺步骤过程中容易出现碎裂，因此要求它的厚度≥50μm，要求外延层3与高掺杂扩散层2的总厚度≥50μm。
根据本发明另一个实施方式的半导体基材制作方法中，杂质浓度较低的低掺杂基材的顶面或其底面有扩散层(本实施例在顶面)，其杂质浓度高于基材。
例如，采用常规技术形成高掺杂扩散层，例如涉及到将半导体基材置于电炉内，在氧、氮和三氯氧磷(POCl3)混合气体中进行热处理，然后在更高温度下再进行热处理。接下来对形成高掺杂扩散层的基材顶面进行镜面抛光。这里所述的镜面抛光工艺至少包括：化学机械抛光工艺，使基材的抛光面成为镜面。如果通过化学机械抛光工艺是必需的话，则必须包括这个工艺。该化学机械抛光工艺包括：采用金刚石砂轮进行研磨，并用酸等化学物质(例如，硝酸、醋酸和盐酸)进行侵蚀。近几年，还广泛使用等离子体侵蚀技术。如果此技术作为最后一道工序采用，则也应包括在内。接下来，在镜面抛光的表面上形成杂质浓度小于高掺杂扩散层的外延层。外延层的形成用常规技术完成，例如使用SiHCl3作硅源，氢气作载气，PH3作掺杂气体。在此制作方法中，在形成高掺杂扩散层之前先进行镜面抛光。而且，要求基材不形成高掺杂扩散层的另一面(本例中是基材的背面)，在形成高掺杂扩散层之前先用一层氧化膜等进行保护。此钝化膜(假设为氧化膜)的形成，可以是在形成高掺杂扩散层之前，在基材顶面和底面上形成氧化膜，然后再采用旋转式侵蚀法将基材顶面(准备在其上形成外延层的那个面)的氧化膜侵蚀掉。
在根据本发明另一个实施例的半导体基材制作方法中，形成一个杂质浓度较低的低掺杂基材100，其顶面和底面上具有杂质浓度比该基材高的扩散层。此高掺杂扩散层可以采用前述常规技术形成。接下来，将该基材一个面上的高掺杂扩散层(本例中为底层)除去，露裸出非扩散层。本例中，要求高掺杂扩散层的去除采用的是金刚石砂轮单面磨削法，等离子体或旋转式单面侵蚀法或单面抛光法等。在除去高掺杂扩散层的构型小，可以采用双面磨削，双面侵蚀，镜面抛光以及它们的组合。接下来，对基材保留了高掺杂扩散层的顶面进行镜面抛光处理。工序进入此步时，取决于高掺杂扩散层表面(在基材顶面上)的情况，可采用金刚石砂轮、等离子体或旋转式侵蚀、抛光以及它们的组合技术进行研磨。在除去构成基材背面的非扩散层时，可采用双面磨削、双面侵蚀、双面抛光以及它们的组合技术。镜面抛光处理后，采用前述常规技术在经镜面抛光的高掺杂扩散层上形成掺杂浓度低的外延层。
在根据本发明又一个实施例的半导体基材制作方法中，形成一个杂质浓度较低的低掺杂基材，其顶面和底面上具有杂质浓度比该基片高的扩散层。这两层高掺杂扩散层的形成可以用前述的常规技术。此后，采用内径锯或线锯沿着通过其厚度方向的中点的面将基材切成两块。每一切割面上就露出非扩散层。接下来，对每一块切割基材的切割面(暴露在外的非扩散层)进行平整处理。平整处理最好采用金刚石砂轮单面磨削、等离子体或旋转式单面侵蚀或单面抛光。工序进入这一步时，在保留其中的一层高掺杂扩散层时，可采用双面磨削、双面侵蚀、双面抛光以及它们的组合技术。接下来，对高掺杂扩散层的表面(高掺杂扩散层侧的基材表面)进行镜面抛光处理。工序进入此步时，取决于高掺杂扩散层表面的情况，采用金刚石砂轮、等离子体或旋转式侵蚀、抛光以及它们的组合技术进行研磨。在除去非扩散层的构型时，可采用双面磨削、双面侵蚀、双面抛光以及它们的组合技术。镜面抛光处理后，采用前述常规技术在经镜面抛光的高掺杂扩散层上形成掺杂浓度低的外延层。
在前述制作方法中，要扩散的杂质最好具有高扩散速率，建议用的N型杂质为磷，P型杂质为硼。作为P型杂质，铝的扩散系数比硼大。然而，对于硅半导体，铝的固体溶解度极限至少比硼小一个数量级。因此，硼是合适的硅半导体P型扩散杂质元素。基材材料不限于硅，也可以是诸如锗等元素的其它半导体材料。
实施例1
如图5所示，制备了一块N型半导体基材，其直径为150mm，比电阻为10Ωcm，厚度为625μm，顶面经镜面抛光处理，半导体基材5经过热处理，在顶面与背面上分别形成了氧化膜61和62。
将此N型半导体基材5的顶面(即抛光面)上的氧化膜61除去，然后将基材5置入电炉内，在1200℃保温。向电炉内导入氧、氮和POCl3气体。热处理时间为180分钟，由此在半导体基材5的顶面上形成沉积扩散层7，在该扩散层中以高浓度进行了扩散(见图6)。
此后，附着在热处理基材顶面与背面的掺磷玻璃层8用酸侵蚀除去(见图7)。这个时候的沉积扩散层7的表面电阻为0.3Ω/。然后，将此半导体基材于1290℃在含痕量氧气的氩气气氛中热处理300小时，使沉积扩散层7内的杂质扩散到基材更深的部位。结果，形成高掺杂扩散层9(见图8)。经测量，此高掺杂扩散层9的厚度为220μm。
此后，除去半导体基材5背面上的氧化膜62(见图9)。再后，在顶面(即半导体基材5的高掺杂扩散层9)上形成厚度为10μm，比电阻为10Ωcm的N型硅外延层10，。这一步生长外延层用的是SiHCl3作为硅源，氢气作为载气，PH3作为掺杂气体，温度为1150℃，外延生长平均速率为1.5μm/分钟。在高掺杂扩散层9中，比电阻小于2mΩcm区域的厚度为70μm左右。
实施例2
如图11所示，制备了一块N型半导体基材11，其直径为150mm，比电阻为10Ωcm，厚度为900μm，它的顶面与背面都经过化学侵蚀处理。
将此N型半导体基材11置入电炉内，在1200℃下保温。向电炉内导入氧、氮和POCl3气体。热处理时间为180分钟，由此，在半导体基材11的顶面和背面形成沉积扩散层121和122(见图12)。
此后，附着在热处理基材顶面与背面的掺磷玻璃层13用酸侵蚀除去(见图13)。这个时候沉积扩散层121和122的表面电阻为0.3Ω/□。然后，将此半导体基材于1290℃在氩气气氛中热处理300小时，使沉积扩散层121和122内的杂质扩散到基材更深的部位。结果，形成高掺杂扩散层141和142(见图14)。经测量，高掺杂扩散层141和142的厚度为223μm。
此后，对半导体基材表面上形成元件的背面(高掺杂扩散层142)和顶面(高掺杂扩散层141)，用电沉积金刚石砂轮分别除去厚度300μm和10μm。为了清除此研磨造成的顶面和背面上的破损层，采用化学侵蚀法将基材两面都去除5μm厚。然后，对高掺杂扩散层141的表面进行镜面抛光处理(见图15)。
此后，在经镜面抛光的表面上形成厚度为10μm，比电阻为10Ωcm的N型硅外延层15(见图16)。这一步外延生长用的是SiHCl3作硅源，氢气作载气，PH3作掺杂气体，温度为1150℃，外延生长平均速率为1.5μm/分钟。在高掺杂扩散层141中，比电阻小于2mΩcm区域的厚度为50μm左右。
实施例3
如图17所示，制备了一块P型半导体基材，其直径为150mm，比电阻为15Ωcm，厚度为900 μm，它的顶面与背面都经过化学侵蚀处理。
在此P型半导体基材16的顶面和背面上施加B2O3粉末。然后将基材置入电炉内，在1280℃下保温。向电炉内导入氧气。热处理时间为240分钟，在半导体基材16的顶面和背面形成沉积扩散层171和172(见图18)。
此后，将附着在热处理基材顶面与背面的掺硼玻璃层18用氢氟酸侵蚀除去(见图19)。
将此半导体基材于1290℃在氩气气氛中热处理180小时，使沉积扩散层171和172内的杂质扩散到基材更深的部位。结果，形成高掺杂扩散层191和192(见图20)。经测量，高掺杂扩散层191的厚度为230μm。
此后，对半导体基材表面上形成元件的背面(高掺杂扩散层192)和顶面(高掺杂扩散层191)，用电沉积金刚石砂轮分别除去厚度300μm和10μm，为了清除此研磨造成的顶面和背面上的破损层，采用化学侵蚀法将基材两面都去除5μm厚。然后，对高掺杂扩散层191的表面进行镜面抛光处理(见图21)。
此后，在经镜面抛光的表面上形成厚度为10μm，比电阻为10Ωcm的P型硅外延层20(见图22)。这一步外延形成用的是SiHCl3作硅源，氢气作载气，PH3作掺杂气体，温度为1150℃，外延生长平均速率为1.5μm/分钟。在高掺杂扩散层191中，比电阻小于2mΩcm区域的厚度为50μm左右。
实施例4
如图23所示，制备了一块N型半导体基材30，其直径为150mm，比电阻为10Ωcm，厚度为1200μm，它的顶面与背面都经过抛光处理。
然后将此半导体基材30置入温度为650℃电炉内保温。将温度上升到1200℃，向电炉内导入氧、氮和POCl3气体。热处理时间为180分钟，在半导体基材30的顶面和背面形成沉积扩散层321和322(见图24)。此后，将附着在热处理基材顶面与背面的掺磷玻璃层31用酸侵蚀除去。这个时候沉积扩散层321和322的表面电阻为0.3Ω/□。
将此半导体基材于1290℃在含痕量氧气的氩气气氛中热处理300小时，使沉积扩散层321和322内杂质扩散到基材更深的部位。结果，形成高掺杂扩散层331和332(见图25)。经测量，高掺杂扩散层331和332的厚度为220μm。
此后，采用内径锯(并未显示)沿通过其厚度方向的中点的平面将基材切成两块(见图26)。
接下来，对每一块切割基材34的不规则面35(切割面)进行平整处理，平整处理最好采用电沉积金刚石砂轮研磨(见图27)。此后，为了除去由于研磨造成的破损层，采用化学侵蚀法将基材两面均去除5μm厚。然后，对高掺杂扩散层331的表面进行镜面抛光处理(见图28)。
此后，在高掺杂扩散层331经镜面抛光的表面上形成厚度为10μm，比电阻为10Ωcm N型硅外延层36(见图29)。这一步形成外延层用的是SiHCl3作硅源，氢气作载气，PH3作掺杂气体，温度为1150℃，外延生长平均速率为1.5μm/分钟。在高掺杂扩散层36中，比电阻小于2mΩcm区域的厚度为50μm左右。
已对切割成二块中的一块的后续处理进行了图示与叙述，然而相同叙述也适用于另一块。
虽然，上述实施例1和实施例2中，采用POCl3气体作为扩散源，但也可以代替采用P2O5施加到基材上。在上述实施例2和实施例3中，虽然高掺杂扩散层形成在经化学侵蚀的半导体基材的顶面与背面上，但它也可以形成在机械抛光或用砂轮打光的半导体基材的顶面与背面上。
高掺杂扩散层的厚度就设定为保证其能与电极进行电阻连接和半导体基材本身足够的机械强度。如果高掺杂扩散层厚度增加，扩散步骤的热处理时间需延长，造成产率下降。要求高掺杂扩散层下面有一层5μm厚的非扩散层，以抑制来自扩散层的颗粒，或阻止杂质从基材背面向顶面迁移。
通常，作为用于低压功率元件的基材，采用Czochralski法拉制单晶时掺入诸如砷等杂质的高掺杂基材。根据本发明各实施方式，由于使用的基材都是掺磷或硼的低掺杂基材，因此与常规基材相比，制作成本大大下降。此外，这些各个实施方式的一大优点是可以获得用于低压功率元件的基材(即＜10Ωcm)。当然，这些实施方式也能用来于制作中压功率元件的基材(即＞10Ωcm)。
图10所示的基材，将结合图30和图31来描述半导体元件的制作方法。图30和图31是半导体元件的截面图。图10所示的基材用来说明半导体元件制作方法的操作步骤。
如图30所示，在基材，即其用普通方法形成的N型硅外延层上形成金属氧化物场效应晶体管(MOSFET)51。然后，在基材上形成钝化膜52，将场效应晶体管51覆盖。如图31所示，在制作元件工艺的最后阶段操作中，采用如研磨方法除去N型半导体基材层5。
类似地，图16所示的基材，将结合图33和图33来描述半导体元件的制作方法。图32和图33是半导体元件的截面图，图16所示的基材用来说明半导体元件制作方法的步骤。
如图32所示，在基材，即其用普通方法形成的N型硅外延层上形成金属氧化物场效应晶体管(MOSFET)61。然后，在基材上形成钝化膜62，将场效应晶体管61覆盖。如图33所示，在制作元件工艺的最后阶段操作中，采用如研磨方法除去N型半导体基材层11。
另外，图22所示的基材，将结合图34和图35来描述半导体元件的制作方法。图34和图35是半导体元件的截面图，图22所示的基材用来说明半导体元件制作方法的操作步骤。
如图34所示，金属氧化物半导体场效应晶体管71形成在基材，即其用普通方法形成的P型硅外延层20上。然后，在基材上形成钝化膜72，将场效应晶体管71覆盖。如图35所示，在制作元件工艺的最后阶段操作中，采用如研磨方法除去P型半导体基材层16。
而且，图29所示的基材，将结合图36和图37来描述半导体元件的制作方法。图36和图37是半导体元件的截面图，图29所示的基材用来说明半导体元件制作方法的操作步骤。
如图36所示，金属氧化物半导体场效应晶体管81形成在基材，即其用普通方法形成的N型硅外延层36上。然后，在基材上形成钝化膜82，将场效应晶体管81覆盖。如图37所示，在制作元件工艺的最后阶段操作中，采用如研磨方法除去N型半导体基材层30。
根据上述实施方式制作金属氧化物半导体场效应晶体管，高掺杂基材部分的系列有功部件，可以降至常规金属氧化物半导体场效应晶体管相应部件的70％左右，而且基材的特性大大改善。此外，指出了在外延法工艺或元件制作工艺过程中，没有必要在基材背面形成多余的钝化膜。从这一观点出发，也有可能进一步降低制作成本。
本领域的技术人员显然可以发现本发明的其它优点以及各种可能的改进。因此，应当认为本发明并不局限于上述详细说明和示例性的实施方式。因此在不偏离本发明所附专利要求和其等价内容的范围和精神的条件下，可以做出各种修改。
Claims (17)
1.一种半导体基材，所述基材包括：
低掺杂基材(5，11，16，30)，其杂质浓度低；
在低掺杂基材(5，11，16，30)顶面形成的高掺杂扩散层(9；141，142；191，192；331，332)，其杂质浓度高于低掺杂基材(5，11，16，30)；
外延层(10，15，20，36)，它形成在高掺杂扩散层(9；141，142；191，192；331，332)的顶面上，其杂质浓度低于高掺杂扩散层(9；141，142；191，192；331，332)。
2.如权利要求1所述的半导体基材，其特征在于，低掺杂基材(5，11，16，30)中的杂质为磷或硼。
3.如权利要求2所述的半导体基材，其特征在于，外延层(10，15，20，36)的电阻≤10Ωcm。
4.如权利要求2所述的半导体基材，其特征在于，所述低掺杂基材、高掺杂扩散层和外延层是为同一导电类型。
5.如权利要求2所述的半导体基材，其特征在于，所述低掺杂基材、高掺杂扩散层是第一导电类型，所述外延层是第二导电类型。
6.一种制作半导体基材的方法，所述方法包括：
在杂质浓度低的低掺杂基材(11，16)上形成高掺杂扩散层(141，142；191，192)，该扩散层的杂质浓度高于低掺杂基材(11，16)；
对高掺杂扩散层(141，142；191，192)的表面进行镜面抛光；
在高掺杂扩散层(141，142；191，192)经镜面抛光的表面上形成外延层(15，20)，此外延层的杂质浓度低于高掺杂扩散层(141，142；191，192)；
7.一种制作半导体基材的方法，所述方法包括：
对杂质浓度低的低掺杂基材(5)的表面进行镜面抛光；
在低掺杂基材(5)的经镜面抛光的表面上形成高掺杂扩散层(9)，此扩散层的杂质浓度高于低掺杂基材(5)；
在高掺杂扩散层(9)的表面上形成外延层(10)，此外延层(10)的杂质浓度低于高掺杂扩散层(9)。
8.一种制作半导体基材的方法，所述方法包括：
在杂质浓度低的低掺杂基材(11，16)的顶面和背面上都形成高掺杂扩散层(141，142；191，192)，这此扩散层的杂质浓度高于低掺杂基材(11，16)；
去除低掺杂基材(11，16)的顶面和背面中一个面上形成的高掺杂扩散层(141，142；191，192)；
对在低掺杂基材(11，16)的顶面和背面中另一面上形成的高掺杂扩散层(141，142；191，192)表面进行镜面抛光；
在高掺杂扩散层(141，142；191，192)的经镜面抛光的表面上形成外延层(15，20)，此外延层的杂质浓度低于高掺杂扩散层(141，142；191，192)。
9.一种制作半导体基材的方法，所述方法包括：
在杂质浓度低的低掺杂基材(30)的顶面和背面上形成高掺杂扩散层(331，332)，此扩散层的杂质浓度高于低掺杂基材(30)；
沿通过厚度方向的中心的一个面将基材(30)切割成分割的基材(34)；
对分割的各基材(34)的切割面进行平整处理；
对分割的各基材(34)上形成的高掺杂扩散层(331，332)表面进行镜面抛光；
在分割的基材(34)的高掺杂扩散层(331，332)经镜面抛光的表面上形成外延层(36)，此外延层的杂质浓度低于高掺杂扩散层(331，332)。
10.一种半导体基材，所述基材包括：
在低掺杂基材(5，11，16，30)的顶面上形成的高掺杂扩散层(9；141，142；191，192；331，332)，此扩散层的杂质浓度高于低掺杂基材(5，11，16，30)，低掺杂基材(5，11，16，30)在工艺的最后阶段除去；
在高掺杂扩散层(9；141，142；191，192；331，332)的顶面上形成的外延层(10，15，20，36)，此外延层的杂质浓度低于高掺杂扩散层(9；141，142；191，192；331，332)，其中在外延层(10，15，20，36)中形成用于形成半导体元件的杂质扩散层。
11.如权利要求10所述的半导体基材，其特征在于，所述外延层的比电阻≤10Ωcm。
12.如权利要求10所述的半导体基材，其特征在于，所述低掺杂基材、高掺杂扩散层和外延层是同一导电类型。
13.如权利要求10所述的半导体基材，其特征在于，所述低掺杂基材、高掺杂扩散层是第一导电类型，外延层是第二导电类型。
14.如权利要求6所述的半导体基材的制作方法，其特征在于，所述方法还包括：在外延层(15，20)中形成用于形成半导体元件的杂质扩散层，以及在形成半导体基材工艺的最后阶段除去低掺杂基材(11，16)。
15.如权利要求7所述的半导体基材的制作方法，其特征在于，所述方法还包括：在外延层(10)中形成用于形成半导体元件的杂质扩散层，以及在形成半导体基材工艺的最后阶段除去低掺杂基材(5)。
16.如权利要求8所述的半导体基材的制作方法，其特征在于，所述方法还包括：在外延层(15，20)中形成用于形成半导体元件的杂质扩散层，以及在形成半导体基材工艺的最后阶段除去低掺杂基材(11，16)。
17.如权利要求9所述的半导体基材的制作方法，其特征在于，所述方法还包括：在外延层(36)中形成用于形成半导体元件的杂质扩散层，以及在形成半导体基材工艺的最后阶段除去低掺杂基材(30)。
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