CN1485897A - 通过形成镶嵌互连制造半导体器件的方法 - Google Patents
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Abstract
提供一种制造半导体器件的方法，其中当形成互连和接触孔时得到了充足的误对准裕度。形成限定凹槽的介电层图形，在该凹槽中将形成镶嵌互连。然后，蚀刻介电层图形之间的第一接触孔，同时用导电材料填充第一接触孔和凹槽。可以通过进行深蚀刻工艺用导电材料填充该凹槽。然后蚀刻介电层图形，从而形成镶嵌互连，同时用介电层图形仅覆盖将形成第二接触孔的区域。用掩模层填充介电层图形之间的空间，然后从所得到的结构选择性地除去介电层图形，从而形成与镶嵌互连对准的第二接触孔。
Description
本申请要求2002年8月12日申请的韩国专利申请No.2002-47588的优先权，这里全文引入作为参考。
技术领域
本发明涉及制造半导体器件的方法，更具体地说，涉及制造具有镶嵌互连的半导体器件的方法。
背景技术
在半导体制造方法中通常使用常规的光刻工艺形成想要的图形。然而，随着设计规则的降低，也减小了光刻工艺中的对准裕度。这样，利用常规的光刻的工艺逐渐地难以形成想要的图形。
即使当形成半导体器件例如动态随机存取存储器(DRAM)的位线时，也会出现这种困难。例如，如果位线宽度是100nm，误对准裕度是40nm，那么需要存储节点接触孔的宽度是nm。该尺寸超出了常规的曝光设备的极限，因此不能形成宽40nm的存储节点接触孔。如果增加存储节点接触孔的宽度以避免该问题，遗憾的是，相应于存储节点接触孔尺寸的增加，使误对准裕度减小。因此，在存储节点接触栓塞和位线之间会出现短路。
据此，当形成位线和存储节点接触孔时，或者当形成某些互连和通过该互连旁边的接触孔时，重要的是应克服光刻工艺的限制以得到适当的误对准裕度。
发明内容
本发明提供了一种制造半导体器件的方法，其中当形成某些互连和接触孔时能够得到充足的误对准裕度。
本发明还提供了一种制造半导体器件的方法，其中当形成DRAM和存储节点接触孔的位线时能够得到充足的误对准裕度。
根据本发明的实施例，在半导体衬底上依次层叠下介电层和上介电层。通过蚀刻上介电层形成介电层图形，以便在下介电层上形成平行的镶嵌互连，每个介电层图形具有第一宽度。然后，通过部分蚀刻介电层图形之间的下介电层形成第一接触孔，蚀刻第一接触孔两侧上的介电层图形的侧壁上部，使得介电层图形具有具有第二宽度的部分，第二宽度比第一宽度窄。通过用第一导电材料填充第一接触孔形成第一接触栓塞，通过用第一导电材料填充介电层图形之间的空间的下部在第一接触栓塞上形成镶嵌互连，蚀刻镶嵌互连上的介电层图形，使得仅具有第一宽度的介电层图形部分突出在镶嵌互连以上。接着，用掩模层覆盖镶嵌互连，平面化掩模层直到露出在前面的步骤之后遗留的介电层图形的顶表面。根据掩模层通过选择性地除去剩余的介电层图形和剩余的介电层图形下面的下介电层形成与镶嵌互连对准的第二接触孔。通过用第二导电材料填充第二接触孔形成第二接触栓塞。
根据上面的方法，能够在不进行光刻工序的情况下形成第二接触孔，这样能够精确地对准第二接触孔，而不必考虑工艺裕度。
根据本发明另外的实施例，提供一种制造半导体器件的方法，在上面的方法中，当用镶嵌法形成位线时，作为用于得到将形成存储节点接触孔的位置的方法，在不进行光刻工序的情况下形成存储节点接触孔。在半导体衬底上形成包括栅介电层、栅导电层、覆盖层和栅间隔层的栅叠层以及源和漏区。第一氧化物层填充栅叠层之间的空间，覆盖第一氧化物层，平面化第一氧化物层。在第一氧化物层中形成与源区连接的第一单元焊盘和与漏区连接的第二单元焊盘。在第一氧化物层和第一及第二单元焊盘上形成第二氧化物层。在第二氧化物层上依次层叠蚀刻停止层和第三氧化物层。通过蚀刻第三氧化物层形成氧化物层图形，以便在第二氧化物层上形成彼此平行的镶嵌位线。这里，每个氧化物层图形具有第一宽度。然后，通过部分蚀刻在氧化物层图形之间的蚀刻停止层和第二氧化物层形成位线接触孔，通过该位线接触孔露出第二单元焊盘的顶表面，同时，蚀刻位线接触孔两侧氧化物层图形侧壁的上部，使得氧化物层图形具有具有第二宽度的部分，第二宽度比第一宽度窄。通过用第一导电材料填充位线接触孔形成位线接触栓塞，通过用第一导电材料填充氧化物层图形之间的空间的下部在位线接触栓塞上形成镶嵌位线，蚀刻位线上的氧化物层图形，使得仅具有第一宽度的氧化物层图形的部分突出在位线以上。用掩模层覆盖位线，平面化掩模层，直到露出在前面的步骤之后遗留的氧化物层图形的顶表面。根据掩模层，通过选择性地除去剩余的氧化物层图形、剩余的氧化物层图形下面的蚀刻停止层和第二氧化物层，在放置剩余氧化物层的位置形成了与位线对准的存储节点接触孔。通过用第二导电材料填充存储节点接触孔形成存储节点接触栓塞。
这里，优选地掩模层由具有与第三和第二氧化物层不同的蚀刻选择性的材料构成。优选地，例如掩模层由氮化物层或者氮氧化物层构成。
平面化掩模层是通过采用深蚀刻或者化学机械抛光(CMP)工艺来进行的。第三氧化物层的厚度大约是500到6000，并且蚀刻停止层的厚度是大约10到500。
根据上面的方法，利用镶嵌法形成位线，在没有误对准的情况下预先得到将形成存储节点接触孔的区域，然后在该区域形成与位线自对准的存储节点接触孔。与形成位线之后利用光刻工序形成存储节点接触孔的情况相比，能够在希望的位置精确地对准并且精确地形成存储节点接触孔。这样，能够在不考虑位线和存储节点接触栓塞之间出现短路的情况下制造半导体器件。
附图说明
通过参考附图详细描述本发明的优选实施例，本发明的上述和其它方面和优点将更加显而易见，其中：
图1示出了在本发明的实施例中要完成的DRAM单元的布局；
图2A、3A、4A、5A、6A、7A和8A是沿着图1的a-a’线截取的截面图，依次说明根据本发明的实施例制造半导体器件的方法实施例；
图2B、3B、4B、5B和6B是沿着图1的b-b’线截取的截面图，依次说明根据本发明的实施例制造半导体器件的方法；
图2C、3C、4C、5C和6C是沿着图1的c-c’线截取的截面图，依次说明根据本发明的实施例制造半导体器件的方法实施例；
图3D是与图3A至3C相对应的顶视图；
图4D是与图4A至4C相对应的顶视图；
图5D是与图5A至5C相对应的顶视图；
图6D是与图6A至6C相对应的顶视图；
图7B是与图7A相对应的顶视图；
图8B是与图8A相对应的顶视图；
具体实施方式
下面将参考附图更全面地描述本发明，附图中示出了本发明的优选实施例。然而，本发明可以以许多不同的形式实施，不应认为限于这里所给出的实施例。此外，提供这些实施例是为了使本公开更彻底和全面，并且向本领域技术人员全面传递本发明的范围。在图中，为了清楚放大了部件的形状。在所有的图中相同的参考标号指相同的部件。
本实施例说明了使用镶嵌法形成DRAM的位线以及形成存储节点接触孔。图1示出了DRAM单元的布局。
图1示出了DRAM单元的布局。具体地说，在半导体衬底105中形成由绝缘材料构成的隔离层110(图2A)。隔离层110限定了具有主轴和次轴并且沿着行和列重复设置的有源区115。沿着有源区115的次轴延伸的栅叠层120与有源区115相交，两个栅叠层120与每个有源区115相交。在有源区115中栅叠层120的任一侧上形成源和漏区125a和125b。在源和漏区125a和125b中提供由单元焊盘135a和135b形成的接触区。在单元焊盘135b上形成接触漏区125b的位线接触栓塞145，在位线接触栓塞145上与栅叠层120延伸的方向垂直设置位线170。在单元焊盘135a上设置接触源区125a的由存储节点接触栓塞195形成的另一个接触区。
参考图2A至2C，利用常规的隔离技术例如浅沟槽隔离(STI)，在衬底例如硅晶片105中形成图1所示的用于限定有源区115的隔离层110。在包括隔离层110的衬底105上形成栅叠层120和源及漏区125a和125b。
如图2C所示，形成和布图栅介质层112、栅导电层114和覆盖层116，然后在其侧壁上形成栅间隔层118以形成栅叠层120。栅导电层114可以是多晶硅难熔金属硅化物结构，在该结构中，硅化物形成在多晶硅上。覆盖层116和栅间隔层118可以由氮化物构成。然后，在栅叠层120的两侧将杂质离子注入到衬底105中，从而形成源和漏区125a和125b。可以形成具有轻掺杂漏(LDD)结构的源和漏区125a和125b。
接着，形成第一氧化物层130以填充栅叠层120之间的空间，并且利用化学机械抛光(CMP)工艺使氧化物层130平面化，其中覆盖层116用作停止层。然后，利用蚀刻气体例如C4F8或者C5F8蚀刻第一氧化物层130的预定部分，直到露出源和和漏区125a和125b。在这种情况下，第一氧化物层130相对于覆盖层116和栅间隔层118具有蚀刻选择性。栅导电层114被覆盖层116和栅间隔层118围绕，第一氧化物层130相对于覆盖层116和栅间隔层118具有蚀刻选择性。因此，与覆盖层116和栅间隔层118自对准形成了接触孔(未示于图2C)。然后通过用导电层例如掺杂的多晶硅填充该孔形成与源区125a连接的第一单元焊盘135a和与漏区125b连接的第二单元焊盘135b。
接着，在第一氧化物层130和第一及第二单元焊盘135a和135b上形成第二氧化物层140。然后在第二氧化物层140上依次层叠蚀刻停止层142和第三氧化物层150。形成的第三氧化物层150的厚度比将形成的位线厚度例如大约500至7000大，以便形成镶嵌位线。作为第三氧化物层150，可以淀积硼磷硅酸盐玻璃(BPSG)层、旋涂玻璃(SOG)层、未掺杂的硅酸盐玻璃(USG)层、利用高密度等离子化学汽相淀积(HDP CVD)形成的氧化硅层和利用等离子增强化学汽相淀积(PE CVD)形成的原硅酸四乙酯(TEOS)层。
参考图3A至3D，通过蚀刻第三氧化物层150，在第二氧化物层140上形成氧化物层图形150a，以便形成彼此平行的镶嵌位线。形成的每个氧化物层图形150a都具有第一宽度W1。在氧化物层图形150a之间限定镶嵌位线凹槽152。
参考图4A至4D，蚀刻氧化物层图形150a之间的蚀刻停止层142和第二氧化物层140的预定部分，以便露出第二单元焊盘135b的顶表面，从而形成位线接触孔144。同时，部分蚀刻位线接触孔144两侧的氧化物层图形150a侧壁的上部，使得每个氧化物层图形150a的上部都具有比第一宽度W1窄的第二宽度W2。布图位线接触孔144，以便与位线170充分叠加(图5A)，该位线170将通过填充镶嵌位线凹槽152形成。参考标号“150b”表示被修改为具有第一宽度W1和第二宽度W2的氧化物层图形。
如图4D所示，在不具有蚀刻选择性的情况下，使用作为掩模并且具有开口A的光致抗蚀剂图形143蚀刻氧化物层图形150a(通过开口A露出)、蚀刻停止层142和第二氧化物层140，该开口比位线接触孔144宽。
然后，参考图5A至5D，通过用导电材料填充位线接触孔144形成位线接触栓塞145。而且，通过用导电材料填充氧化物层图形150b之间的空间即镶嵌位线凹槽152的下部形成与位线接触栓塞145的上部连接的镶嵌位线170。蚀刻位线170上部上的氧化物层图形150b，使得仅仅氧化物层图形150b的与第一宽度W1对应的部分突出在位线170之上。参考标号“150c”表示在上述蚀刻步骤之后留下的氧化物层图形。
参考图5A至5D以及图1，仅在将形成存储节点接触孔的部分中形成了遗留的比位线170高的氧化物层150c部分。即，氧化物层150c部分仅在将形成存储节点接触孔的区域中突出在位线170以上。
详细地说，通过用导电材料填充位线接触孔144形成位线接触栓塞145，同时，通过淀积导电材料填充修改后的氧化物层图形150b之间的空间。例如，该导电材料可以是掺杂的多晶硅或者金属如钨。当导电材料是金属时，在形成金属之前还形成了阻挡层例如Ti/TiN层(未示出)，从而防止金属扩散到位线接触栓塞145附近。
然后，在所得到的其上淀积了导电材料的结构上进行深蚀刻工艺，从而由修改后的氧化物层图形150b的顶表面平面化导电材料。即，通过在位线镶嵌凹槽152中填充导电材料和回蚀所得到的结构形成位线170。利用该深蚀刻工艺，也蚀刻了氧化物层图形150b。结果，减小了氧化物层图形150b的高度，除去了与氧化物层图形150b的第二宽度W2对应的相当薄的部分，以便形成氧化物层图形150c。仅与氧化物层150b的第一宽度W1相对应的相当厚的部分突出在位线170以上。
在另一个实施例中，淀积导电材料以便填充位线接触孔144和修改后的氧化物层图形150b之间的空间。然后，在得到的结构上进行深蚀刻工艺以便使导电材料从氧化物层图形150b凹进去，从而形成位线170。深蚀刻工艺减小了突出在位线170以上的氧化物层图形150b的整个宽度。然后，利用干蚀、湿蚀或者等离子蚀刻刻蚀具有减小的宽度的氧化物层图形。结果，蚀刻和除去了与修改后的氧化物层图形150b的第二宽度W2对应的相当薄的部分，仅具有第一宽度W1的部分突出在位线170以上。
此外，可以在氧化物层图形150b的侧壁上形成位线间隔层。
参考图6A至6D，用掩模层176覆盖位线170，并且平面化掩模层176，直到露出遗留的氧化物层图形150c的顶表面。掩模层176的厚度可以是大约100至5000，可以利用深蚀或者CMP工艺平面化掩模层176。优选地，掩模层176由相对于遗留的氧化物层图形150c具有蚀刻选择性的材料形成，例如氮化物或者氧氮化物。
转到图7A和7B，根据掩模层176选择性地除去遗留的氧化物层图形150c、遗留的氧化物层150c下面的蚀刻停止层142和第二氧化物层140，从而露出第一单元焊盘135a的顶表面。结果，在遗留的氧化物层图形150c所处的位置形成了配置有位线170的存储节点接触孔192。
首先，根据掩模层176，使用HF或者缓冲氧化物蚀刻剂(BOE)选择性地除去剩余的氧化物层图形150c。这里，用H2O稀释HF。稀释后的HF溶液通常在室温放置，HF与H2O的比例大约为1∶10至1∶1000。可以用浸入法或者喷涂法施加HF。通过混合HF和NH4F形成BOE。如果选择性地除去剩余的氧化物层图形150c，那么形成开口，在该开口中露出蚀刻停止层142。如果在对蚀刻停止层142和第二氧化物层140不具有蚀刻选择性的情况下进行干蚀，那么在开口的形状内蚀刻第二氧化物层140，露出第一单元焊盘135a的顶表面，从而形成相对于位线170精确对准的存储节点接触孔192。这样，可以在不需要进行艰难的光刻工序的情况下精确地形成存储节点接触孔192。
然后，在其上淀积导电材料以便填充存储节点接触孔192，然后根据掩模层176作为终点平面化导电材料，从而形成存储节点接触栓塞195，如图8A和8B所示。可以淀积掺杂的多晶硅层作为填充存储节点接触孔192的导电材料。在用导电材料填充存储节点接触孔192之前，可以通过利用介质层另外在存储节点接触孔192的内壁上形成间隔层从而使存储节点栓塞195绝缘。
总之，根据本发明的一个实施例，形成氧化物层图形，该氧化物层图形限定其中将填充镶嵌位线的凹槽。然后，在氧化物层图形之间蚀刻位线接触孔，同时用导电材料填充位线接触孔和凹槽。可以利用深蚀刻工艺用导电材料填充该凹槽。然后蚀刻氧化物层图形以便留下将形成存储节点接触孔的部分(“接触孔形成区”)，从而用氧化物层图形覆盖接触孔形成区。该区域的其它部分用掩模层覆盖，然后根据掩模层选择性地除去该氧化物层图形，从而在不需要进行光刻工序的情况下形成与位线对准的存储节点接触孔。与其中形成位线、然后利用光刻工艺形成存储节点接触孔的现有技术相比，本发明实现了更大的误对准裕度。据此，能够在存储节点接触栓塞和位线之间不出现短路的情况下进行半导体制造工艺。而且，存储节点接触孔的开口尺寸比现有技术的大，从而改进了接触电阻。
尽管参考DRAM的位线存储节点接触孔描述了本发明，但本发明并不限于该具体的实施例。相反，可以将本发明应用到包括某些互连和通过这些互连旁边的接触孔的结构。例如，在衬底上依次层叠下介质层和上介质层。然后蚀刻上介质层以便形成用于模制(molding)的介质层图形，从而形成平行的镶嵌互连。在这种情况下，形成的每个介质层图形具有第一宽度。然后，部分蚀刻该介质层图形之间的下介质层，由此形成第一接触孔。而且，蚀刻第一接触孔两个侧面上的介质层图形侧壁的上部。然后淀积导电材料以便填充第一接触孔和介质层图形之间的空间，接着使导电材料从介质层图形凹陷，以便形成互连。在所得到的其中淀积了导电材料的结构上进行深蚀刻工艺，使得仅具有第一宽度的介质层图形部分突出在互连以上。同样，该介质层图形还具有与第二宽度对应的部分，第二宽度比第一宽度窄。通过用导电材料填充第一接触孔形成第一接触栓塞，并且用导电材料填充介质层图形之间的空间的下部，从而形成镶嵌互连。蚀刻突出在互连以上的介质层图形，使得仅具有第一宽度的介质层图形突出在互连以上。接着，用掩模性覆盖互连，该掩模层由相对于上介质层和下介质层具有蚀刻选择性的材料构成。利用深蚀或者CMP工艺平面化掩模层，直到露出剩余的介质层图形的顶表面。根据掩模层选择性地除去剩余的介质层图形和在剩余的介质层图形下面的下介质层，从而在放置剩余介质层图形的位置形成了与互连对准的第二接触孔。通过用导电材料填充第二接触孔形成第二接触栓塞
根据上述方法，可以不进行光刻工序形成第二接触孔，这样能够在适当的位置精确地对准第二接触孔，并且在不必考虑工艺裕度的情况下形成第二接触孔。
根据本发明，能够在不进行分离的光刻工序的情况下形成接触孔。如果由于本发明的方法导致不需要的接触孔不小心形成在中心或者周边区域，那么仅需要单独形成单元区。然而，在DRAM制造工艺中，通常单元区和中心及周边区同时形成。据此，如果同时在单元区和中心及周边区中应用本发明，那么在中心和周边区中会形成不想要的接触。在这种情况下，可以使用添加蚀刻停止层的方法，以保护中心和周边区域。
根据本发明的实施例，利用该工艺形成接触孔或者存储节点接触孔以便形成镶嵌互连或者镶嵌位线，不需要分离的光刻工序以形成接触，能够得到较大的误对准裕度。这样，能够增加接触的尺寸，因此改进接触电阻。
如果不进行光刻工序蚀刻下层图形，那么能够在不必考虑接触孔和互连之间或者存储节点接触孔和位线之间的误对准裕度的情况下形成接触孔或者存储节点接触孔。据此，能够在接触栓塞和互连之间不出现短路和在存储节点接触栓塞和位线之间不出现短路的情况下进行半导体制造工艺。
由于简化了半导体制造工艺并且不必考虑误对准裕度，因此能够极大地降低设计规则，从而提高半导体器件的高度集成。能够得到充足的接触裕度，从而避免光刻工序的复杂性，并且提高半导体器件的生产率。
虽然参考本发明的优选实施例已经具体示出和描述了本发明，但本领域技术人员应理解，在不离开如附加权利要求所限定的本发明的精神和范围的情况下可以在形式和细节上作出各种改变。
Claims (17)
1.一种制造半导体器件的方法，该方法包括：
(a)在半导体衬底上依次层叠下介电层和上介电层；
(b)蚀刻上介电层，从而形成介电层图形，以便在下介电层上形成平行的镶嵌互连，每个介电层图形具有第一宽度；
(c)部分蚀刻介电层图形之间的下介电层，以便形成第一接触孔，蚀刻第一接触孔两侧上的介电层图形的侧壁上部，使得介电层图形具有与第二宽度对应的部分，第二宽度比第一宽度窄；
(d)用第一导电材料填充第一接触孔，以便形成第一接触栓塞，用第一导电材料填充介电层图形之间的空间的下部，以便在第一接触栓塞上形成镶嵌互连，蚀刻镶嵌互连上的介电层图形，使得仅具有第一宽度的介电层图形部分突出在镶嵌互连以上；
(e)用掩模层覆盖镶嵌互连，平面化掩模层直到露出在(d)之后遗留的介电层图形的顶表面；
(f)选择性地除去未被掩模层覆盖的剩余介电层图形和剩余介电层图形下面的下介电层，以便形成第二接触孔；和
(g)用第二导电材料填充第二接触孔，以便形成其中的第二接触栓塞。
2.权利要求1的方法，其中(d)包括：
淀积第一导电材料，以便填充第一接触孔和介电层图形之间的空间；和
通过使第一导电材料从介电层图形凹陷形成镶嵌互连，同时在所得到的其上淀积了第一导电材料的结构上进行深蚀刻工艺，使得仅具有第一宽度的介电层图形部分突出在镶嵌互连以上。
3.权利要求1的方法，其中(d)包括：
淀积第一导电材料，以便填充第一接触孔和介电层图形之间的空间；
通过使第一导电材料从介电层图形凹陷形成镶嵌互连，同时在所得到的其上淀积了第一导电材料的结构上进行深蚀刻工艺，以便减小突出在镶嵌互连以上的介电层图形的整个宽度，和
蚀刻具有减小的宽度的介电层图形，以便只有具有第一宽度的介电层图形突出于镶嵌互连以上。
4.权利要求3的方法，其中，利用干蚀、湿蚀或者等离子蚀刻来蚀刻具有减小的宽度的介电层图形。
5.权利要求1的方法，其中，掩模层由相对于上介电层和下介电层具有蚀刻选择性的材料构成。
6.权利要求1的方法，其中，掩模层由氮化物层或者氮氧化物层构成，并且上介电层和下介电层由氧化物层构成。
7.权利要求1的方法，其中，在下介电层和上介电层之间进一步形成蚀刻停止层。
8.权利要求1的方法，其中，利用深蚀或者化学机械抛光(CMP)工艺平面化掩模层。
9.一种制造半导体器件的方法，该方法包括：
(a)在半导体衬底上形成包括栅介电层、栅导电层、覆盖层和栅间隔层的栅叠层，以及源和漏区；
(b)覆盖填充栅叠层之间的空间的第一氧化物层，并且平面化第一氧化物层；
(c)在第一氧化物层中形成与源区连接的第一单元焊盘和与漏区连接的第二单元焊盘；
(d)在第一氧化物层和第一及第二单元焊盘上形成第二氧化物层；
(e)在第二氧化物层上依次层叠蚀刻停止层和第三氧化物层；
(f)通过蚀刻第三氧化物层形成氧化物层图形，以便在第二氧化物层上形成彼此平行的镶嵌位线，从而每个氧化物层图形具有第一宽度；
(g)通过部分蚀刻在氧化物层图形之间的蚀刻停止层和第二氧化物层形成位线接触孔，通过该位线接触孔露出第二单元焊盘的顶表面，同时，蚀刻位线接触孔两侧氧化物层图形侧壁的上部，使得氧化物层图形具有有着第二宽度的部分，第二宽度比第一宽度窄；
(h)通过用第一导电材料填充位线接触孔形成位线接触栓塞，通过用第一导电材料填充氧化物层图形之间的空间的下部，在位线接触栓塞上形成镶嵌位线，并且蚀刻位线上的氧化物层图形，使得仅具有第一宽度的氧化物层图形的部分突出在位线以上；
(i)用掩模层覆盖位线，平面化掩模层，直到露出在(h)之后遗留的氧化物层图形的顶表面；
(j)相对于掩模层，选择性地除去剩余的氧化物层图形、剩余的氧化物层图形下面的蚀刻停止层和第二氧化物层，形成存储节点接触孔；和
(k)通过用第二导电材料填充存储节点接触孔，形成存储节点接触栓塞。
10.权利要求9的方法，其中(h)包括：
淀积第一导电材料，以填充位线接触孔和氧化物层图形之间的空间；
通过使第一导电材料从氧化物层图形凹陷形成位线，同时在所得到的其上淀积了第一导电材料的结构上进行深蚀刻工艺，以便仅具有第一宽度的氧化物层图形部分突出在位线以上。
11.权利要求9的方法，其中(h)包括：
淀积第一导电材料，以便填充位线接触孔和氧化物层图形之间的空间；
通过使第一导电材料从氧化物层图形凹陷形成位线，同时在所得到的其上淀积了第一导电材料的结构上进行深蚀刻工艺，以便减小突出在位线以上的氧化物层图形的整个宽度；和
蚀刻具有减小的宽度的氧化物层图形，使得仅具有第一宽度的氧化物层图形部分突出在位线以上。
12.权利要求11的方法，其中，利用干蚀、湿蚀或者等离子蚀刻来蚀刻具有减小的宽度的氧化物层图形。
13.权利要求9的方法，其中，掩模层由相对于上第三氧化物层和第二氧化物层具有蚀刻选择性的材料构成。
14.权利要求13的方法，其中，掩模层由氮化物层或者氮氧化物层构成。
15.权利要求9的方法，其中，利用深蚀或者化学机械抛光(CMP)工艺平面化掩模层。
16.权利要求9的方法，其中，第三氧化物层的厚度大约为500至6000。
17.权利要求9的方法，其中，蚀刻停止层的厚度大约为10至500。
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