CN1424759A - 电子器件 - Google Patents

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Abstract

一种具有电流开关型驱动器的电子器件。该电流开关型驱动器包括根据信号向传输通道提供电流的微分电路。在该端子器件中，向微分电路传输信号的信号线具有传输通道结构。

Description

电子器件
技术领域
本发明涉及具有通过驱动器向传输通道传输数字信号输出的传输电路的电子器件，并更具体涉及在GHz或更高频带中进行高速传输的技术。
背景技术
近来，操作按LSI技术制成的IC芯片的时钟频率达到2GHz。另一方面，用于往返于IC芯片发送/接收信号的传输通道(总线)的频率最大不超过大约500MHz。这样，发送/接收信号的带宽与IC芯片的工作频率相比就非常之低。于是，当前的状态是，用于往返于IC芯片发送/接收的I/O带宽不足。因此，对诸如逻辑芯片或存储器芯片的IC芯片提供超高速缓冲存储器，以保证IC内部的高速信号处理，并同时补偿传输通道带宽的不足。
然而，IC芯片安装超高速缓冲存储器不仅需要宽的芯片区域，而且需要超高速缓冲存储器附加的地址计算。这样，其体系结构变得复杂。如果能够保证匹配IC芯片工作时钟的I/O带宽，由于不需要超高速缓冲存储器，则能够实现具有简单体系结构的系统。数字系统基本的构成在于，IC芯片的I/O数应当基本上与芯片内部处理位数目相同。这样，为了使带宽与工作时钟频率匹配，IC芯片的工作时钟与连接到I/O的传输通道的时钟(总线时钟)必须有相同的频率。面对进入GHz频带时代的时日，急需改进芯片之间连接的信号传输。不仅通过提供能够工作于GHz频带的传输通道，而且通过提供一种结构，其中包含诸如与传输通道连接的驱动器和接收器的整个系统能够传输高速信号，也能实现GHz频带的信号传输。
发明内容
于是，本发明总的目的，是要提供一种其中消除了上述问题的改进的有用的电子器件。
本发明另一个更具体的目的，是要提供一种能够以GHz和更高频带进行高速传输的电子器件。
为了实现上述目的，根据本发明的一种方式，提供了一种具有电流开关型驱动器的电子器件，该驱动器包含根据信号向传输通道提供电流的微分电路，其中向微分电路发送信号的信号线具有传输通道结构。
根据本发明上述方式，信号线具有传输通道结构。这样，能够降低寄生电感和寄生电容到可忽略的水平。因而，能够提供可以GHz及更高频带进行高速传输的电子器件。
此外，应当注意到，电子器件例如包含一个单个的IC芯片，封装的IC芯片，以及其中IC芯片与封装的电子器件安装在线路板上并由传输通道连接的电子器件。
附图说明
从下面参照以下附图阅读详细的说明，本发明其它的目的，特性和优点将更为明显。
图1A是表示根据本发明一个实施例的电子器件的侧视图；
图1B是图1A中所示电子器件的局部剖视图；
图2是图1中所示电子器件的电路图；
图3是一电路图，表示具有其中从图2的驱动器16去除了变抗器21和22的一电路结构的模拟模型电路；
图4是表示图3的模拟模型电路模拟结果的示意图；
图5是图2驱动器16的剖视图；
图6是表示图2驱动器16的模拟模型电路的电路图；
图7是表示图6模拟模型电路的模拟结果的示意图；
图8是一曲线图，表示线路厚度对线路之间距离的比值与边缘因子K之间的关系；
图9是一电路图，表示图2的电子器件由八个支路组成时的模拟模型电路；
图10是表示图9的模拟模型电路模拟结果的示意图；
图11是一电路图，表示图2中所示IC芯片12接收器17及周围的电路；
图12是本发明的电子器件的模型平面图；
图13是沿图12的线A-A所取的电子器件的剖视图；
图14是封装的IC芯片及外围的透视图；
图15是表示具有模型中间导线的电子器件的示意图；
图16是图15的中间导线的放大的平面图；
图17是表示用于把中间导线的弯曲形状设计为弧线的模型的示意图；
图18是表示本发明一个实施例的示意图，其中中间导线由微带状线组成；
图19是一电路图，表示其中驱动器16装设在传输通道中间的电路结构；以及
图20是一电路图，表示包含具有驱动器和接收器两者的IC芯片的系统。
具体实施方式
图1A和1B是表示根据本发明一实施例的电子器件的示意图。图1A是表示该电子器件布局的模型平面图，图1B是图1A布局的剖视图。此外，图2是图1A和1B中所示电子器件10的电路图。为了解释的方便，首先给出对图2电路图的说明。
根据本发明该实施例的电子器件包括线路板10。IC芯片11，12和13装设在线路板10上。IC芯片11到13例如是具有裸芯片或用于外部连接的终端的封装的电子组件。这些电子组件构成电子器件，且根据本发明的电子器件不仅包括图1A和1B所示的系统结构，而且还包括诸如IC芯片11到13的每一电子组件。IC芯片11连接到传输通道14的一端，并在内部包含驱动器16。IC芯片12通过分支传输通道15连接到传输通道14，并包括由内部的微分放大器形成的接收器17。类似地，IC芯片13通过分支传输通道16连接到传输通道14，并包括由内部的微分放大器形成的接收器18。由终端电阻RT形成的终端电路连接到传输通道14的另一端。终端电阻RT连接传输通道14的两端，即构成形成传输通道14的导线对的两导线的端头。
IC芯片11的驱动器16通过驱动传输通道14传输信号。IC芯片12与13的接收器17和18分别接收传输通道14上的信号。
驱动器16连接到传输通道14的两导线对的端头。驱动器16，传输通道14及终端电阻RT形成一回路。驱动器16是电流开关型，并包含总向电压调节电阻RE1施加恒定电流的功能。驱动器16包括两个n-通道MOS(nMOS)晶体管19和20，变抗器21和22，及两个电阻RE1和RE2。晶体管18和20构成微分放大器。变抗器21和22是分别响应输入信号Vin及/Vin改变其容量的电容性元件。变抗器21和22向/从上述微分放大器给出/接收电荷(电荷)，从而使微分放大器开关操作快速进行。
如上所述，驱动器16，传输通道14及终端电阻RT形成回路。在包含分支传输通道15和16的该回路中，传输通道14不在任何地方连接到公共接地，且其功能是作为独立的接地线。因而，该接地电平对其它信号电平互补地摆动。于是，能够对微分放大器的接收器17和18给出有效的峰值电压。
晶体管19和20的栅极分别接收从IC芯片11内部电路(未示出)提供的输入信号/Vin和Vin。输入信号/Vin和Vin是互补信号。晶体管19和20的漏极通过电阻RE1连接到高电位侧电源电压Vdd。电阻RE1是用于当从电源Vdd看时确定恒定电流值的电流控制的电阻。晶体管20的源极连接到形成传输通道14的两个导线之一。晶体管19的源极通过电阻RE2连接到传输通道14的另一导线。电阻RE2的功能是作为终端电阻。变抗器21和22由晶体管形成。变抗器21的漏极和源极连接到电阻RE1的一端，且栅极接收输入信号Vin。变抗器22的漏极和源极连接到电阻RE1相同的一端，且栅极接收输入信号/Vin。电阻RE2的一端连接到低电位侧电源电压Vss(例如接地)。
以下将给出这一实施例特性的说明。
第一，使用了由晶体管19和20形成的电流开关型驱动器16。第二，使用了变抗器21和22。第三，传输从IC芯片11内部电路提供的驱动器16的输入信号Vin与/Vin的信号线具有传输通道的结构。与第三特性相关，诸如与驱动器16相关的电源线(电源成对接地线)的信号线具有传输通道结构。
上述第一特性主要是要降低当输入信号Vin和/Vin变化时在传输通道14上出现的压降。第二特性主要是要降低或基本上消除晶体管19与20的pn结电容的影响。第三个特性主要是要降低或消除晶体管19和20的寄生电容。本发明包括省略了第一和第二特性的电子电路，就是说只具有第三特性的电子电路。即使在这种结构中，也能够以很小的波形失真传输GHz频带的数字信号。电子电路最好包含第一到第三特性。当第三特性结合第一与第二特性时，能够以较低的波形失真传输GHz频带的数字信号。
以下按顺序将给出第一到第三特性的说明。
开始，如上所述，第一特性在于，采用由图2中所示的晶体管19和20形成的电流开关型驱动器16。使用该驱动器的原因如下。
驱动器16向传输通道14传输作为脉冲输出信号的数字信号。为了进行这种信号输出，需要开关和电源。当在没有电流流过的状态高电流开始瞬时流动时，电流跃迁梯度di/dt变得很陡，并产生压降v＝Ls(di/dt)。应当注意，Ls表示电路中的寄生电感。当产生压降时，电源Vdd瞬时降低量为从v到(Vdd-v)。为了避免这种情形，电路中的寄生电感Ls必需为零。然而实际上，几乎不可能使寄生电感Ls为零。在GHz频带信号传输中信号的上升时间tr等于或小于75ps，因而寄生电感Ls是个问题。
为了解决这一问题，形成了电流开关型驱动器16，该电路包含根据信号向传输通道提供电流的微分电路。驱动器16最好由最小可能数目的晶体管形成(图2中是两个晶体管)。
图3示出一模拟模型电路，具有从图2的驱动器16去除了变抗器21和22的电路结构。图3中，L1是寄生电感并设置为2nH。DC电源Vdd设置为2V。晶体管19由一开关及主要归因于pn结电容的寄生电容C3表示。输入信号Vin和/Vin的上升时间(状态过渡时间)ttran设置为75ps，且寄生电容C3设置为10fF。晶体管20由一开关及主要归因于pn结电容的寄生电容C1表示。晶体管20寄生电容C1设置为10fF。晶体管19和20的ON/OFF时间设置为1ns。
传输通道14长度为150mm。对应于该长度的延迟时间TD设置为1ns。此外，传输通道14的特性阻抗设置为28Ω。进而，传输通道14的电压只是为0.6V。图3中，没有单位的数值表示电阻值。用于电流控制的电阻RE1表示为65Ω，这是当电阻RE1原来的值50Ω，及晶体管19与20的ON-电阻为15Ω时的总值。电阻RE2和终端电阻RT数值为28Ω。
图4示出图3所示的模拟模型电路模拟的结果。图4中，水平轴线表示时间，垂直轴线表示电压。电流I从电源Vdd流出的电流。电压V1，V2和V3分别是图3中所示的各结点电压。如图4所示，响应几个GHz的输入信号的上升，电流I和电源电压V1轻微变化。然而，传输通道14的输入端的电压V2增加很快(快速率)。此外，传输通道14输出端电压V3在电压V2上升之后1.0ns增加很快(快速率)。
图2所示的变抗器21和22有控制图4所示的电流I和电源电压V1变化的功能。在晶体管19和20的输入信号变化的瞬时，电流I和电源电压V1在pn结影响下变化。以下将给出使用第二变抗器21和22的第二特性的说明。
如图2所示，每一变抗器21和22由n-通道MOS晶体管形成。反相的信号Vin与/Vin分别提供给变抗器21和22。使晶体管18和20的pn结电容充电所必须的电荷从变抗器21和22与输入信号Vin与/Vin同步释放。因而，电源Vdd的负荷基本上被消除。换言之，变抗器21和22有对应于晶体管19和20的pn结电容的pn结点电容。就是说，当电荷从晶体管19和20释放时，变抗器21和22需要充电。释放的电荷累积在变抗器21和22的pn结电容中。
图5是图2中所示驱动器16的剖视图，并表示变抗器21和22的功能。包含驱动器16的IC芯片11的电路在P-通道半导体基片24上形成。在半导体基片24上形成沟槽隔离25，在图5的左侧形成晶体管19和变抗器21，在图5的右侧形成晶体管20和变抗器22。晶体管19包括装设在一绝缘层上的栅极28，该绝缘层是在n-通道扩散区26和27及半导体基片24上形成的。变抗器21包括装设在一绝缘层上的栅极31，该绝缘层是在n-通道扩散区29和30及半导体基片24上形成的。晶体管19和变抗器21由p+扩散区32电绝缘。晶体管20包括装设在一绝缘层上的栅极35，该绝缘层是在n-通道扩散区33和34及半导体基片24上形成的。变抗器22包括装设在一绝缘层上的栅极38，该绝缘层是在n-通道扩散区36和37及半导体基片24上形成的。晶体管20和变抗器22由p+扩散区39电绝缘。
扩散区26，29，30和32连接到电源Vdd。类似地，扩散区34，36，37和39连接到电源Vdd。扩散区27连接到图2所示的电阻RE2，扩散区33连接到图2所示的传输通道14。
图5示出输入信号Vin从正到负变化，以及作为反相(互补)信号的输入信号/Vin从负到正变化的状态。当发生输入信号Vin与/Vin的过渡时，在每一晶体管的栅极(通道)下或在附近变为无用的空穴与电子结合。例如，晶体管19的通道空穴与变抗器21的通道的电子结合。当输入信号Vin与/Vin反向变化时，电子与空穴对于图5中所示关系相反相关。由于变抗器21和22能够改变它们的电容，这样可主动进行空穴与电子的泵激上升/泵激下降的操作。于是，电源Vdd与接地Vss不受输入信号Vin与/Vin变化的影响。
从上述操作可以说，晶体管19和20的pn结电容基本上被消除。
图6示出图2中所示驱动器16的模拟模型电路。图6中所示模拟模型电路与图3所示模拟模型电路之间的差别在于，晶体管19和20的寄生电容C3和C1分别在变抗器21和22的作用下被消除。
图7示出图6所示模拟模型电路的模拟结果。与图4比较，图7中所示的电流I与电源电压V1波形失真很小并且非常稳定。于是，电压V3的有几乎理想的波形。这样认识到，具有图2中所示电路结构的驱动器16具有诸如作为高速驱动器那样的性能。
如上所述，根据第一和第二特性，电流I保持恒定，且由寄生电感和pn结电容引起的问题几乎被消除。然而，没有考虑寄生在连接到驱动器的导线的寄生电容的存在。即使只是10fp这样很小的寄生电容，对GHz频带中信号的传输也有很大的影响。上述第三特性就是针对这一问题的。根据第三特性，传输输入信号Vin与/Vin的信号线具有传输通道的结构。与驱动器16相关的信号线，诸如电源线(成对的电源接地线)，最好具有传输通道结构。
传输线具有线路电感L0和电容C0。然而，在电磁场没有向外泄漏的情形下，L0和C0同时在导线上存在。这样，阻抗不是由Z＝jωL0+(jωC0)-1获得，而是通过均方根获得： jω L 0 / jω C 0 = L 0 / C 0 = Z . [ Ω ]
由于jω被消除，导线的阻抗是实际数的电阻。就是说，电容与电感基本上不存在。对此一个清晰的例子是同轴电缆。对于导线，有带状线(包括微带状线)，共面线，叠层线对等。这种传输通道结构能够处理数十GHz，并可使得寄生电感与寄生电容小到可忽略不计。
以下将参照已经简要说明过的图1给出驱动器16第三特性的说明。
图1示出晶体管19和20的布局及变抗器21与22的布局。晶体管19和变抗器22在图1的横向相邻。在图1的纵向，变抗器21和晶体管19相邻，晶体管20和变抗器22相邻。
在横向，装设了具有传输通道结构的信号线70与71。信号线70与71是具有共面线路结构的导线，并分别传输输入信号Vin与/Vin(“/”表示反相信号)。信号线70与71在同一层次相邻并分开预定的距离。信号线70延伸到接近晶体管20和变抗器21的栅极。信号线70延伸到接近晶体管20的栅极45，并连接到栅极45。此外，信号线70在变抗器21的栅极57附近通过，并连接到栅极57。类似地，信号线71延伸到接近晶体管19和变抗器22的栅极。信号线71在变抗器19的栅极54附近通过，并连接到栅极54。此外，信号线71延伸到接近变抗器22的栅极62，并连接到栅极62。
共面线路结构也用于涉及晶体管19和20及变抗器21与22的其它导线。例如，Vdd的电源线(电源成对接地线)55及Vss的电源线(电源成对接地线)56具有共面线路结构，并越过晶体管19与变抗器21。电源导线(电源成对接地线)43，44，55和56位于高于装设信号线70与71的布线层的层次。此外，虽然没有示出，但传输时钟的时钟线路最好具有传输通道结构。
图1B是表示晶体管20附近层结构的剖视图。为了简单表示层结构，图1B示出图1A的一剖视图，该剖视图不是沿简单的平面而是沿一曲面所取的。
在上述半导体基片24中形成扩散区40和41。绝缘层65在半导体基片24上形成。在绝缘层65中，形成栅极45和插塞67与68。为了方便的缘故，绝缘层65被整体表示。然而，实际上绝缘层65包括几个绝缘层：例如栅极氧化物，设在栅极氧化物上的绝缘层。在绝缘层65上形成绝缘层66。为了方便分缘故，绝缘层66也是整体表示的。然而实际上，绝缘层66包含多个绝缘层。插塞67和电阻层42通过设在绝缘层66中的通路47电连接。电阻层42构成图2的电阻RE1。电阻层42最好不是会引起pn结电容的扩散电阻器，而是诸如钼或钨等金属膜电阻器。
电阻层42通过通路48连接到Vdd电源线43。电源线43和44都是共面线路结构。此外，具有共面线路结构的电源线(电源成对接地线路)73和74(图1A中未示出)装设在电源线43和44旁边。具有共面线路结构的电源线(电源成对接地线路)75(另一电源线隐藏在电源线75背后)装设在绝缘层66上。
扩散区41通过插塞68连接到接触导线69。接触导线69连接到如图1B中所示的传输通道14的一导线。传输通道14与电阻层42装设在同一层次中。
栅极45连接到信号线70，然而该状态在图1B中未示出。信号线路70与71在高于栅极45的层次中，就是说在传输通道14，电阻层42等形成的层次中。栅极45和信号线70通过在绝缘层65中提供的一通路(图1A和1B中未示出)电连接。
如上所述，由于IC芯片11内部导线具有传输通道结构，因而能够寄生电感和寄生电容最小，以至小到可以忽略。因而最终能够以几十GHz传输信号。
以下，将对图1A所示的部件中没有解释的部件给出说明。传输通道14的其它线路通过触点46连接到Vss电源线44。同时，传输通道14的其它线路通过传输通道49及触点(通路)53连接到电源线路56。晶体管19的两个扩散区分别通过电阻层50和52连接到电源线55(Vdd)和56(Vss)。电阻层50构成上述用于电流控制的电阻RE1。电阻层52构成对应于上述终端电阻的电阻RE2。电阻层50通过通路51连接到Vdd电源线55，且电阻层52通过通路53连接到Vss电源线56。
变抗器21包含接触两个扩散区的连线58。连线58接触Vdd电源线(电源成对接地线路)59。变抗器22包含接触两个扩散区的连线63。连线63接触Vdd电源线43。
进而，在上述结构中，导线58和63，电阻层42，50和52，及传输同通道49没有共面传输线路结构。然而，由于其长度非常短，寄生电容和寄生电感的量可忽略。
参见图1B，以下将给出布线层之间距离关系的说明。
首先对电源线43和44的高度t与它们相反表面之间的距离d之间的关系给出说明。传输通道的阻抗Z0可按以下公式(1)计算。 Z 0 = L 0 / C 0 = μ r μ 0 ( d / t ) / ϵ r ϵ 0 ( t / d ) = ( d / t ) μ r ω ‾ 0 / ϵ r ϵ . = 376.7 ( d / t ) μ r / ϵ r [ Ω ]
                                                方程式(1)
应当注意，μr是相对磁导率，μ0是真空中的导磁率，εr是相对介电常数，ε0真空中介电常数。
通过把以下表1中所示的数值代入方程式(1)，计算出边缘因子K(KC：由于电容引起的边缘因子，KL：由于电感引起的边缘因子)如下。
表1
边缘因子(KC，KL)
  K     K
    t/d   相对介电常数，相对导磁率＝1     εr＝4.5
    0.100   14.33     9.30
    0.125   12.08     7.90
    0.2   8.51     5.68
    0.25   7.25     4.86
    0.5   4.25     3.14
    1.0   2.98     2.17
    2.5   1.92     1.50
    5.0   1.52     1.27
    10   1.29     1.14
当在叠对线路中使用边缘因子K时，K可以代入方程式(1)如下。
C0＝Kcε0εrw/d[F/m]，Lo＝(l/KL)μ0μrd/w[H/m] Z 0 = L 0 / C 0 = ( 1 / K C K L ) ( μ r / ϵ r ) ( μ 0 / ϵ 0 ) ( d / w ) = 377 ( 1 / K C K L ) ( μ r / ϵ r ) ( d / w )
                                           方程式(2)
在图1B剖视图中所示的结构中，由于电源线43和44有相同的尺寸，因而满足KC＝KL。
根据方程式(1)，当相邻的相对面远大于厚度时，电磁场的边缘状扩展不可忽略。这样，边缘效果随厚度比值增加而变大。增加的程度成为相对面之间的距离d的函数。当导线对之间的连接较强时，边缘效果小。当t/d＝10，K＝1.14时，其中εr＝4.5，这几乎接近方程式(1)。
现考虑Z0＝50Ω其中εr＝4.5的情形。在方程式(1)中，t/d＝3.56，而边缘效果不可忽略。
当通过方程式(2)计算时，获得K＝1.4且t/d＝2.5。当Z0＝75Ω时，从方程式(1)获得t/d＝2.37，并从方程式(2)获得K＝2及t/d＝1.2。K＝2是用于获得与边缘电磁场能量相同的相对面电磁场能量的条件，并指示着与串扰相关的电磁场广泛扩展。为了避免串扰，一般耦合的强度，即特性阻抗被设置等于或小于50Ω。T/d是芯片上导线之间的深度比导线之间的距离，即纵横比。于是，纵横比(aspect ratio)最好等于或大于1.5(t/d≥1.5)，其中特性阻抗稍大于50Ω。
图8示出t/d值与边缘因子K之间的关系。当满足t/d≥1.5时，边缘因子K的值降到2以下。
如上所述，通过设置电源线43和44各自的纵横比增加相对面积，能够增强Vdd与Vss之间的耦合并降低电磁场向外部的泄漏。而且，应当注意，上述电源线43与44之间的规则不仅可适用于其它对电源线，而且可适用于信号线70与71之间的关系。
第二，最好满足条件d＜h，其中h表示电阻层42与电源线43之间的距离。该条件是用于尽可能防止相对面电磁场的边缘穿越各层，即避免串扰。
第三，s/d最好等于或大于1.5(s/d≥1.5)，其中s表示相邻导线集合之间的距离。这一条件(关系)也是为了尽可能防止边缘影响。
在所有其它导线中最好满足以上每一条件。最好不仅是驱动器，而且接收器(这将在稍后说明)，按几十GHz时钟频率操作的LSI逻辑，存储器晶体管的连接线等都具有传输通道的结构。此外，最好在系统的每一IC芯片所有导线中都满足上述每一条件。
通过如上述的构成，能够实现电流波动很小并几乎理想的电流开关型驱动器电路16。
这里，要考虑电功率消耗。如图4和7所示，直流电I接近21mA，并不断从电源Vdd流出。当电压为0.6V时，消耗达13Mw之大的电功率。64-位地址数据线需要用于包括扩展信号的200或更多位的线路，并消耗总计达2.6W的大量电功率。当电阻RE1增加且电压振幅为0.3V时，电功率消耗为1.3W，其中I＝10.5mA。然而，如上所述，由于信号几乎是理想并几乎完美通过驱动器16，等于或小于0.3V的振幅是足够的信号源。
以下将说明分支。
为了方便，图2的电电子器件10包括两个分支。换言之，IC芯片12和13分别通过分支传输通道15和16连接到传输通道14。实际上，许多情形下连接有更多的IC芯片。
图9示出在图2的电子器件10包括八个分支情形下的模拟模型电路。在八个IC芯片中的接收器由微分放大器构成。假设一个分支的电容0.2pF，由于接收器的信号由构成微分放大器的晶体管栅极接收。电容是大于足够量的高电容，由于具有上述第一到第三特性的驱动器16导线电容很小。就是说，每一具有0.2pF电容的八个分支对应于具有0.1pF的十六个分支，或具有0.05pF的32个分支，这些电容值是能够被指定的实际电容值。
图10示出图9的模拟结果。图10的水平轴线和垂直轴线与图4和7的轴线相同。电流I和电压V1，V2与V3有波动。然而实际上，波动处于几乎不明显的水平。虽然没有示出，但已确认，对于具有0.1pF的十六个分支和具有0.05pF的32个分支，获得了更为平坦且更好的波形。
根据上述的模拟，当负荷控制在总共2pF时，驱动器16能够有效地进行GHz频带信号传输。
以下参照图11，将分别给出图2的IC芯片12和13的接收器17与18的说明。
图11是表示IC芯片12的接收器及周边电路的电路图。接收器17包括两个pMOS晶体管78和79，及三个nMOS晶体管80，81和82。晶体管78和79的源极连接到电源Vdd，晶体管78和79的漏极分别连接到晶体管80和81的漏极。晶体管78和79的栅极彼此连接并还连接到晶体管80的漏极。晶体管80与81的栅极连接到分支传输通道15。晶体管82的漏极连接到晶体管80与81的源极。晶体管82的源极连接到电源Vss。晶体管82的栅极连接到由pMOS晶体管84和nMOS晶体管85组成的电流设置部分83的输出。晶体管84的源极连接到电源Vdd。晶体管84的栅极连接到电源Vss。晶体管84的栅极连接到电源Vss。晶体管84的漏极连接到晶体管85的漏极和晶体管82的栅极。晶体管85的源极连接到电源Vss。晶体管81的漏极连接到IC芯片12的内部电路(未示出)。
通过分支传输通道15从传输通道14输入的信号进入晶体管80与81的栅极。根据晶体管80与81之间的电位差晶体管80与81之一被导通而另一个被关断。这样，电流流到包括晶体管78和80的电路或者包括晶体管79和81的电路。当从电源Vdd看时，这一电流是恒定电流。晶体管82控制该电流。
如上所述，传输通道14根本不连接到公共接地。这样，在传输通道14上，接地电平与信号互补摆动。分支传输通道15和16也不连接到公共接地。于是，能够在晶体管80与81栅极之间达到足够的电位差。这种情形下，如在图9和10的模拟中所见，波形的失真对于实际目的不构成问题。于是，能够实现具有很高可靠性的信号传输和接收。
类似于驱动器16，接收器17和内部电路的导线最好具有传输通道结构。
将给出分支导线长度对整个系统影响的说明。应当注意，分支导线是指图11所示的传输通道15与封装导线(这将在稍后说明)的总长度。当IC芯片12中绝缘层的相对介电常数为3时，电磁波的传输速度为1.73×108[m/s]，在分支传输通道15长度为100μm情形下传输延迟为0.578ps。当传输通道14的脉冲上升时间设置为75ps时，在通过分支传输通道15往返中引起的延迟为0.578×2＝1.156ps，以这一延迟时间在75ps中能够进行65个往返。在延迟时间期间，信号上升并呈现一稳定状态。这样，虽然在起始上升期间有波形失真，但起始上升之后具有稳定波形的信号通过分支传输通道15传播。总之，能够基本上忽略具有长度100μm分支传输通道15的存在。
进而，考虑IC芯片12内部导线(封装导线)。每一导线从封装传输通道15向其连接的封装上的焊片向封装内部的焊片延伸。当围绕封装导线的绝缘材料的相对介电常数为4.5时，这一封装导线电磁波的传输速度为1.41×108[m/s]，每1mm长度导线的延迟为7.1ps。在75ps中能够进行5.3个往返。一般来说，能够以等于或好于(三次反射往返)/(上升时间)的条件作出设计。5.3次是一个很实际的数目。由于分支传输通道15的存在能够基本上被忽略，故分支导线的长度最好主要基于封装导线的总长度确定。一般来说，通过往返上述5.3次，当满足条件(6×(分支导线总长的总的延迟时间))＜(上升时间)时，分支导线的影响基本上可以忽略。应当注意，该条件可以基于上述规定的值计算。然而实际上，在各种实际的实施例中上述条件是满足的。当更一般地描述该条件时，分支导线具有满足以下条件的长度，即信号传输通道14中波形上升时间大于当进行“n”(上述例子中n＝6)次分支导线往返时引起的延迟时间。
以下给出电子器件10系统结构的说明。
如参照图2所作的说明，电子器件10通过在诸如印刷线路板线等路板86上安装IC芯片11到13构成。
图12是电子器件10的模型平面图，图13是沿图12线A-A所取的剖视图。此外，图14是封装的IC芯片11及周边的透视图。在图12中，省略了图2所示的IC芯片13。
传输通道14包括叠置的线对141，142，143，对于每一位单元具有相等的长度。如上所述，IC芯片11到13中传输通道的结构最好为共面线路结构。然而，在封装或线路板上难于形成其中纵横比高且纵长比宽度长这样的剖面结构。于是，传输通道14由叠置的线路对构成。
如图13所示，线路板86在绝缘层(相对介电常数εr)91内包含叠置的线路对141，142，143，Vss电源线89(成对的电源接地线路)，及Vdd电源线90(成对的电源接地线路)。电源线89与90连接芯片的外部端头。叠置的线路对141，142，143位于Vss电源线89及Vdd电源线90之上。图12所示的IC芯片11包括焊片87。接收器161，162，163每一个与一对焊片87连接。接收器161，162，163每一个的焊片对87之一分别与叠置的线路对141，142，143上面导线连接。接收器161，162，163每一个的焊片对87的另一个分别与叠置的线路对141，142，143下面导线连接。图14示出以这种方式进行的连接的状态。连接是通过倒装焊接进行的。就是说，上导线通过设在绝缘层91上的连接区93连接到IC芯片11的焊片87。下导线通过从绝缘层91暴露的连接区92连接到IC芯片11的焊片87。而且应当注意，为了简化绝缘层91是整体表示的，然而如在各种线路板的情形下那样，绝缘层91是由多个绝缘层构成的。
电源89和90连接到设在绝缘层次91上的连接区，并通过倒装焊接连接到IC芯片11。
IC芯片12也是通过倒装焊接被连接。IC芯片12的被装设使得IC芯片12桥接在叠置的线路对141，142，143上。对每一接收器17装设的焊片88(图12中，只通过连续线条示出接收器17)，通过叠装焊接连接到与传输通道14连接的连接区。装设连接区的位置每一个都对IC芯片11的焊片87的各位置距离相等。叠置的线路对141，142，143分别由每一个与线路特性阻抗匹配的终端电阻RT1，RT2，RT3终结。
图13中，d表示叠置的线路对之间的距离，t表示叠置线路对的厚度，w表示叠置线路对上导线的宽度，s表示叠置线路对相邻组之间的距离，h1表示叠置线路对上导线与绝缘层91暴露的表面之间的距离，h2表示叠置线路对下导线与电源线89之间的距离。叠置线路对下导线的宽度最好大约为1.2到1.4倍上导线的宽度。这是为了避免上导线与下导线之间偏移并防止电磁场影响下导线。此外，为了避免相邻叠置线路对集合之间的串扰，最好满足w≤s。从他的观点出发，最好满足(d+t)≤s/2，d≤h1及d≤2h2。
如上所述，由于在线路板86中使用叠置线路对，波形满足以下的要求。首先，叠置的线路对141，142，143以焊片87和88的长度的两倍的间隔排布。而且，焊片87和88排布在一直线，且方向与叠置的线路对141，142，143延伸的方向正交。在焊片87与88装设到IC芯片本身的情形下，基于芯片面积小型化，焊片87及焊片88之间的间隔变得较小。这种情形下，有可能叠置的线路对141，142，143不能较好地排布。
考虑到这种情形，最好在IC芯片上装设中间导线连接焊片，并在封装上装设焊片。图15示出中间导线的一种模型。为了说明的简单，图15中传输通道14表示为共面线路。焊片88在IC芯片12的封装92的中心邻域内排成一线。焊片89在芯片91排成一线。焊片89之间的间隔小于焊片88之间的间隔。焊片88和89由中间导线90连接。IC芯片13以类似的方式构成。
如同IC芯片12与13那样，IC芯片11也使用中间导线97。焊片87在IC芯片11的封装94一侧排成一线，且在芯片95上排成一线的焊片96通过中间导线97连接。
即使当使用这种中间导线90和97时，在高速信号系统中，也需要所有的线路有相同的特性阻抗和相同的长度(等长度导线)。
给出基于28Ω特性阻抗的一种考虑。这里的情形是假设叠置线路对的宽度w(参见图13)为200μm，且相对介电常数εr为4.5。当中心数值代入叠置线路对的特性阻抗近似表达式(上述方程式(2))时，两个线路之间的距离d为d＝39μm(对于d参见图13)。而且，该近似表达式如下。 Z 0 = ( 377 / ϵ r ) { ( w / d ) ϵ + ( 1 / π ) ln ( 4 ) + ( ( ϵ r + 1 ) / 2 πϵ r ) ln ( πϵ ( w / d ) + 0.94 ) / 2 } + ( ( ϵ - 1 ) / 2 πϵr 2 ) ln ( ϵr 2 / 16 ) } - 1 [ Ω }
包括传输通道14和分支传输通道15与16的回路具有传输通道结构，并且没有失配的特性阻抗。在线路平行排布并具有相同长度(平行等长度导线)的情形下，焊片之间的间隔为w/2＝100μm，并能够以当前的技术设计。当厚度h2为印刷线路板预浸处理标准厚度的60μm时，则获得理想层次结构。
另一方面，必须根据芯片上焊片间隔设计封装导线。当间隔为50μm时，封装上的叠置线路对的宽度w为100μm。根据上述方程式(3)，d＝19.5μm。
这样，在所有线路上能够获得28Ω的特性阻抗。
为了使每一中导线有相同的长度，中间导线90如图16所示排布。其它中间导线以类似的方式排布。
图16是放大了中间导线90部分的平面图。每一中间导线90由叠置的线路对构成。此外，每一中间导线90有相同的线路长度。就是说，中间导线90有扇出的结构。为了实现相同的线路长度，每一中间导线90缓慢弯曲使得每一中间导线90向外扩展。通过调节扩展的程度可任意确定线路长度。由于中间导线90是弯曲的，没有曲折模式那样的曲折。这样，能够进行平滑的传输。此外，能够使相邻线路之间的距离相对的宽，这于有利于防止串扰。而且，能够独立地设计封装92上的焊片88和芯片91上的焊片89。
图17是表示用于把每一中间导线90的弯曲形状设计为弧形的模型的图示。该模型用于使弦AB可变，同时弧线AB保持不变。弦AB＝l1是最外焊片之间的直线距离。讨论了使弦AB作为变量并使弧线AB不变的，并找到半径OP的关系表达式。当线段PC＝r1·h1及线段OC＝h1时，获得(l1·2)2＝r1 2·h1 2，并从θ1/2＝tan-1(l1·2h1)，获得AB＝r1θ1(弧度)。当适当确定了h1时，从上述方程式获得r1。在保持弧线AB＝r1θ1不变的同时，可对于相邻的和后继焊片之间的距离lx获得hx及rx。
Figure A0215489200221
当然，弧线AB可以是椭圆或任意更高阶的曲线(图16)。弧线AB可以有任意的形状，只要不具有与电磁场相关的复杂的传输性质即可。
中间导线了通过微带线路构成。图18示出一实施例，其中中间导线由微带线路构成。叠置线路对的传输通道141到144连接到对应的焊片87。焊片87装设在全填满接地100。由微带线路构成的中间导线101连接焊片87和芯片96上的焊片。
诸如微带线路这样的带线路的特性是，电场相对于接地延伸且每单位长度的电容C0增加。因而，阻抗 Z 0 = L 0 / C 0
对于相同的线路宽度w变小。反之，当Z0不变时，能够使线路宽度w变小。微带线路特性阻抗的近似表达式如下。应当注意，符号的定义与参照图13的说明相同。 Z 0 = ( 377 / 2.828 π ϵ r + 1 ) ln { 1 + ( 4 d / w [ ( ( 14 + 8 / ϵ r ) / 11 ) ( 4 d / w ) ) + ( ( 14 + 8 / ϵ r ) 11 ) 2 ( 4 h / w ) 2 + π 2 ( 1 + 1 / ϵ r ) 2 ] ) } [ Ω ] 方程式(4)
当Z0为28Ω时，w＝170μm，其中d＝39μm。可根据经验，通过从宽度w减去25μm进行导线厚度t＝25μm的校正。校正后的宽度w为w＝145μm。当使用如同叠置线路对的情形下宽度w＝200μm及线路之间距离d为d＝39μm的微带线路替代叠置线路对时，能够使宽度w最小化而小到w＝145μm。很难说对于芯片上的焊片96的间隔为50μm及中间导线101的宽度w为100μm的设计，宽度145μm是足够的。然而，通过降低焊片96附近每一中间导线的宽度，能够回答该问题。对于分支线路长度的想法可用于被布线的线路长度。就是说，条件：(6×(布线长度总的延迟时间))＜(波形上升时间)应当被满足。
如上所述，通过叠置线路对141到144与中间导线101的组合，能够改变线路的宽度w，同时保持叠置线路对的线路对(上线路与下线路)之间的距离不变。这种导线最好能够用于芯片直接安装在线路板而不使用封装的结构。
在图2所示的构造中，驱动器16连接在总线的端头。然而，本发明也包括驱动器16装设在传输通道14中间(而不是端头)的结构。
图19示出这种结构。图19中，对于与上述部件相同的部件被指定相同的标号。驱动器16通过分支传输通道15连接到传输通道14的中间。由驱动器16输出的信号通过分支传输通道15，并通过传输通道14在两个方向传播。由于传输通道14在图19的右侧和左侧有相等的特性阻抗，根据能量守恒定律，信号电压被平分。向图19右侧传播的信号由终端电阻(图19中未示出)吸收并消失。向图19左侧传播的信号输入到接收器17。构成接收器17的晶体管81的栅极的电容等于或小于10fF。这样，栅极被看作开端，信号能量完全被反射。因此，信号电压呈现为加倍，接收器17以正确的电压工作。完全被反射的信号能量又返回到图19的右侧。当反射的信号能到达传输分支点时，如果驱动器16处于工作状态，驱动器16发送饱和功率电流。因而，当从外部看时，传输分支点有高阻抗。这样，反射的信号能进一步进到右侧不作用于驱动器16，并在终端电阻中消失。另一方面，当反射的信号能到达传输分支点时，如果驱动器16已经结束传输，则传输分支点与不处于工作的其它分支点有相同的高阻抗。这样就没有问题。
图19的结构包括一种其中图2的IC芯片11包含驱动器16和电流设置部件83，且IC芯片12和13装有驱动器16的结构。就是说，其中一位的总线在两个方向传输信号的结构(换言之，双向总线)。
图20示出具有这种结构的IC芯片11。IC芯片11除了驱动器16之外装有接收器117及电流设置部件118。接收器117和电流设置部件118与图11中所示的接收器17与电流设置部件83分别具有相同的结构。接收器117和传输通道14通过pMOS晶体管120与121连接。晶体管120与121的栅极由输入信号Vin控制。
具有接收器17和驱动器16的IC芯片12连接到传输通道14的中间。类似地，具有接收器18和驱动器128的IC芯片13连接到传输通道14的中间。
本发明不限于具体说明的实施例，在不背离本发明的范围之下可以作出各种变型和修改。
例如，本发明包括一种实施例，其中使用双极晶体管而不是MOS晶体管。
本申请基于日本优先权申请No.2001-369358，申请日为2001年12月3日，该文献整体内容在此结合以资参考。

Claims (23)

1.一种包括电流开关型驱动器的电子器件，驱动器包括根据信号向传输通道提供电流的微分电路，
其中向微分电路传输信号的信号线具有传输通道结构。
2.如权利要求1中所述的电子器件，其中信号线有共面线路结构。
3.如权利要求1中所述的电子器件，其中信号线有共面线路结构，并延伸到接近构成微分电路的晶体管的控制电极。
4.如权利要求1中所述的电子器件，还包括：
在与信号线路间隔的位置处的另一导线，
其中信号线具有两条线路成对的共面线路结构，并且其它导线与信号线之间的距离等于或大于1.5倍两条成对线路之间的距离。
5.如权利要求1中所述的电子器件，还包括：
具有传输通道结构的电源成对接地线路。
6.如权利要求1中所述的电子器件，还包括：
具有共面线路结构的电源成对接地线路，其中两条线路成对，
其中信号线具有共面线路结构，其中两条线路成对，且成对的电源接地线路构成信号线的上层。
7.如权利要求1中所述的电子器件，还包括：
响应信号而改变电容的器件，
其中该元件连接到微分电路，且该元件向微分电路给出电荷并从微分电路接收电荷。
8.如权利要求1中所述的电子器件，还包括：
连接到传输通道的一种电子组件，
其中所述电子组件和传输通道通过具有传输通道结构而不是共面线路结构的导线连接。
9.如权利要求1中所述的电子器件，还包括：
连接到传输通道的一种电子组件，
其中所述电子组件和传输通道通过具有叠置线路对结构的导线连接。
10.如权利要求1中所述的电子器件，还包括：
连接到传输通道的一种电子组件，
其中所述电子组件中的芯片上的端子和用于连接到传输通道的外部端子通过每一个具有传输通道结构的导线连接。
11.如权利要求1中所述的电子器件，还包括：
连接到传输通道的一种电子组件，
其中所述电子组件中的芯片上的端子和用于连接到传输通道的外部端子通过每一个具有叠置线路对结构的导线连接。
12.如权利要求1中所述的电子器件，还包括：
连接到传输通道的一种电子组件，
其中所述电子组件中的芯片上的端子和用于连接到传输通道的外部端子通过每一个具有带状线路结构的导线连接。
13.如权利要求10中所述的电子器件，其中连接芯片上的端子和用于连接到传输通道的外部端子的导线包括多个相等长度的信号线。
14.如权利要求11中所述的电子器件，其中连接芯片上的端子和用于连接到传输通道的外部端子的导线包括多个相等长度的信号线。
15.如权利要求12中所述的电子器件，其中连接芯片上的端子和用于连接到传输通道的外部端子的导线包括多个相等长度的信号线。
16.如权利要求10中所述的电子器件，其中连接芯片上的端子和用于连接到传输通道的外部端子的导线包括长度相等并具有弧形的信号线。
17.如权利要求11中所述的电子器件，其中连接芯片上的端子和用于连接到传输通道的外部端子的导线包括长度相等并具有弧形的信号线。
18.如权利要求12中所述的电子器件，其中连接芯片上的端子和用于连接到传输通道的外部端子的导线包括长度相等并具有弧形的信号线。
19.如权利要求1中所述的电子器件，其中传输通道包括具有叠置线路对结构并传输信号的信号线，具有叠置线路对结构的电源成对接地线路。
20.如权利要求15中所述的电子器件，其中电源成对接地线路连接外部端子，并排布在信号线之下。
21.如权利要求1中所述的电子器件，还包括：
在传输通道一端的终端电路。
22.如权利要求1中所述的电子器件，还包括：
连接到传输通道的一种电子组件，
其中连接传输通道与所述端子组件的分支传输通道具有满足以下条件的长度，传输通道上信号波型上升时间大于当信号通过所述分支传输通道进行“n”次往返时发生的延迟时间，其中“n”是一预定数。
23.如权利要求1中所述的电子器件，还包括：
从传输通道接收信号的接收器。
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