玖、發明說明 (發明說明應敘明 •發明所屬之技術領域、先前技術、内容 實施方式及圖式簡單說明） 【發明所屬^技術領域】 發明領域 本發明係有關一種具有傳輸電路之電子裝置，其藉驅 5動器傳輸數位信號輸出至傳輸通道，更特別係有關於十億 赫茲（GHz)及更高頻帶進行高速傳輸技術。 L· iltr 發明背景 晚近操作根據LSI技術製造之IC晶片之時脈頻道達2 10 GHz。它方面，傳輸/接收信號色/—來自仏曰曰片之傳輸通道（ 匯流排）頻率至多不超過約500百萬赫茲（MHz)。如此傳輸/ 接收信號之頻寬比較IC晶片之操作頻率而言為極低。如此 電流狀態為缺傳輸/接收信號至/來自IC晶片之1/〇頻寬。因 此理由故對邏輯晶片或記憶晶片等IC晶片設置快取記憶體 15 ’俾確保1C晶片内部之高速信號處理，簡時補充傳輸通 道之頻寬缺乏。 但經由安裝快取記憶體於IC晶片，不僅需要佔用寬廣 晶片面積，同時也需要快取記憶體之額外位置計算。如此 ，架構變複雜。若可確保1/0頻寬匹配冗晶片之操作時脈 2〇，則因無需快取記憶體，故可達成架構簡單之系統。數位 系統之基本組怨為1C晶片的I/O數目須大致上等於晶片内 部之處理位元數目。如此為了匹配頻寬與操作時脈頻率， 1C晶片之操作時脈與連結至1/0之傳輸通道時脈（匯流排時 脈）須具有相同頻率。於GHz頻寬年代之前，迫切需要改良 10 595101 玖、發明說明 圖式簡單說明 第1A圖為測試圖顯示根據本發明之一具體實施例之電 子裝置； 第1B圖為第1圖所示電子裝置之部分剖面圖； 5 第2圖為第1圖所示電子裝置之電路圖； 第3圖為電路圖顯示模擬模式電路，其具有一種電路 組態其中變容器21及22由第2圖之驅動器16去除； 第4圖為示意圖顯示第3圖之模擬模式電路之模擬結果； 第5圖為第2圖之驅動器16之剖面圖； 10 第6圖為電路圖顯示第2圖之驅動器16之模擬模式電路； 第7圖為示意圖顯示第6圖之模擬模式電路之模擬結果； 第8圖為線圖顯示線厚度對線間距之比值與邊帶因數κ 間之關係； 第9圖為電路圖顯示當第2圖之電子裝置係由八個分支 15 組成時之模擬模式電路； 第10圖為示意圖顯示第9圖之模擬模式電路之模擬結 果， 第11圖為電路圖顯示第2圖所示1C晶片12之接收器17 及周邊電路； 20 第12圖為本發明之電子裝置之模式平面圖； 第13圖為電子裝置沿第12圖之線α-Α所取之剖面圖； 第14圖為封裝1C晶片及周邊裝置之透視圖； 第15圖為示意圖顯示具有模式中間電路之電子裝置； 苐16圖為第15圖之中間電路之放大平面圖； 12 595101 玖、發明說明 第17圖為示意圖顯示將中間線路彎曲形狀設計為弧形 之模式； 第18圖為示意圖顯示本發明之一具體實施例，其中中 間線路係由微波帶狀線路組成； 5 第19圖為電路圖顯示驅動器16設置於傳輸通道中央之 電路組態； 第20圖為電路圖顯示一種系統包括一 Ic晶片，該冗晶 片具有驅動器及接收器二者。 L "3^ 方式 3 1〇 較佳實施例之詳細說明 第1A及1B圖為略圖顯不根據本發明之一具體實施例 之電子裝置。第1A圖為顯示電子裝置佈局之模式平面圖， 第1B圖為第1A佈局之剖面圖。此外，第2圖為第ία及1B圖 所示電子裝置10之電路圖。為方便說明，首先參照第2圖 15 之電路圖做說明。 根據本發明之一具體實施例之電子裝置包括佈線板1〇 。1C晶片11、12及13係設置於佈線板10上。1C晶片11至13 例如為具有裸晶片或供外部連接用之端子之封蓑電子元件 。電子元件組成電子裝置，根據本發明之電子裝置不僅包 20括第1八及1B圖所示系統結構，同時也包括各電子元件如 1C晶片11至13。IC晶片U係連接至傳輸通道14一端，其内 部包括驅動器16。1C晶片12係透過分支傳輸通道15連結至 傳輸通道14，且包括一個藉差異放大器形成之接收器17於 其内部。同理，1C晶片13係透過分支傳輸通道16連結至傳 13 玖、發明說明 輸通道14,且包括一個藉差異放大器形成之接收器18於其 内部。經由終端電阻RT形成之終端電路連結至傳輸通道14 之另一端。終端電阻RT形連結傳輸通道14兩端，換言之， 組成形成傳輸通道14之成對線路之二線路末端。 5 1C晶片11之驅動器16藉驅動傳輸通道14而傳輸信號。 1C晶片12及13之接收器17及18分別於傳輸通道14接收信號 〇 驅動器16連結至傳輸通道14之成對線路之二線路末端 。驅動器16、傳輸通道14及終端電阻RT形成回路。驅動器 10 16屬於電流開關型驅動器，包括經常性外加恆定電流至電 壓調節電阻Rei之功能。驅動器16包括二η·通道 MOS(nMOS)電晶體19及20、變容器21及22以及二電阻Re1 及Re2。電晶體19及20組成差異放大器。變容器21及22為 可回應於輸入信號Vin及/Vin而改變容量之電容元件。變容 15 器21及22給予/接收電荷至/來自前述差異放大器，俾讓差 異放大器之切換操作變快速。 如前述，驅動器16、傳輸通道14及終端電阻RT形成回 路。回路中（包括分支傳輸通道15及16)，傳輸通道14未連 結至位於任何位置之共通地電位，且係作為獨立地線。如 20 此，地電位位準與另一信號位準以互補方式擺盪。如此， 可對差異放大器之接收器17及18獲得有效尖峰振幅電壓。 電晶體19及20之閘分別接收由1C晶片11之内部電路（ 圖中未顯示）供給之輸入信號/Vin及Vin。輸入信號/Vin及 Vin為互補信號。電晶體19及20之汲係透過電阻RE1連結至 14 595101 玖、發明說明 於高電位端之電源供應電壓Vdd。電阻re1為供電流控制用 之電阻’該電阻決定由電源Vdd所見之恆定電流值。電晶 體20之源係連接至形成傳輸通道14之二線路之一。電晶體 19之源係透過電阻於以連結至傳輸通道14之另一線路。電 5阻Re2係作為終端電阻。變容器21及22係由電晶體製成。 變容器21之汲及源係連結至電阻Re1一端，閘接收輸入信 號Vin。變谷器22之沒及源係連結至電阻re 1之同一端，閘 接收輸入信號/Vin。電阻re2之一端係連結至低電位端之 電源供應電壓Vss(例如地電位）。 10 後文將參照本具體實施例之特徵做說明。 首先，使用由電晶體19及20形成之電流開關型驅動器 16。第二，使用變容器21及22。第三，傳輸由1(：晶片“内 部電路供給驅動器16之輸入信號Vin及斤化之信號線具有傳 輸通道結構。有關第三特徵，較佳有關驅動器16之信號線 15例如電源線（電源配對地線）具有傳輸通道結構。 則述第一特徵主要意圖減少傳輸通道14之電壓降，該 電壓降出現於輸入信號Vin及八^n改變時。第二特徵主要意 圖減少或實質消除電晶體19及2〇之叩接面電容的影響。第 二特徵主要意圖減少或消除電晶體19及2〇之寄生電容。本 20發明包括一種刪除第一及第二特徵之電子電路，換言之， 本發明包含一種只具有第三特徵之電子電路。即使於此種 結構，也可傳輸(}112頻帶之數位信號，而波形極少失真。 較佳電子電路包括第一至第三特徵。當第三特徵組合第一 及第二特徵時，可傳輸0112：頻帶之數位信號而波形較少失 15 玖、發明說明 面電容故以開關及寄生電容c 1顯示。電晶體20之寄生電容 C1設定為10 fF。電晶體19及20之ΟΝ/OFF時間設定為1奈 秒。 傳輸通道14長150毫米。對應該長度之延遲時間td設 5 疋為1奈秒。此外，傳輸通道14之特徵阻抗設定為28歐姆 。此外傳輸通道14之電壓設定為0.6伏特。第3圖中，不含 單位之數值表示電阻值。電流控制由電阻re1顯示為65歐 姆’其為總電阻值，此時原先電阻值re1為5〇歐姆，電晶 體19及20之ON電阻為15歐姆。電阻RE2及終端電阻RT設定 10 為28歐姆。 第4圖顯示第3圖所示模擬模式電路之模擬結果。第4 圖中’水平軸表示時間，垂直軸表示電壓。電流I為由電 源Vdd流動之電流。電壓VI、V2及V3分別為第3圖所示節 點電壓。如第4圖所示，回應於若干GHz輸入信號的升高 15 ，電流I及電源供應電壓VI略微改變。但傳輸通道14之輸 入終端之電壓V2快速升高（升高速率快速）。此外，電壓V2 升高後，傳輸通道14之輸出終端電壓V3快速升高（升高速 率快速）。 第2圖所示變容器21及22具有控制第4圖所述電流I及 20 電源供應電壓VI變化之功能。當電晶體19及20之輸入信號 改變瞬間，電流I及電源供應電壓VI於pn接面影響下改變 。於後文將使用變容器21及22對第二特徵做說明。 如第2圖所示，變容器21及22各自係由η-通道MOS電 晶體形成。反相信號Vin及/Vin分別供給變容器21及22。充 17 玖、發明說明 電電晶,體19及20之pn接面電容所需電荷，與輸入信號vin 及/Vln同步，由變容器21及22放電。因此實質消除電源電 壓vdd之負載。換言之，變容器21及22具有pn接面電容係 對應於電晶體19及20之pn接面電容。亦即，當由電晶體19 5及20釋放電荷時，變容器21及22需要該電荷。被釋放出的 電荷積聚於變容器21及22之pn接面電容。 第5圖為第2圖所示驅動器16之剖面圖，顯示變容器21 及22之功能。包括驅動器16之1(：晶片u之電路形成於p通 道半導體基板24上。溝渠隔離25形成於半導體基板24上； 10電晶體19及變容器21形成於第5圖左側，電晶體20及變容 恭22形成於第5圖右側。電晶體19包括閘28設置於絕緣層 上’該絕緣層係形成於η通道擴散區26及27及半導體基板 24上。變容器21包括閘31設置於絕緣層上，該絕緣層係成 形於η通道擴散區29及30及半導體基板24上。電晶體19及 15變容器21係藉ρ+擴散區32電絕緣。電晶體20包括一閘35設 置於一絕緣層上’該絕緣層係形成於η通道擴散區3 3及3 4 以及半導體基板24上。變容器22包括一閘38設置於絕緣層 上’ 5亥絕緣層係形成於η通道擴散區3 6及3 7以及半導體基 板24上。電晶體20與變容器22係藉ρ+擴散區39電絕緣。 2〇 擴散區26、29、30及32係連結至電源供應電壓Vdd。 同理擴散區34、36、37及39係連結至電源供應電壓Vdd。 擴散區27係連結至第2圖所示之電阻RE2，擴散區33係連結 至第2圖所示傳輸通道14。 第5圖顯示一種情況，此處輸入信號vin由正改負，屬 18 595101 玖、發明說明 於反相（互補）信號之輸入信號/Vin由負改正。當發生輸入 信號Vin及/Vin之變遷時，於各電晶體之閘（通道）丁方或通 道附近之電洞變無用，該電洞與電子復合。例如電晶體19 之通道之電洞與變容器21之通道之電子復合。當輸入作號 5 Vin及/Vin反相轉變時，電子與電洞相對於第5圖所示關係 為反相關係。因變容器21及22可改變其容量，如此積極進 行電洞及電子之升壓/降壓操作。如此電源供應電壓Vdd及 地電壓Vss不受輸入信號Vin及/Vin之變化影響。 由前述操作，可知實質消除電晶體19及2〇ipn接面電 10 容。 第6圖顯示第2圖所示驅動器16之模擬模式電路。第6 圖所示模擬模式電路與第3圖所示模擬模式電路間之差異 為’電晶體19及20分別之寄生電容及C1與變容器21及 22之作用下被消除。 15 第7圖顯示第6圖所示模擬模式電路之模擬結果。比較 第4圖，第7圖所示電流I及電源供應電壓％極少有波形失 真且極為穩定。此外，電壓V3具有接近理想波形。如此了 解具有第2圖所示電路配置之驅動器16具有例如可作為高 速驅動器之性能。 20 如前述，根據第一及第二特徵，電流I維持恆定，因 寄生電感及pn接面電容引發的問題被消除。但未考慮寄生 於連結驅動器之線路的寄生電容。即使只有1()仔之極小寄 生電容也對GHz頻帶之信號傳輸有重大影響。前述第三特 徵注意此項問題。根據第三特徵，傳輸輸人信號^及舰 19 595101 玖、發明說明 之信號線具有傳輸通道結構。較佳驅動器16之相關信號線 例如電源線（電源成對地線）具有傳輸通道結構。 傳輸線具有線電感L〇及電容C〇。但於電磁場未泡漏至 外側之條件下，L0及CG同時存在於線路上。如此阻抗z未 5 藉Z^coLo+GcdC)-1，反而阻抗Z係藉均方根獲得： ^j^Lo/jaCo = Vi〇/C〇 = Z · [ Q ] 因jco被消除，故線路阻抗為實際值之電阻。換言之， 電谷及電感貫質並不存在。一個明確範例為同軸纜線。用 於佈線，有帶狀線路（包括微波帶狀線路等）、共面線路、 10 堆叠成對線路等。此種傳輸通道結構可處理數十GHz，寄 生電感及寄生電容變成可忽略地小。 將參照第1圖說明驅動器16之第三特徵，第1圖簡單說 明如後。 第1圖顯示電晶體19及20之佈局圖以及變容器21及22 15 之佈局圖。電晶體19及變容器22於第1圖橫向方向毗鄰。 於第1圖之縱向方向，變容器21與電晶體19毗鄰，電晶體 2〇與變容器22毗鄰。 於橫向方向，設置信號線70及71 ,其各自具有傳輸通 道結構。信號線70及71為具有共面線路結構之線路，且分 2 〇 别傳輸輸入信號Vin及/vin(「/」表示反相信號）。信號線7〇 及71於同一層高度毗鄰且分隔預定距離。信號線70延伸接 近電晶體20及變容器21之閘。信號線70延伸接近電晶體2〇 之閘45且連結至閘45。此外，信號線70通過變容器21之閘 20 595101 玖、發明說明 57附近且連結至閘57。同理，信號線71延伸與電晶體19及 變容器22之閘附近。信號線71通過電晶體19之閘54附近且 連結至閘54。此外，信號線71延伸於變容器22之閘62附近 且係連結至閘62。 5 共面線路結構也應用至電晶體19及20及變容器21及22 之其它相關線路。例如，Vdd之電源供應線（電源成對地線 )55以及Vss之電源供應線（電源成對地線）56具有共面線路 結構’且通過電晶體19及變容器21。電源線（電源成對地 線）43、44、55及56係位於一種層高度，該層高度係高於 10 設置信號線70及71之佈線高度。此外雖然圖中未顯示，但 較佳傳輸時脈之時脈線路具有傳輸通道結構。 第1B圖為剖面圖顯示接近電晶體20之層結構。為了單 純顯示層結構，第1B圖顯示非沿單純平面所取，反而係沿 曲面所取之第1A圖之剖面圖。 15 擴散區40及41形成於前述半導體基板24。絕緣層65形 成於半導體基板24上。於絕緣層65，形成閘45及插塞67及 6 8。為求方便故’絕緣層6 5係整合一體顯示。但實際上， 絕緣層65包括數層絕緣層：閘氧化物，設置於閘氧化物上 之絕緣層等。絕緣層66係形成於絕緣層65上。為求方便故 20 ·’絕緣層66也整合一體顯示。但實際上絕緣層66包括多數 絕緣層。插塞68及電阻層42係經由設置於絕緣層66之通孔 〇電連接。電阻層42組成第2圖之電阻尺£1。較佳電阻層42 並非造成pn接面電容之擴散電阻器，反而為金屬薄膜電阻 器例如鉬及鎢。 21 玖、發明說明 電阻層42經由通孔48連結至Vdd之電源線43。電源線 43及44具有共面線路結構。此外，具有共面線路結構之電 源線（電源成對地線）73及74(未顯示於第1A圖）係設置於電 源線43及44旁。具有共面線路結構之電源線（電源成對地 5 線）7 5 (另一條電源線係位在電源線後方）7 5係設置於絕緣層 66上。 擴散區41係經由插塞68連結至接觸線路69。接觸線路 69係連結至如第1B圖所示之傳輸通道14之一線路。傳輸通 道14係設置於電阻層42之相同層高度。 10 閘45係連結至信號線70，但該條件未顯示於第1B圖。 信號線70及71係位在高於閘45之層高度，以及信號線70及 71係位在形成傳輸通道14、電阻層42等之該層高度。閘45 及信號線70係透過設置於絕緣層65之通孔（未顯示於第1A 及1B圖）電連接。 15 如前述，因1C晶片11内部佈線具有傳輸通道的結構， 故可將寄生電感及寄生電容減至最低，因而讓寄生電感及 寄生電容過小而可忽略。如此，無法傳輸數十GHz之信號 〇 後文將對第1A圖之元件中尚未說明之元件做說明。傳 20 輸通道14之另一線路透過電接點46連結至Vss之電源線44 。同時，傳輸通道14之另一線路經由傳輸通道49及電接點 (通孔）53連結至Vss之電源線56。電晶體19之二擴散區分別 經由電阻層50及52連結至電源線55(Vdd)及56(Vss)。電阻 層50組成前述供電流控制用之電阻RE1。電阻層52組成對 22 595101 玖、發明說明 應前述終端電阻之電阻RE2。電阻層50係經由通孔51連結 至Vdd之電源線55，電阻層52係經由通孔53連結至Vss之電 源線5 6。 變容器21包括一線路58接觸二擴散區。線路58接觸 5 Vdd之電源線（電源成對地線）59。變容器22包括接觸二擴 散區之線路63。線路63接觸Vdd之電源線43。
此外，前述結構中，線路58及63、電阻層42、50及52 以及傳輸通道49不具有共面傳輸線路結構。但因其長度極 短，故寄生電容及寄生電感量極小而可忽略。 10 參照第1B圖，將對佈線層之間距關係做說明。 首先將對電源線43及44之高度t，與其相對側面間距 間之關係做說明。傳輸通道之阻抗Z〇計算為下式（1)。 Z〇 = ^L〇/C〇 = ^ μτμ〇(β /1)丨 &e〇(t / d) = {d I t)^j yum〇 I Er£〇 = 376.7(^//) ...方程式（1)
15 須注意4!*為相對導磁率，μα為真空導磁率，為相對 介電常數以及ε〇為真空介電常數。 經由將下表（1)所述數值代入方程式1，邊帶因數K (Kc :電容導致之邊帶因數，KL :電感導致之邊帶因數）計算 如後。 23 20 595101 玫、發明說明 表1 K K t/d 相對介電常數， 率-1 εΓ=4·5 0.100 14.33 9.30 0.125 12.08 7.90 0.2 8.51 5.68 0.25 7.25 4.86 0.5 4.25 3.14 1.0 2.98 2.17 2.5 1.92 1.50 5.0 1.52 1.27 10 1.29 1.14 邊帶因數(Kc，Kl) 當使用邊帶因數K於堆疊成對線時，K可被帶入方程 5 式（1)如後。 c〇 = [F/m], L〇 = (l/KJju0;Xrd/w [H/m]
Zo = VZo/Co =(1/^KcKi){^l& )(^[μ〇/ε〇)(ά /w) =377(1 / 4KcKL)(^/&Xd / w) …方程式（2) 第IB圖之截面圖所示結構中，因電源線43及44之尺寸 相等，故滿足Kc=Kl。 10 根據方程式（1)，當毗鄰相對側面之距離遠大於厚度時 ，磁場之邊帶狀展開不可忽略。如此隨著厚度比的增加， 邊帶效應變大。增加程度變成兩相對面間距d之函數。當 成對線間之鏈路變強時，邊帶效應變小。當t/d=l〇、K = 1.14此處ε r= 4.5時幾乎接近於方程式（1)。 24 玖、發明說明 考慮Z〇 — 50 Ω (此處ε Γ = 4·5)之情況。方程式⑴中， t/d= 3.56，邊帶效應無法忽略。 當藉方程式（2)計算時，獲得K = 1.4及t/d=2.5。當Z0 = 75Ω時，由方程式（1)獲得t/d=2.37，由方程式（2)獲得 5及t/d=1.2。Κ=2為獲得對側面電磁場能之條件，該電磁場 能係等於邊帶電磁場能，指示有關串音之電磁場展開寬廣 。通常為了防止串音，耦合強度亦即特徵阻抗強度設定為 等於或低於50Ω。T/d為線路厚度t對晶片上線路間距d之比 。如此較佳縱橫比係等於或大於15(t/心15)，此處特徵阻 10 抗略大於50Ω。 第8圖顯示t/d值與邊帶因數κ間之關係。當滿足 t/d> 1.5時’邊帶因數κ之值降至低於2。如前述，經由藉設 定電源線43及44個別之縱橫比而增加對側面積，可強化 Vdd與Vss間之耦合，以及減少電磁場朝向外側洩漏。此外 15 ’須注意前述電源線43與44間之法則不僅適用於另一對電 源線’同時也適用信號線70與71間之關係。 第二’較佳滿足d<h，此處h表示電阻層42與電源線43 間距。該條件係為求儘可能防止對側面電磁場之邊帶跨越 各層’換言之，防止串音。 20 第三，較佳s/d係等於或大於1.5(s/(^：L5)，此處s表示 田比鄰成組線路間距。此種條件（關係）也為了儘可能防止邊 帶的影響。 較佳前述條件於全部其它線路皆滿足。較佳不只驅動 器’同時接收器（容後詳述）、藉數十GHz時脈頻率操作之 25 595101 坎、發明說明 LSI邏輯裝置、記憶料晶體之線路連結等皆具有傳輸通 道結構。此外較佳於系統之各個1(：晶片之全部線路㈣足 前述各項條件。 經由如前述組成，可達成電流開關型驅動器電路Μ， 5該電路16之電流極少起伏波動且幾乎為理想電流。 此處考慮電力耗用。如第4及7圖所示，恆定電流^約 為21宅安培且由電源Vdd恆定流動。當電壓為〇6伏特時， 耗用南達13毫瓦之電功帛。64位元位土止資料線需要細或 200以上位元線（包括控制信號），且共耗用2·6瓦之巨大電 1〇功率。當電阻增高以及電壓為0.3伏特時，電功率耗用 為1.3瓦，此處Ι=1〇·5毫安培。但如前述因信號幾乎為理 想且幾乎完美地通過驅動器16，故等於或低於〇·3伏特電 壓即為足夠信號源。 其次將對分支做說明。 第2圖之電子裝置1〇為求方便包括二分支。換言之， 1C晶片12及13分別經由分支傳輸通道15及16連結至傳輸通 道14。實際上，許多情況下連結更多1(：晶片。 第9圖顯示模擬模式電路，其中第2圖之電子裝置1〇包 括八個分支。八個1C晶片之接收器係由差異放大器組成。 因接收器信號係由組成差異放大器之電晶體閘接收，故假 疋一分支具有電容0.2 pF。因具有前述第一至第三特徵之 驅動器16具有極低佈線電容，故該電容為比足量電容更高 的電容。換言之，八分支各自具有〇·2 PF電阻對應具有〇.1 PF電容之十六分支或具有〇·05 pF電容之32分支，此等電容 26 595101 玖、發明說明 值為可設計之實際值。 第10圖顯示第9圖之模擬結果。第10圖之水平軸及垂 直軸同第4及7圖之水平軸及垂直軸。電流丨及電壓V1、V2 及V3有起伏。但實際上起伏程度幾乎不具意義。雖然未顯 5不，但證實使用具有〇·1 pF之十六分支以及具有〇 〇5奸之 32分支。可獲得更平坦且更佳波形。 根據刖述模擬’當負載總量控制於2 ρρ以内時，驅動 器16可有效進行於GHz頻帶之信號傳輸。 其次將參照第11圖分別說明第2圖ic晶片12及13之接 10 收器17及18。 第11圖為電路圖顯示1C晶片12之接收器17及周邊電路 。接收器17包括兩個pMOS電晶體78及79，以及三個nMOS 電晶體80、81及82。電晶體78及79之源連結至電源Vdd， 電晶體78及79之汲分別連結至電晶體8〇及81之汲。電晶體 15 78及79之閘彼此連結，也連結至電晶體80之汲。電晶體8〇 及81之閘係連結至分支傳輸通道丨5。電晶體82之汲係連結 至電βθ體80及81之源。電晶體82之源係連結至電源Vss。 電曰b體82之閘係連結至電流設定元件§3之輸出端，該電流 設定元件83係由pMOS電晶體84與nMOS電晶體85組成。電 20晶體84之源係連結至電源Vdd。電晶體84之閘係連結至電 源Vss。電晶體84之汲係連結至電晶體85之源以及電晶體 82之閘。電晶體85之源係連結至電源vss。電晶體81之汲 係連結至1C晶片12之内部電路（圖中未顯示）。 由傳輸通道14經由分支傳輸通道15輸入之信號，進入 27 595101 玖、發明說明 電晶體80及81之閘。根據電晶體80與81間之電位差，雷曰 无*曰白 體80及81被轉成ON而另一被轉成0FF。如此電流流至包括 電晶體78及80之電路或包括電晶體79及81之電路。由電源 Vdd可知此種電流為恆定電流。電晶體82控制電流。 5 如前述，傳輸通道14絲毫也未連結至共通地電位。如 此於傳輸通道14，地電位位準與信號擺盪互補。分支傳輸 通道15及16皆未連結至共同地電位。如此，可達成電晶體 80與81之閘間之足夠電位差。此種情況下，如第9及1〇圖 之模擬可知，用於實際用途時，波形失真不會造成問題。 1〇如此，可達成具有極高可靠度之信號傳輸與接收。 類似驅動器16，較佳接收器17及内部電路之線路具有 傳輸通道結構。 將就为支佈線長度對整體糸統之影響做說明。須注意 刀支佈線表示第11圖所示分支傳輸通道1 5與封裝體線路（ 15容後詳述）之全長。當1C晶片12之絕緣層之相對介電常數 為3時，電磁波之傳輸速度為丨.” χ 1〇8[米/秒]，於分支傳 輸通道15長度為100微米時，傳輸延遲為〇·578微微秒。當 傳輸通道14之脈衝上升時間設定為75微微秒時，通過分支 傳輸通道15-次來回導人的延遲為〇·578 χ 2=1156微微秒 2〇 ，以該延遲時間，於75微微秒可做65來回。於該段延遲時 間，信號升高且獲得穩態。如此雖然於初期升高期間有波 形失真，但初期升高後，具有穩定波形之信號傳播通過分 支傳輸通道15。總結而言，實質可忽略長1〇〇微求之分支 傳輸通道15的存在。 28 玖、發明說明 此外，考慮1C晶片12内部線路（封裝體線路）。各線路 係由分支傳輸通道15連結之一個封裝體襯墊延伸至該封裝 體内部之一襯墊。當環繞封裝體線路之絕緣材料之相對介 電常數為4·5時，封裝體線路之電磁波之傳輸速度為1.41 x 5 1〇8[米/秒]，每1亳米長度線路之延遲為7.1微微秒。可於75 微微秒做5.3來回。通常設計可採用等於或優於反應來回3 倍/上升時間進行，5.3倍相當實際。因分支傳輸通道15之 存在實質可忽略，故較佳分支佈線長度主要係基於封裝體 線路全長決定。通常考慮前述53倍，當滿足[6χ(分支佈線 1〇總延遲時間χ總長）<(波形上升時間）]之條件時，分支佈線 之影響實質可忽略。須注意該條件係基於前述特定值計算 。但實際上該條件可於多種實際具體實施例滿足。當更為 概說明該條件時，分支佈線之長度滿足下述條件，傳輸通 道14之信號波形上升時間係大於當分支佈線「η」次（前述 15 例中η=6)回合造成的延遲時間。 其次，將對電子裝置10之系統結構做說明。 如參照第2圖說明，電子裝置丨〇係經由安裝IC晶片i i 至13以及傳輸通道14於佈線板86(例如印刷佈線板）上組成 〇 2〇 第12圖為電子裝置10之模式平面圖，第13圖為沿第12 圖線A-A所取之剖面圖。此外，第14圖為封裝IC晶片丨j及 周邊裝置之透視圖。第12圖中，刪除第2圖所示之…晶片 13 ° 傳輸通道14包括堆疊成對線路14〗、丨心及丨^，其各自 29 玖、發明說明 對一位元早位而吕具有等長。如前述，較佳ic晶片η至13 之傳輸通道結構為共面線路結構。但於一封裝體上或佈線 板上，難以形成一種結構，其具有剖面其中縱橫比高且縱 向長度比寬度更長之剖面結構。如此傳輸通道14係藉堆疊 5 成對線組成。 如第13圖所示，佈線板86包括於絕緣層91(相對介電 常數er)内侧之堆疊成對線14l、142及143 , VSS之電源線（ 電源成對地線）89及Vdd之電源線（電源成對地線）9〇。電源 線89及90連結晶片外部端子。堆疊成對線14ι、142及143， 10係位於Vss電源線89及Vdd電源線90上方。第12圖所示1(：晶 片11包括襯墊87。接收器i6l、162及163 ,各自連結一對襯 墊87。各接收器16〗、162及I63之該對襯墊87之一襯墊分別 係連結至堆疊成對線14!、lb及143之上方線路。各接收器 16】、162及I63之該對襯墊87之另一係分別連結至堆疊成對 15線14!、I42及143之下方線路。第14圖顯示藉此方式做出連 結之條件。經由覆晶接合做出連結。換言之，上方線路經 由设置於絕緣層91之連結區93而連結至1(：晶片u至襯墊87 。下方線路經由由絕緣層91暴露出之連結區92而連結說 晶片11之襯墊87。此外須注意，為求簡明，絕緣㈣係以 20整合形式，但如同各種佈線板之例，絕緣㈣係由複數絕 緣層組成。 電源線89及90係連結至設置於絕緣層91之連結區，且 係藉覆晶接合連結之1C晶片11。 1C曰曰片12也藉f晶接合連結。Ic晶片_設置成化晶 30 595101 玖、發明說明 片12木橋於堆疊成對線141、142及143。對各接收器17(第 圖中/、有接收器171係以連續線顯示）設置之襯塾係藉 覆晶接合，連結至連結於傳輸通道14之連結區。連結區之 設置所在位置各自係與距離IC晶片n襯墊87個別所在位置 5等距。堆疊成對線14〗、I、及143分別係藉終端電阻RT1、 Rt2及Rn結束，各自匹配線路之特徵阻抗。 第13圖中，d表示堆疊成對線間距，t表示堆疊成對線 厚度^表示堆疊成對線之上方線路寬度，s表示就鄰兩組 堆疊成對線間距，hi表示堆疊成對線之上方線路與絕緣層 10 91暴露面間距，以及h2表示堆疊成對線下方線路與電源線 89間距。較佳堆疊成對線之下方線路寬度為上方線路寬度 之約1.2至1.5倍。此係為了防止上方線路與下方線路間之 偏差’且防止電磁場影響下層。此外，為了防止她鄰兩組 堆疊成對線間串音，較佳滿足w<s。鑑於相同觀點，較佳 15 滿足（d+t)Ss/2，dShl 及 dS2h2。 如前述，因堆疊成對線用於佈線板86，須滿足下述要 求。首先堆疊成對線14!、lb及143係排列成其節距為襯墊 87及88節距之兩倍。此外，襯塾87及88係以直線方式排列 ，排列於堆疊成對線14〗、lb及lb延伸方向之正交方向。 2〇若襯墊87及88係設置於1C晶片本身，基於晶片區之微縮化 ，襯墊87間之節距以及襯墊88間之節距變窄。此種情況下 ，可能無法良好設置堆疊成對線、142及143。 考慮此種情況，較佳設置中間線路連結一1(：晶片上之 多個襯墊以及一封裝體上之多個襯墊。第15圖顯示中間線 31 玖、發明說明 路模式。為求方便說明，第15圖中，傳輸通道14顯示為共 面線路。襯墊88係設置成一線，該線係於1C晶片12.封裝體 92中心附近。襯墊89係設置於晶片91之一線。襯墊89間距 係小於襯墊88間距。襯墊88及89係藉中間線路90連結。1C 5 晶片13係以類似方式組成。 如同1C晶片12及13，1C晶片11也使用中間線路97。排 列於1C晶片11封裝體94一側成直線之襯墊87以及排列於晶 片95成直線之襯墊96係藉中間線路97連結。 於高速信號系統，即使使用此種中間線路90及97，要 10 求全部線路皆有相同特徵阻抗及等長（等長線路）。 考慮係基於特徵阻抗28Ω。此處假設一種情況，堆疊 成對線之寬度w(參照第13圖）為200微米，相對介電常數εr 為4.5。當此等值代入堆疊成對線特徵阻抗之近似值表示 式（前述方程式（2))時，二線間距為d=39微米（參照第13圖 15 之d)。此外，近似值表示式如後。 Z〇 = (377 / V&) {(νν / ί/)ε + (1 / π)£η(4) + ((ε> +1) / 2πετ)£η(πε(\ν / d) + 0.94) / 2} + ((ε -\)/2πετ2 )£η(ετ2 /16)} ^ [Ω} 包括傳輸通道14及分支傳輸通道15及16之回路具有傳 輸通道結構，並無特徵阻抗不匹配情況。當線路係平行排 列且具等長（平行-等長線路）時，襯墊間距為w/2=100微米 20 ，可以目前技術設計。當厚度h2為60微米，該厚度為印刷 佈線板預浸料坯之標準厚度時，可獲得理想層結構。 它方面，封裝體線路須根據晶片上之襯墊節距設計。 當節距為50微米時，封裝體上之堆疊成對線之寬度w為100 32 595101 玖、發明說明 被米。根據前述方程式(3)，d=195微米。 藉此方式於全部線路皆可獲得特徵阻抗28Ω。 第：讓T1線路具有相等長度’中間線路9。排列如 第16圖所不。其它中間線路係、以類似方式排列。 第16圖為中間線路90之部分放大平面圖。 90係由-堆疊成對線組成。此外，各中間線物有相等 長度。換言之，中間線路9〇具有扇出結構。為了達成 線路長度’各中間線路9〇大為彎曲，讓各中間線路％ 10 延伸。線長可藉調整延伸度任m因中間線路9〇 曲，故無迂迴，例如迁迴圖案。如此可順利進行傳輸。此 外，毗鄰二線間距可相當寬，對防止串音也有利。進—步 可獨立設計封裝體92之襯墊88及晶片91之襯墊㈣。 ^ 第17圖為略圖顯示設計各中間線路9〇之弯曲形狀為弧 形之模式。該模式係讓弦^為可變，而弧ab維持值定。 15弦為最外側襯墊間之直線距離。討論帶有弦^作 為變數以及弧AB作為常數且求出半徑〇p之關係表示式。 當獲得弓形pc = rrhl及弓形oc==hl，（lr2)w2時，由 t/2 = tarri(ll_2hl)獲得弧AB = ri[弧度]。當適當決定 hi時，由如上方程式求出Γι。當維持弧ΑΒ==Γι·心常數時， 20可對下個襯墊與接在其後襯墊間距ΐχ算出^及^。 弧 AB(常數）=7^a"2)2 tan·1 (1"2々· (1X7^) 當然弧AB可為橢圓或具有較高次冪之任意曲線（第l6 圖）。弧AB可有任何形&，只要該形狀不具有電磁場相關 33 玖、發明說明 複雜傳輸性質即可。 中間線路可藉微波帶狀線路組成。第18圖顯示中間線 路係由微波帶狀線路組成之具體實施例。堆疊成對線路之 傳輸通道14!至144係連結至對應襯墊87。襯墊87設置於經 5過完全填補之底座10〇上。由微波帶狀線路組成之中間線 路101連結該襯墊87與晶片上之襯墊96。 帶狀線路例如微波帶狀線路具有電場相對於地電位擴 大以及每單位長度之電容CG增加之特徵。因此阻抗 Ζο = λ] Lo/ Co 10 於相同線寬W變小。相反地，當Z〇為常數時，線寬w 變小。微波帶狀線路之特徵阻抗之近似值表示式如後。須 注意各符號定義同參照第13圖說明之定義。 Z〇 = (377 / 2.828ΤΓ + 1)^π{1 + (4d / w[((14 + 8 / &) /1 l)(4d / w) + ^/((14 + 8/&)11)2(4A/h〇2 +；r2(l + l/&)2]) } [Ω] …方程式（4) 15 當Z〇為28 Ω時，w=170微米，此處d=39微米。根據經 驗’線路厚度之修正t=25微米可有寬度w減25微米進行。 修正後之寬度〜為〜=145微米。當使用微波帶狀線路替代 堆疊成對線路（具有寬度w=200微米及線路間距d為d=39微 米）時，可將寬度w微縮化小至w=145微米。當晶片上襯墊 20 96之節距為50微米以及中間線路101寬度w為100微米時， 難謂寬度145微米足夠用於設計。但藉由縮小接近襯塾96 之各中間線路寬度，可解決該問題。分支線長度之相同概 念也適用於欲佈線之線路長度。換言之，須滿足條件：（6 34 595101 玖、發明說明 X (欲佈線長度總延遲時間）<(波形升高時間））。 如前述，經由堆疊成對線路141至144以及中間線路 101之組合，可改變線寬w，同時維持堆疊成對線路之成對 線路（上線與下線）間距d為常數。此種線路較佳應用於晶片 5 直接安裝於佈線板上而未使用封裝體的結構。 於第2圖等所示構造，驅動器16連結於匯流排末端。 但本發明也包括一種構造，其中驅動器16係設置於傳輸通 道14中央（而非末端）。 第19圖顯示此種結構。第19圖中，與前述元件相同之 10 元件標示以相同之參考編號。驅動器16係經由分支傳輸通 道15連結至傳輸通道14中央。驅動器16輸出之信號通過分 支傳輸通道15，且於二方向經由傳輸通道14傳播。因傳輸 通道14於第19圖右側及左側具有相等特徵阻抗，故根據能 量守恒法則，信號電壓減半。傳播至第19圖右侧之信號被 15終端電阻（未顯示於第19圖）所吸收且被熄滅。傳播至第19 圖左側之#號輸入接收器17。組成接收器17之電晶體81之 閘具有等於或低於10 fF之電容。如此，閘被視為開放端， 信號能完全反射。如此，信號電壓顯然加倍，接收器17於 正確電壓操作。全反射之信號能再度返回第丨9圖右側。當 2〇反射之仏號能到達傳輸分支點時，若驅動器16於操作中， 則驅動器16送出飽和功率電流。結果由外側視之，傳輸分 支點有高阻抗。如此反射信號能進一步前進至右侧，而未 影響驅動器16，且於終端電阻媳滅。它方面，當反射信號 能到達傳輸分支點時，若驅動器16已經結束傳輸，則傳輸 35 595101 玖、發明說明 分支點具有與其它非操作中之分支點阻抗相同的高阻抗。 因而不成問題。 第19圖之組成包括下述組成，第2圖之1C晶片11包括 驅動器17及電流設定元件83，IC晶片12及13配備有驅動器 5 16。亦即具有一種組成其中一位元匯流排於二方向傳輸信 號（換言之，二路匯流排）。 第2〇圖顯示具有此種組成之1(：晶片^。IC晶片^除了 驅動器16外配備有接收器117及電流設定元件118。接收器 117及電流設定元件118分別具有第u圖所示接收器17及電 10流設定元件83之相同組成。接收器117及傳輸通道14係經 由pMOS電晶體120及121連結。電晶體120及121之閘係由 輸入信號Vin控制。 具有接收器17及驅動器127之1C晶片12，係連結至傳 輸通道14中央。同理，具有接收器18及驅動器128之1C晶 15片13係連結至傳輸通道14中央。 本發明絕非囿限於特別揭示之具體實施例，可未悖離 本兔明之範圍做出多項修改及變化。 例如，本發明包括一具體實施例，其中使用雙極電晶 體替代MOS電晶體。 2〇 本案係基於曰本優先申請案第2001-369358號，申請 日2001年12月3日，其全部内容以引用方式併人此處。 【圖式簡單明】 第1A圖為測試圖顯示根據本發明之一具體實施例之電 子裝置； 36 玖、發明說明 第1B圖為第1圖所示電子裝置之部分剖面圖； 第2圖為第1圖所示電子裝置之電路圖； 第3圖為電路圖顯示模擬模式電路，其具有一種電路 組態其中變容器21及22由第2圖之驅動器16去除； 5 第4圖為示意圖顯示第3圖之模擬模式電路之模擬結果； 第5圖為第2圖之驅動器16之剖面圖； 第6圖為電路圖顯示第2圖之驅動器16之模擬模式電路； 第7圖為示意圖顯示第6圖之模擬模式電路之模擬結果； 第8圖為線圖顯示線厚度對線間距之比值與邊帶因數κ 10間之關係； 第9圖為電路圖顯示當第2圖之電子裝置係由八個分支 組成時之模擬模式電路； 第10圖為示意圖顯示第9圖之模擬模式電路之模擬結 果； 15 苐11圖為電路圖顯示第2圖所示1C晶片12之接收器17 及周邊電路； 第12圖為本發明之電子裝置之模式平面圖； 第13圖為電子裝置沿第12圖之線Α-Α所取之剖面圖； 第14圖為封裝1C晶片及周邊裝置之透視圖； 20 第15圖為示意圖顯示具有模式中間電路之電子裝置； 第16圖為第15圖之中間電路之放大平面圖； 第17圖為示意圖顯示將中間線路彎曲形狀設計為弧形 之模式； 第18圖為示意圖顯示本發明之一具體實施例，其中中 37 595101 玖、發明說明 間線路係由微波帶狀線路組成； 第19圖為電路圖顯示驅動器16設置於傳輸通 ^ ^ T央之 電路組態； 第20圖為電路圖顯示一種系統包括一 IC晶片，該化曰 片具有動器及接收器二者。 【陶式之主要元件代表符號表】 1()···電子裝置，佈線板 43，44，55，56，59，73 12，13...IC晶片 ，74，75···電源線 14··•傳輸通道 45，54，57，62···閘 l4M···堆疊成對線 47，51，53···通孔 1S···分支傳輸通道 49…傳輸通道 16···驅動器 58，63···接觸線 l6l-3··.接收器 65，66···絕緣層 7 18 · · ·接收器 67，68...插塞 19 ’ 20···電晶體 69...接觸線路 21 ’ 22··.變容器 70，71·.·信號線 24·_·Ρ通道半導體基板 78，79，84._.pMOS電晶體 25···溝渠 80，81，82，85".nMOS 電 26，”，29，30，33，34 晶體 36，37···η通道擴散區 83...電流設定元件 28，3 卜 35, 38···閘 87，88，89·..襯墊 32，39_··ρ+擴散區 89，90...電源線 40 ’ 41··.擴散區 91...絕緣層 42，50 ’ 52···電阻層 92，93...連結區 38 595101 玖、發明說明 91…晶片 120，121...pMOS電晶體 92，94·.·封裝體 127，128...驅動器 95…晶片 141-144…堆疊成對線 96，97...中間線路 d...間距 96…晶片，襯墊 h卜h2·"間距 100...地電位 K...邊帶因數 101...中間線路 S...間距 117.. .接收器 118.. .電流設定元件 t...厚度 w…寬度