CN1391285A - 沟槽式分离栅只读性闪存存储单元结构形成方法以及操作方法 - Google Patents

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吴孟益
李昆鸿
陈福元
周秀芬
杨青松
金雅琴
徐清祥
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一种沟槽式分离栅只读性闪存存储单元结构形成方法以及操作方法，将辅助栅极设计在一栅极一侧的沟槽内部，并且将源极设计在其下部，因此可以降低两者所占面积比例而提高密度的效果。共源极于深n型井可降低读取时的源极电阻及工艺技术上挖取接触窗的困难度。而且在编程时，还能确保热电子加速方向与到浮动栅极方向一致，因此可以加快执行的效率。

Description

沟槽式分离栅只读性闪存存储单元结构 形成方法以及操作方法
本发明涉及一种只读性闪存存储单元结构形成方法与操作方法，且特别涉及一种沟槽式分离栅(Trenched Split Gate)只读性闪存存储单元结构形成方法以及操作方法。
近年来只读性存储单元受便携式电子产品需求所影响，有明显增加需求的现象，闪存由于技术日趋成熟，成本下降，不仅刺激购买意愿，而且有新的市场应用。如数字照相机的底片、个人随身电子记事簿的内存、个人MP3随身听、电子答录装置、可程序化IC等等均是闪存应用的市场。
闪存承接以往可电性编码只读存储器(EPROM)，以N型信道为存储单元，并以信道热电子为主轴的编码方式，因此约有百分之七十到八十的市场以此为设计基础。在所有的闪存组件中，分离栅式的架构是所有运用热电子注入做为编码机制中效率最高的一种。传统的堆栈式闪存所能运用CHEI(Channel Hot Electron Injection)、或者是在基板上加上负向电压来增加效率的CHISEL(Channel Initiated SecondaryElectron Injection)这两种热电子注入编码的操作方式，均只能达到10-6～10-8的效率(栅极电流除以漏极电流)。但在分离栅式闪存所能运用的SSI(Source Side Injection)热电子注入编码机制，却能达到10-4～10-6的高效率。
如图1所示，是公知的一种分离栅式闪存示意图。此种分离栅式闪存又称为SISOS(Sidewall Select-Gate On the Source side)，当进行编程时在控制栅极10输入一电压VCG＝17V，漏极端输入一电压VD＝5V，源极14与基底16所输入电压Vs＝Vsub＝0V，并加上一个选择栅极18所接收的电压VSWG＝2V，使得源极14与A点附近产生5V的电位差，加速电子的射出，并通过控制栅极10的电压VCG＝17V的作用将电子导入到悬浮栅极20内部，其中选择栅极18可以控制源极14与A点产生的大电场，而有效提高电子射出。至于当进行抹除时，则在漏极加一电压VD＝14V，而其它接点保持0V，使得电子由浮动栅极20跑到漏极12而完成抹除运作。
然而上述分离栅式闪存存储结构虽然具有极高的效率，但是其存储单元单元面积却因增加选择栅极部分，与源极所占面积无法减少，因此比其它闪存架构大，而无法增加内存的密度与提高内存容量，此外电子跨越选择栅极后注入到浮动栅极，是使用选择栅极与浮动栅极的缝隙有落大电压所造成大电场而加速的热电子，其产生加速方向并非浮动栅极方向，反而是浮动栅极与漏极电压所造成下方的空乏区，因此除非是加入很大电压于栅极端与适当漏极电压配合，使电子改变加速方向注入到浮动栅极，否则只有部分幸运电子(Lucky Electron)才有机会注入到浮动栅极。
有鉴于此，本发明的目的就是在于提供一种沟槽式分离栅只读性闪存存储单元结构形成方法以及操作方法，不但可以将上述选择栅极与源极所占面积比例降下来提高密集度，而且可以使电子加速的方向与注入浮动栅极，加速运作的效率。
为达到上述和其它目的，本发明提供一种沟槽式分离栅只读性闪存存储单元结构，包括由P型基底、深N井、浅P井、源极区、沟槽式辅助栅极区、栅极区以及漏极所构成。
其中，其结构由下而上分别为P型基底、深N井、浅P井；源极区位于深N井内部；沟槽式辅助栅极区位于深N井与浅P井内部，且位于源极区的上方；栅极区位于浅P井上，且位于辅助栅极区旁；以及漏极位于浅P井内，且位于栅极区旁。此外，在漏极与沟槽式辅助栅极暴露出的表面还包括一硅化金属层。
上述沟槽式辅助栅极包括一多晶硅层；以及一氧化层位于多晶硅层的底部与两侧。而栅极则包括：第一多晶硅层；第二多晶硅层，位于第一多晶硅层上方；以及隔离层，位于第一多晶硅层与第二多晶硅层之间与第一多晶硅层侧壁。此外隔离层可以是氧化硅-氮化硅-氧化硅(ONO)层、氧化硅-氮化硅(ON)层或是氮化硅(N)层。
另外，本发明还提供一种沟槽式分离栅只读闪存存储单元构造形成方法，包括下列步骤：首先形成一P型基底；在P型基底上接着形成一深N井；然后再形成一浅P井，位于深N井上；在浅P井上形成一栅极区，并在栅极区两侧定义出一漏极区与一辅助栅极区；再在栅极区两侧形成一间隙壁；接着在辅助栅极区的深N井与浅P井内形成一沟槽；然后在沟槽内形成一氧化层；再在沟槽下方的深N井内与漏极区的浅P井内植入一浓掺杂离子，用以分别形成源极与漏极；接着在沟槽内沉积一多晶硅层，用以形成一沟槽式辅助栅极；然后在栅极区上沉积一第一多晶硅层，用以形成一浮动栅极；在该第一多晶硅层、漏极区与沟槽上面形成一隔离层；以及最后在该隔离层上形成一第二多晶硅层，用以形成控制栅极。另外，在形成沟槽式辅助栅极之后可以包括在漏极与沟槽式辅助栅极暴露出的表面形成一层硅化金属层的步骤，以降低辅助栅极与漏极间的阻值，使得读取电流提高并减少RC延迟，而达到增快速度的作用。
此外，本发明再提供一种沟槽式分离栅只读性闪存存储单元操作方法，其中闪存存储单元的栅极区、源极区、沟槽式辅助栅极区以及漏极区分别施加一字符线电压、一源极电压、一辅助栅电压以及一位线电压，该闪存存储单元结构的底部由上而下为浅P井、深N井以及P型基底所构成，其中源极区位于深N井内部，沟槽式辅助栅极区位于源极区上方，且位于浅P井与深N井内部，该操作方法包括下列步骤：
执行一编码操作时，字符线电压是一高准位电压，位线电压是一准位相对低于字符线电压的电压，源极电压一准位相对低于字符线电压的电压，且低于位线电压，辅助栅电压是一准位相对低于字符线电压的电压，且低于位线电压；
执行一抹除操作时，字符线电压是一低准位电压，位线电压是一准位相对高于字符线电压的电压，源极是一准位相对高于字符线电压，但低于位线电压的电压，辅助栅电压也是一准位相对高于字符线电压但低于位线电压的电压；
执行一读取操作时，字符线电压是一较高准位电压，源极电压是一相对低于字符线电压的电压，位线电压的准位相对高于源极电压的电压，辅助栅电压也是相对高于源极电压的电压。
为使本发明的上述和其它目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明：
图面说明：
图1是公知的一种分离栅式闪存示意图；
图2是本发明一较佳实施例的一个沟槽式分离栅只读性闪存存储单元主体结构示意图；
图3A～3F是沟槽式分离栅只读性闪存存储单元构造形成方法；
图4A～4C分别是本发明的沟槽式分离栅只读性闪存存储单元编码、抹除以及读取的操作方法。附图标记说明：
10：控制栅极               12：漏极
14：源极                   16：基底
18：选择栅极               20：悬浮栅极
100：P型基底               102：深N井
104：浅P井                 106：源极区
107：漏极                  108：沟槽式辅助栅极区
110：多晶硅层              112：氧化层
114：栅极                  116：第一多晶硅层
118：第二多晶硅层          120：隔离层
122：硅化金属层            150：P型基底
152：深N井                 154：浅P井
156：信道氧化层            158：多晶硅层
160：氮化硅层              162：栅极区
164：漏极区                166：辅助栅极区
168：间隙壁                170：沟槽
172：氧化层                174：源极
176：漏极                  178：多晶硅层
179：硅化金属层            180：隔离层
184：第二多晶硅层
实施例：
请参照图2，是本发明一较佳实施例的一个沟槽式分离栅只读性闪存存储单元主体结构示意图。
在图中，我们由下而上依序形成P型基底100、深N井102、浅P井104，而以浓掺杂离子(N+离子)所形成的源极区106则位于深N井内部，至于在源极区106的上方则为一沟槽式辅助栅极区108，其位于深N井102与浅P井104内部，并由一多晶硅层110与一氧化层112所构成，其中氧化层112位于多晶硅层110的底部与两侧。至于栅极114则位于浅P井104上与辅助栅极区108旁，其包括由一第一多晶硅层116(用以做为浮动栅极)，位于第一多晶硅层116上方的第二多晶硅层118，以及一隔离层120位于第一多晶硅层116与第二多晶硅层118之间和第一多晶硅层116侧壁，该隔离层120可以是氧化硅-氮化硅-氧化硅(ONO)层、氧化硅-氮化硅(ON)层或是氮化硅(N)层。而以浓掺杂离子(N+离子)所形成的漏极107位于栅极114的一侧浅P井104内。另外，在漏极107与多晶硅层110曝露出的表面还包括一层硅化金属层122，以降低辅助栅极与漏极107间的阻值，使得读取电流提高并减少RC延迟，而达到增快速度的作用。
由于我们将公知的占面积约百分之五十的辅助栅极区(图1称为选择栅极)与源极区，以自我对准方式的沟槽技术，将辅助栅极区放于浅P井104与深N井102内部，并使源极共享深N型井(整个组件建构于浅P井)，因此就可以缩小存储单元尺寸，而提高其密度。
接着我们以图3A～3F所示的沟槽式分离栅只读性闪存存储单元构造运用在AND矩阵形成方法。首先在图3A中依序形成一P型基底150，然后在P型基底150上再形成一深N井152，接着在深N井152上形成一浅P井154，并接着在浅P井154形成一信道氧化层156，然后在信道氧化层156在沉积一多晶硅层158与氮化硅层160。
接着在图3B中，我们对部分的多晶硅层158、一氮化硅层160与信道氧化层156进行蚀刻，用以在浅P井154上形成一栅极区162，并在栅极区162两侧分别定义出一漏极区164与一辅助栅极区166。接着在图3C中，在栅极区162两侧，形成一间隙壁168，用以保护制作沟槽时会侵蚀到栅极氧化层，进而提高其合格率。接着在图3D中，先在辅助栅极区166的深N井152与浅P井154内形成一沟槽170，然后在沟槽170内再形成一氧化层172，在沟槽外围与底部，最后在沟槽170下方的深N井152内与漏极区164的浅P井154内植入一浓掺杂离子(N+离子)，用以分别形成源极174与漏极176。
接着在图3E中，先在槽170内沉积一多晶硅层178，用以形成一沟槽式辅助栅极，然后在漏极176与多晶硅层178暴露出的表面形成一层硅化金属层179，以降低辅助栅极与漏极176间的阻值，使得读取电流提高并减少RC延迟，而达到增快速度的作用。接着再在沟槽170与漏极176上形成一个隔离层180，并先将原先图3D中的氮化硅160去除，然后再在栅极区162的多晶硅158上沉积一第一多晶硅层181，用以形成一浮动栅极，最后在第一多晶硅层181、漏极176与沟槽170上面，再形成一隔离层182。最后在图3F中，在隔离层182上再形成第二多晶硅层184，做为控制栅极。其中，上述间隙壁168与隔离层182可以是一ON层或ONO层。
接着如图4A～4C所示，分别是本发明的沟槽式分离栅只读性闪存存储单元编码、抹除以及读取的操作方法。
如图4A所示，当执行一编码(Program)操作时，加于栅极的字符线电压是一高准位电压，例如范围在8V～16V(图中以16V为例)，而加于漏极的位线电压为一准位相对低于字符线电压的电压，例如范围在4V～10V(图中以6V为例)，至于辅助栅电压为一准位相对低于字符线电压的电压，例如范围在1V～5V(图中以2.5V为例)，而加于源极的源极电压是一准位相对低于该字符线电压的电压，且低于位线电压，例如图中的0V，至于基底电压也是0V。由图中可看出电子由下面的源极，所形成电子注入浮动栅极方向，与电子加速路径一样，所以效率可以提高到10-3，更甚于一般分离栅闪存所能达到的10-4～10-6。
接着，如图4B所示，当执行一抹除(Erase)操作时，字符线电压是一低准位电压，例如范围在-8V～-16V(图中以-8V为例)，而加于漏极的位线电压是一准位相对高于字符线电压的电压，例如范围在4V～10V(图中以9V为例)，至于辅助栅电压为一准位相对高于字符线电压的电压，例如范围在0V(或图中以浮动状态)，而加于源极的源极电压是一准位相对高于字符线电压的电压，且低于位线电压，例如范围在0V(或图中以浮动状态)，至于基底电压也是范围在0V(或图中以浮动状态)。
接着，如图4C所示，当执行一读取操作时，字符线电压是一较高准位电压例如范围在0V～6V(图中以2V为例)，而加于漏极的位线电压是一准位相对低字符线电压的电压，范围在0V～5V(例如图中以1V为例)，至于辅助栅电压是一准位相对高于字符线电压的电压，例如范围在0V～5V(例如图中以4V为例)，而加于源极的源极电压是一准位相对高于字符线电压的电压，且低于位线电压，例如为0V，至于基底电压牙也是0V。
综上所述，本发明的特征在将源极与辅助栅极设计在浅P井与深N井内部，所以不但大幅降低所占用的面积，而且使编程时源极注入浮动栅极的热电子与加速路径一样，所以不但效率可以提高，而且在读取时也可以降低源极的电阻，在漏极与辅助栅级上端的硅化金属层，可以降低辅助栅极与漏极间的阻值，使得读取电流提高并减少RC延迟，而达到增快速度的作用。
虽然本发明已以较佳实施例公开如上，但其并非用以限定本发明，任何熟悉该技术的人员，在不脱离本发明的精神和范围内，可作各种的更动与润饰，但本发明的保护范围应当以权利要求书所限定的为准。

Claims (12)

1.一种沟槽式分离栅只读性闪存存储单元结构，其特征在于：包括：
一P型基底；
一深N井，位于该P型基底上；
一浅P井，位于该深N井上；
一源极区，位于该深N井内部；
一沟槽式辅助栅极区，位于该深N井与该浅P井内部，且位于该源极区的上方；
一栅极区，位于该浅P井上，且位于该辅助栅极区旁；
一漏极，位于该浅P井内，且位于该栅极区旁。
2.根据权利要求1所述的沟槽式分离栅只读性闪存存储单元结构，其特征在于：该沟槽式辅助栅极包括：
一多晶硅层；
一氧化层，位于该多晶硅层的底部与两侧。
3.根据权利要求1所述的沟槽式分离栅只读性闪存存储单元结构，其特征在于：还包括一金属硅化层，位于该漏极与该沟槽式辅助栅极区暴露出的表面。
4.根据权利要求1所述的沟槽式分离栅只读性闪存存储单元结构，其特征在于：该栅极包括：
一第一多晶硅层；
一第二多晶硅层，位于该第一多晶硅层上方；
一隔离层，位于该第一多晶硅层与该第二多晶硅层之间与第一多晶硅层侧壁。
5.根据权利要求4所述的沟槽式分离栅只读性闪存存储单元结构，其特征在于：该隔离层包括一氮化硅层。
6.一种沟槽式分离栅只读性闪存存储单元结构形成方法，其特征在于：包括下列步骤：
形成一P型基底；
在该P型基底上形成一深N井；
在该深N井上形成一浅P井；
在该浅P井上形成一栅极区，并在该栅极区两侧定义出一漏极区与一辅助栅极区；
在栅极区两侧形成一间隙壁；
在该辅助栅极区的深N井与浅P井内形成一沟槽；
在该沟槽内形成一氧化层；
在该沟槽下方的深N井内与漏极区的浅P井内植入一浓掺杂离子，用以分别形成源极与漏极；
在沟槽内沉积一多晶硅层，用以形成一沟槽式辅助栅极；
在该栅极区上沉积一第一多晶硅层，用以形成一浮动栅极；
在该第一多晶硅层、漏极区与沟槽上面形成一隔离层；
在该隔离层上形成一第二多晶硅层，用以形成控制栅极。
7.根据权利要求6所述的沟槽式分离栅只读性闪存存储单元结构形成方法，其特征在于：该间隙壁与该隔离层包括一氮化硅层。
8.根据权利要求6所述的沟槽式分离栅只读性闪存存储单元结构形成方法，其特征在于：在沟槽内沉积该多晶硅层之后，还包括在该漏极与该多晶硅层暴露出的表面上形成一金属硅化层。
9.一种沟槽式分离栅只读性闪存存储单元操作方法，该闪存存储单元的栅极区、源极区、沟槽式辅助栅极区以及漏极区分别施加一字符线电压、一源极电压、一辅助栅电压以及一位电压，该闪存存储单元结构的底部由上而下为浅P井、深N井以及P型基底所构成，其中源极区位于深N井内部，沟槽式辅助栅极区位于源极区上方，且位于浅P井与深N井内部，其特征在于：该操作方法包括下列步骤：
执行一编码操作时，该字符线电压是一高准位电压，该位线电压是一准位相对低于该字符线电压的电压，该源极电压一准位相对低于该字符线电压的电压，且低于该位线电压，辅助栅电压是一准位相对低于该字符线电压的电压，且低于该位线电压；
执行一抹除操作时，该字符线电压是一低准位电压，该位线电压是一准位相对高于该字符线电压的电压，该源极是一准位相对高于该字符线电压，但低于该位线电压的电压，辅助栅电压也是一准位相对高于该字符线电压但低于该位线电压的电压；
执行一读取操作时，该字符线电压是一较高准位电压，该源极电压是一相对低于该字符线电压的电压，该位线电压的准位是相对高于该源极电压的电压，该辅助栅电压也是相对高于该源极电压的电压。
10.根据权利要求9所述的沟槽式分离栅只读性闪存存储单元操作方法，其特征在于：执行该编码操作时，该字符线电压、该源极电压、位线电压以及辅助栅电压的操作范围分别为8V～16V、0V、4V～10V与1V～5V。
11.根据权利要求9所述的沟槽式分离栅只读性闪存存储单元操作方法，其特征在于：执行该抹除操作时，该字符线电压、该源极电压、位线电压以及辅助栅电压的操作范围分别为-8V～-16V、0V、0V～5V与0V。
12.根据权利要求9所述的沟槽式分离栅只读性闪存存储单元操作方法，其特征在于：执行该读取操作时，该字符线电压、该源极电压、位线电压以及辅助栅电压的操作范围分别为5V～10V、0V、1V～5V与1V～5V。
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CN1315182C (zh) * 2003-11-13 2007-05-09 旺宏电子股份有限公司 形成具有自行对准接触窗的存储装置的方法和所形成装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1309083C (zh) * 2003-08-28 2007-04-04 力晶半导体股份有限公司 分离栅极快闪存储单元及其制造方法
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