CN1383073A - 高速数据传输器及其传输方法 - Google Patents

Abstract

本发明涉及一种高速数据传输器及其传输方法,它是以锁相回路来产生频率较低的时钟脉冲信号,并在输入端以此低时钟脉冲信号来处理数据位长度较长的数据,并配合准确的选择信号来实现数据输出端上的有效数据位时间完全相同的目的。因此,本发明可以解决现有数据输出端上的有效数据位时间不平衡的问题。

Description

高速数据传输器及其传输方法

技术领域

本发明涉及一种数据传输器及其传输方法，特别是一种利用锁相回路产生低时钟脉冲频率而实现高速数据传输且有效数据位时间(Data BitTime)不会随时钟脉冲信号的工作周期(Duty Cycle)变动的数据传输器及其传输方法。

发明背景

近年来计算机系统芯片内部核心的处理频率不断提升，但输出输入总线(I/O Bus)的传输速度却无法相应大幅提升。其原因在于输出输入总线的传输速度会受限于传输器(Transmitter)/接收器(Receiver)的设计，封装(Package)的类型，基板(Substrate)设计，以及电路板布线(Routing)的影响。因此，如何能够突破高速输出输入总线上频宽限制的瓶颈乃成为一个重要的课题。

图1(a)是现有用于倍数数据传输率(Double Data Rate)的数据传输器。此数据传输器10可在时钟脉冲信号(以下简称CK_0)的上升与下降边各输出一笔数据。一般来说，数据传输器10的输入端以及输出端皆参考相同的时钟脉冲频率(即上述的CK_0)，而为了要实现倍数数据传输率，数据传输器10输入端所处理的数据位长度必须与输出端成倍数关系。其原理如下：

首先，必须提供一锁相回路(未绘示)用以根据CK_0来产生频率相同且与前一个时钟脉冲相位相差90度(1/4周期)的所有时钟脉冲。亦即，延迟90度的时钟脉冲信号(以下简称CK_90)，延迟180度的时钟脉冲信号(以下简称CK_180)，以及延迟270度的时钟脉冲信号(以下简称CK_270)。

接着，高位触发器组12根据CK_270的上升边闩锁并依序输出高位数据(DH)于高位触发器组12之输出端(DXH)。同理，低位触发器组14根据延迟90度时钟脉冲(以下简称CK_90)的上升边闩锁并依序输出低位数据(DL)于低位触发器组14输出端(DXL)。

而复用器16可根据CK_0的高电平以及低电平依序将DXH以及DXL输出至复用器16的输出端(TX_D)，并由输出输入垫(IO Pad)电路18输出至数据传输器10所连接的输出输入总线。如此，即可实现倍数数据传输率的数据传输器。

由图1(b)所示的波形时序图亦可清楚的了解，低位数据(DL)会随着CK_90依序输出至DXL(如1，3，5所示的数据)，同理，高位数据(DH)会随着CK_270依序输出至DXH(如2，4所示的数据)。而当CK0为低电平时DXL上的数据即可输出至复用器16的输出端TX_D，当CK0为高电平时DXH上的数据即可输出至复用器16的输出端TX_D。因此在TX_D上即可依序输出1，2，3，4，5的数据。

一般来说，计算机系统中时钟脉冲信号是由时钟脉冲产生器输入至锁相回路来产生。因此，时钟脉冲信号的品质会决定输出输入总线上数据出现的有效数据位时间。为了要获得一致的有效数据位时间，时钟脉冲信号工作周期的平衡非常重要，亦即工作周期为50％。然而，由于现今的时钟脉冲产生器并不能提供稳定50％的工作周期，而时钟脉冲信号的工作周期大约会在48％～52％之间浮动，所以通过锁相回路所产生的所有时钟脉冲信号的工作周期亦会有相同的问题。因此，以工作周期不平衡的CK_0来作为复用器16的选择信号，在输出输入总线上会出现有效数据位时间不一致的情况，因而会大幅降低设定时间(Set Up Time)与维持时间(HoldTime)的边限(Margin)。

再者，输出输入总线为了要实现越来越快的数据传输速度，相对地，用以提供各种相位差时钟脉冲信号的锁相回路设计会更困难并更具有挑战性。

因此，如何以较低频率的锁相回路设计来实现有效数据位时间一致的高速数据传输器，则为业界长久以来所想要解决的问题。

发明内容

本发明提供了一种数据传输器，根据N个时钟脉冲信号的控制而进行数据传输，其中N个时钟脉冲信号之周期T相同且相邻两时钟脉冲信号间之相位差为T/N，而该数据传输器包含：一时钟脉冲合成器，其根据所述的N个时钟脉冲信号的电平切换边缘而相对应产生N个选择信号，所述的选择信号各具有一有效时间且所述的有效时间是非重迭地分布于该周期T中；以及一复用器，电连接于该时钟脉冲合成器，分别接收N个输入信号并受所述的选择信号的控制，以在相对应的该选择信号的该有效时间中轮流输出所述的输入信号。

根据上述构想，在本发明的数据传输器中，该时钟脉冲信号的电平切换边缘可以是该时钟脉冲信号的上升边。

根据上述构想，在本发明的数据传输器中，该时钟脉冲信号之电平切换边缘可以是该时钟脉冲信号的下降边。

根据上述构想，在本发明的数据传输器中，该有效时间可等于相位差T/N。

根据上述构想，在本发明的数据传输器中，所述的N个时钟脉冲信号可由一锁相回路根据一周期为T/2的参考时钟脉冲信号所产生。

根据上述构想，在本发明的数据传输器中，N可以等于4，而该4个时钟脉冲信号的周期T相同且相邻两时钟脉冲信号间的相位差为T/4，而该4个选择信号所具有的该有效时间亦为T/4且非重迭地平均分布于该周期T之中。

根据上述构想，在本发明的数据传输器中，还可包含有一触发器组，与该复用器电连接，接收所述的N个时钟脉冲信号以及N个输入信号，其根据N个时钟脉冲信号的电平切换边缘触发而依序闩锁住所述的N个输入信号并输出至该复用器。

根据上述构想，在本发明的数据传输器中，该时钟脉冲合成器可由N个构造相同的选择信号生成单元构成，该选择信号生成单元是将相位差为T/N的相邻两时钟脉冲信号间进行一逻辑运算而获得该选择信号。

本发明的另一方面是一种数据传输器，根据多个时钟脉冲信号的控制而进行数据传输，所述的时钟脉冲信号的周期T相同且相邻两时钟脉冲信号间的相位差为固定值，而该数据传输器包含：一时钟脉冲合成器，根据所述的时钟脉冲信号的电平切换边缘而相对应产生多个选择信号，所述的选择信号各具有一有效时间且所述的有效时间是分布于该周期T中；以及一复用器，电连接于该时钟脉冲合成器，分别接收多个输入信号并受所述的选择信号的控制，以在相对应的该选择信号的该有效时间中轮流输出所述的输入信号。

根据上述构想，在本发明的数据传输器中，该时钟脉冲信号之电平切换边缘可以是该时钟脉冲信号之上升边。

根据上述构想，在本发明的数据传输器中，该时钟脉冲信号的电平切换边缘可以是该时钟脉冲信号的下降边。

根据上述构想，在本发明的数据传输器中，该有效时间可等于该相位差。

根据上述构想，在本发明的数据传输器中，所述的N个时钟脉冲信号可由一锁相回路根据一周期为T/2的参考时钟脉冲信号所产生。

根据上述构想，在本发明的数据传输器中，更可包含有一触发器组，电连接与该复用器，接收所述的时钟脉冲信号以及所述的输入信号，其是根据所述的时钟脉冲信号的电平切换边缘触发而依序闩锁住所述的输入信号并输出至该复用器。

根据上述构想，在本发明的数据传输器中，该时钟脉冲合成器可由多个构造相同的选择信号生成单元构成，该选择信号生成单元是将相邻两时钟脉冲信号间进行一逻辑运算而获得该选择信号。

本发明的再一方面是一种数据传输方法，其是根据N个时钟脉冲信号的控制而进行数据传输，其中N个时钟脉冲信号的周期T相同且相邻两时钟脉冲信号间的相位差为T/N，而该数据传输方法包含下列步骤：根据所述的N个时钟脉冲信号的电平切换边缘而相对应产生N个选择信号，所述的选择信号各具有一有效时间且所述的有效时间是非重迭地分布于该周期T中；以及分别接收N个输入信号并受所述的选择信号的控制，以在相对应的该选择信号的该有效时间中轮流输出所述的输入信号。

根据上述构想，在本发明的数据传输方法中，该时钟脉冲信号的电平切换边缘可以是该时钟脉冲信号的上升边。

根据上述构想，在本发明的数据传输方法中，该时钟脉冲信号的电平切换边缘可以是该时钟脉冲信号的下降边。

根据上述构想，在本发明的数据传输方法中，该有效时间可等于相位差T/N。

根据上述构想，在本发明的数据传输方法中，所述的N个时钟脉冲信号可由一锁相回路根据一周期为T/2的参考时钟脉冲信号所产生。

根据上述构想，在本发明的数据传输方法中，N＝4，而该4个时钟脉冲信号的周期T相同且相邻两时钟脉冲信号间的相位差为T/4，而该4个选择信号所具有的该有效时间亦为T/4且非重迭地平均分布于该周期T之中。

本发明的又一方面是一种数据传输方法，根据多个时钟脉冲信号的控制而进行数据传输，所述的时钟脉冲信号的周期T相同且相邻两时钟脉冲信号间的一相位差为固定值，而该数据传输方法包含下列步骤：根据所述的时钟脉冲信号的电平切换边缘而相对应产生多个选择信号，所述的选择信号各具有一有效时间且所述的有效时间是分布于该周期T中；以及分别接收多个输入信号并受所述的选择信号的控制，以于相对应的该选择信号的该有效时间中轮流输出所述的输入信号。

根据上述构想，在本发明的数据传输方法中，该时钟脉冲信号的电平切换边缘可以是该时钟脉冲信号的上升边。

根据上述构想，在本发明的数据传输方法中，其中该时钟脉冲信号的电平切换边缘可以是该时钟脉冲信号的下降边。

根据上述构想，在本发明的数据传输方法中，该有效时间可等于该相位差。

根据上述构想，在本发明的数据传输方法中，所述的N个时钟脉冲信号可由一锁相回路根据一周期为T/2之参考时钟脉冲信号所产生。

附图说明

图1(a)、(b)是用于倍速数据传输率的现有数据传输器的方块示意图以及相关信号波形时序示意图；

图2(a)、(b)是本发明高速数据传输器的较佳实施例方块示意图以及相关信号波形时序示意图；

图3(a)、(b)是本发明高速数据传输器中该时钟脉冲合成器的较佳实施例方块示意图以及相关信号波形时序示意图。

具体实施方式

图2(a)是本发明高速数据传输器。首先，本发明所使用的锁相回路(未绘示)根据时钟脉冲信号(以下简称CK)来产生频率减半且相位与前一个时钟脉冲相差90度(1/4周期)的各种时钟脉冲使用于数据传输器的输入端。亦即频率为CK的一半且无相位差的CK2_0，频率为CK的一半且90度相位差的CK2_90，频率为CK的一半且180度相位差的CK2_180，以及频率为CK的一半且270度相位差的CK2_270。

而为了要实现倍数数据传输率，数据传输器输入端所处理的数据位长度必须与输出端成四倍数关系。其原理如下：

数据传输器40的输入端有四组数据由最低位数据至最高位数据依序为D1、D2、D3、D4，并且依序输入第一触发器组20、第二触发器组22、第三触发器组24、第四触发器组26。其中，第一触发器组20与第二触发器组22根据CLK_270的上升边来闩锁D1与D2并由输出端TX_D1与TX_D2输出；同理，第三触发器组24、第四触发器组26根据CLK_90的上升边来闩锁D3与D4并由输出端TX_D3与TX_D4输出。

时钟脉冲合成器(Clock Synthesis)36接收CK2_0、CK2_90、CK2_180、以及CK2_270用以产生四个选择信号，依照本实施例，第一选择信号(S1)在一个周期中仅在CK2_0与CL2_90的上升边之间出现高电平，其它则为低电平。第二选择信号(S2)在一个周期中仅在CK2_90与CL2_180的上升边之间出现高电平，其它则为低电平。第三选择信号(S3)在一个周期中仅在CK2_180与CL2_270的上升边之间出现高电平，其它则为低电平。第四选择信号(S4)在一个周期中仅在CK2_270与CL2_0的上升边之间出现高电平，其它则为低电平。

复用器32连接至时钟脉冲合成器36并且根据第一选择信号(S1)、第二选择信号(S2)、第三选择信号(S3)、与第四选择信号(S4)的高电平来将复用器32输入端的TX_D1、TX_D2、TX_D3、与TX-D4送至输出端(TX_D)并由输出输入垫电路34输出至数据传输器40所连接的输出输入总线。如此，即可实现倍数数据传输率的数据传输器。

图2(b)是本发明高速数据传输器的较佳实施例的信号波形时序示意图，通过该图可清楚地了解，在CK2_270的上升边，D1与D2的数据会被闩锁于第一触发器组20与第二触发器组22。同理，在CK2_90的上升边，D3与D4的数据会被闩锁于第三触发器组24与第四触发器组26。因此，第一触发器组20会在CK2_270的上升边依序闩锁住1、5、9的数据至TX_D1。第二触发器组22会在CK2_270的上升边依序闩锁住4、8、12的数据至TX_D2。第三触发器组24会在CK2_90的上升边依序闩锁住3、7、11的数据至TX_D3。第四触发器组26会在CK2_90的上升边依序闩锁住4、8、12的数据至TX_D4。

而四个选择信号依序出现高电平。因此，TX_D1、TX_D2、TX_D3、与TX_D4上的数据会依序被输出至TX_D。亦即，当S1出现高电平时，TX_D1上的数据会输出至TX_D。当S2出现高电平时，TX_D2上的数据会输出至TX_D。当S3出现高电平时，TX_D3上的数据会输出至TX_D。当S4出现高电平时，TX_D4上的数据会输出至TX_D。所以，TX_D上就会依序出现1、2、3、...、12的数据。

由于现有时钟脉冲信号的工作周期不易控制，导致复用器输出数据的有效数据位时间不能一致。而本发明的时钟脉冲合成器36输出的选择信号是根据时钟脉冲信号的上升边来决定其高电平出现的时间。而由于锁相回路能够提供各种相位延迟精确的时钟脉冲信号，因此各种选择信号出现高电平的时间会相同，且与时钟脉冲信号的工作周期无关。所以，复用器32输出数据的有效数据位时间可以控制到完全相同，因此现有数据的有效数据位时间不能一致的问题可完全获得解决。

图3(a)是时钟脉冲合成器的部分电路图，如图所示，CK_0输入至串接之非门52、54后输入至与非门60。而CK_90输入至串接的非门56与传输闸(Transmission gate)58后输入至与非门60。而与非门60输出再经过另一非门62即成为第一选择信号(S1)。同理，第二选择信号(S2)、第三选择信号(S3)与第四选择信号(S4)皆可以根据此电路来实现。而其间相关信号波形时序图则请参照图3(b)所示。

当然，本发明是针对倍数数据传输率来设计，因此输入端的时钟脉冲速度与处理数据位长度必须相互配合。由于时钟脉冲速度较慢的锁相回路设计较简单，因此本发明是利用时钟脉冲信号频率较低的锁相回路来处理较长的数据位长度，并配合准确的选择信号来实现有效数据位时间完全相同。

因此，本发明的优点在于提出一种高速数据传输器，其使用锁相回路来产生频率较低的时钟脉冲信号用以处理较长的数据位长度，并配合准确的选择信号来实现数据输出端上的有效数据位时间完全相同。

综上所述，虽然本发明已通过较佳实施例揭露如上，然而其并非用以限定本发明，本行业的普通技术人员在不脱离本发明的精神和范围内，可进行各种更动与润饰，因此本发明的保护范围应以权利要求书界定的为准。

Claims (10)

1.一种数据传输器，根据N个时钟脉冲信号的控制而进行数据传输，其中N个时钟脉冲信号的周期T相同且相邻两时钟脉冲信号间的相位差为T/N，其特征在于，该数据传输器包含：

一时钟脉冲合成器，其根据所述的N个时钟脉冲信号的电平切换边缘而相对应产生N个选择信号，所述的选择信号各具有一有效时间且所述的有效时间是非重迭地分布于该周期T中；以及

一复用器，电连接于该时钟脉冲合成器，分别接收N个输入信号并受所述的选择信号的控制，以在相对应的该选择信号的该有效时间中轮流输出所述的输入信号。

2.如权利要求1所述的数据传输器，其特征在于所述的时钟脉冲信号的电平切换边缘是选自该时钟脉冲信号的上升边与该时钟脉冲信号的下降边之一，而该有效时间是等于相位差T/N。

3.如权利要求1所述的数据传输器，其特征在于所述的N＝4，该4个时钟脉冲信号是由一锁相回路根据一周期为T/2的参考时钟脉冲信号所产生，而该4个时钟脉冲信号的周期T相同且相邻两时钟脉冲信号间的相位差为T/4，而该4个选择信号所具有的该有效时间亦为T/4且非重迭地平均分布在该周期T之中。

4.如权利要求1所述的数据传输器，其特征在于还包含有一触发器组，与该复用器电连接，接收所述的N个时钟脉冲信号以及N个输入信号，其是根据N个时钟脉冲信号的电平切换边缘触发而依序闩锁住所述的N个输入信号并输出至该复用器，而该时钟脉冲合成器是由N个构造相同的选择信号生成单元构成，该选择信号生成单元是将相位差为T/N的相邻两时钟脉冲信号间进行一逻辑运算而获得该选择信号。

5.一种数据传输器，根据多个时钟脉冲信号的控制而进行数据传输，所述的时钟脉冲信号的周期T相同且相邻两时钟脉冲信号间的一相位差为固定值，其特征在于，该数据传输器包含：

一时钟脉冲合成器，根据所述的时钟脉冲信号的电平切换边缘而相对应产生多个选择信号，所述的选择信号各具有一有效时间且所述的有效时间是分布于该周期T中；以及

一复用器，电连接于该时钟脉冲合成器，分别接收多个输入信号并受所述的选择信号的控制，以在相对应的该选择信号的该有效时间中轮流输出所述的输入信号。

6.一种数据传输方法，根据N个时钟脉冲信号的控制而进行数据传输，其中N个时钟脉冲信号的周期T相同且相邻两时钟脉冲信号间的相位差为T/N，其特征在于，该数据传输方法包含下列步骤：

根据所述的N个时钟脉冲信号的电平切换边缘而相对应产生N个选择信号，所述的选择信号各具有一有效时间且所述的有效时间是非重迭地分布于该周期T中；以及

分别接收N个输入信号并受所述的选择信号的控制，以于相对应的该选择信号的该有效时间中轮流输出所述的输入信号。

7.如权利要求6所述的数据传输方法，其特征在于所述的时钟脉冲信号的电平切换边缘是选自该时钟脉冲信号的上升边与该时钟脉冲信号的下降边中之一，而该有效时间等于相位差T/N。

8.如权利要求6所述的数据传输方法，其特征在于所述的N＝4，该4个时钟脉冲信号是由一锁相回路根据一周期为T/2的参考时钟脉冲信号所产生，而该4个时钟脉冲信号的周期T相同且相邻两时钟脉冲信号间的相位差为T/4，而该4个选择信号所具有的该有效时间亦为T/4且非重迭地平均分布于该周期T之中。

9.一种数据传输方法，根据多个时钟脉冲信号的控制而进行数据传输，所述的时钟脉冲信号的周期T相同且相邻两时钟脉冲信号间的一相位差为固定值，其特征在于，该数据传输方法包含下列步骤：

根据所述的时钟脉冲信号的电平切换边缘而相对应产生多个选择信号，所述的选择信号各具有一有效时间且所述的有效时间是分布于该周期T中；以及

分别接收多个输入信号并受所述的选择信号之控制，以于相对应的该选择信号的该有效时间中轮流输出所述的输入信号。

10.如权利要求9所述的数据传输方法，其特征在于所述的有效时间等于该相位差，而所述的N个时钟脉冲信号是由一锁相回路根据一周期为T/2的参考时钟脉冲信号所产生。

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