CN1327552A - 用于低功率集成电路的快速芯片内电压产生器 - Google Patents

Abstract

一个芯片内电压产生电路被提供,以用于集成电路,例如使用低供电电压的闪存存储器器件。这个电压产生电路包括第一和第二电平检测器(209和210),和一个提升驱动器(204),其中这个电压产生电路对这些检测器的输出作出响应,以第一和第二速率进行电荷泵浦。

Description

用于低功率集成电路的快速芯片内电压产生器

本发明的背景

本发明涉及用于在芯片内产生不是提供到这个芯片的一个电源电压范围内的一个电压的芯片内电压产生技术；更特别地，涉及在低功率存储器器件，如闪存，掩模ROM，和SRAM上产生字电压，其中供电电压可能比用于读取存储器内数据所需要的读取电压低。

相关技术的描述

过去所制造的集成电路的工作电压一般是5伏，其电压波动范围为+/-10％。当然，也可以使用其它类型的供电电压。目前很多应用的需求是，设计能够工作在较低供电电压范围内的集成电路。一般来说，低的供电电压能够对这些器件进行低功率操作，并且在小型设备中容易使用电池进行供电。例如，已经在作为一个标准的一个低供电电压已经被规定为在大约2.7V到3.6V内进行工作。其它更低的供电电压标准也正在开发中。

但是，为了某些目的，经常设计芯片内电路来工作在更高的电压。例如，在存储器器件中，例如闪存，向存储器单元提供一个门电压的字线通常被设计成工作在4V或者更高的读取电压。这样，低电源电压就不足以直接向一个芯片提供足够高的、能够驱动字线的电压。通过在集成电路中包括电荷泵或者其它电压供电提升器来在芯片上提供更高的工作电压，就可以解决这个问题。例如，见美国专利No.5,511,020，题为“BOOSTED REGULATED POWER SUPPLY WITHREFERENCE TRACKING FOR MULTI-DENSITY AND LOWVOLTAGE SUPPLY MEMORIES”。这个′026专利描述了具有被构造成提供比供电电压更高的字线电压的电荷泵的一个集成电路存储器。另外，这个′026专利描述了使用芯片内电荷泵来向多电平/存储器器件提供多个字线电压，以使与使用一个标准供电电压而正常可以获得的工作容限相比，能够在存储器单元状态之间获得更大的工作容限。

与现有技术中对用于这些目的的芯片内电荷泵相关的一个问题在于难以产生一个被很好整流的输出电平而又不牺牲速度。在每单元多个电平的存储器器件中，或者对读取电压的工作容限很小的低电压器件来说，整流很好的电平特别重要。但是，能够进行快速地读取也是所希望的。将一个电荷泵输出建立到一个整流很好的电平所需要的时间通常会对一个读取操作，或者需要一个电荷泵所产生的输出进行操作的其它操作，产生一个大的延迟。

所以，希望能够提供一个芯片内电压供电电路，以用于集成电路，并能够对芯片内电压提供更精确的控制，并且能够进行快速的操作。

本发明提供了一个芯片内电压产生电路，它适合用于具有一个低供电电压(例如2.7V到3.6V)的集成电路中，例如闪存。根据本发明的一个方面，其特征是一个集成电路，其供电电压输入被调节成能够接收在一预规定电压范围内的一个供电电压，并且在这个集成电路上包括使用比这个预规定供电电压高的一个芯片内电压的部件。一个电压提升电路被连接到这个供电电压输入和被连接到一个提升信号，这个提升电路能够对这个提升信号的跳变作出响应，提升这个集成电路上一个节点上的芯片内电压。这个电压提升电路的一第一模式是，对这个跳变作出响应，以一第一提升速率提升芯片内电压，直到一第一阈值，其一第二模式是，在达到这第一阈值后，以一第二提升速率提升芯片内电压，直到一第二阈值。在这个优选实施方式系统中，第二提升速率比第一提升速率低。一个检测电路被连接到这个集成电路上接收这个芯片内电压的节点，并且也被连接到这个电压提升电路。这个检测电路向这个电压提升电路发信号表示何时这个节点达到这第一阈值，向这个电压提升电路发信号表示何时这个节点达到这第二阈值。根据本发明的一个方面，在这个提升信号跳变的5纳秒内，达到第一阈值，更优选地，在2纳秒内达到第一阈值。

根据本发明的一个方面，这个检测电路包括在这个节点达到第一阈值的第一时间间隔内向这个电压提升电路提供第一控制信号的第一检测器。在这第一时间间隔内，这个电压提升电路继续以第一速率进行提升。第二检测器被连接到这个节点，并且在这个节点达到第二阈值的第二时间间隔内向这个电压提升电路提供第二控制信号。在这个第二时间间隔内，这个电压提升电路继续以第二速率进行提升，以使在这个节点的芯片内电压在第二时间间隔内增加的电压比在第一时间间隔内所增加的电压少。在第二检测器检测第二阈值与电压提升电路的发信令之间的间隔内进行较慢的提升，能够对第二阈值的通过作出响应，能够更精确地控制电压提升电路的关闭。这允许在对一单个跳变作出响应，而泵浦这个电压的初始部分期间，进行非常快速的提升，而保持一个更精确的关闭。

根据本发明的另一个方面，这个电压提升电路包括一个电容器，和连接到这个电容器的一端的一个驱动电路。这个驱动电路通过在第一模式期间，以第一速率提供电流而向这个电容器提供跳变，在第二模式期间，以第二速率提供电流。在一个方法中，这个驱动电路包括一个反相器，其一个输入被连接到来接收这个提升信号，一个输出被连接到这个电容器。这个反相器具有第一和第二供电端子，并且一个电流源被连接到第一和第二供电端子中的一个，并且具有以一第一速率提供电流的一第一模式，和具有以第二速率提供电流的第二模式。使用这个方法，在这个电容器上增加电压的速率可以被使用第一和第二模式来进行控制，以建立较快和较慢的泵浦。

根据本发明的另一个方面，这个电压提升电路包括第一级和第二级。这第一级包括具有第一和第二端子的一个电容器，具有连接到这个第二端子电容器的一个阳极和连接到这个集成电路上的节点的阴极的一个二极管。一个驱动器被连接到这个电容器的第一端子，并且向这个第一电容器提供第一跳变信号。这第二级包括具有连接到这个集成电路上的节点的第一端子的一个电容器。第二驱动器被连接到这第二电容器的第二端子，并且根据如上面所讨论的两个操作模式，向这个电容器的第二端子提供提升信号的跳变。

在本发明的一个方面中，这个电路也包括连接到第一级中二极管的阳极的第一预充电电路，和连接到这个二极管的阴极的第二预充电电路。

另外，根据一个优选实施方式的这个电路在芯片上包括被调节成产生第一跳变信号和提升信号的跳变的逻辑。

本发明特别适合用于集成电路存储器的实现，这个集成电路存储器包括一个存储器单元阵列，多个字线和多个位线。一组字线驱动器被连接到多个字线，并且利用比供电电压输入预规定范围高的一个字线电压。逻辑检测到这个集成电路上的一个事件，例如一个地址信号的跳变，产生一个提升信号的一个跳变。如上面所描述的一个电压提升电路和检测电路被包括在这个芯片中，以提供字线电压的提升。根据本发明的一个方面，这个集成电路存储器包括一个ROM单元阵列。在另一个方面中，存储器单元阵列包括浮栅存储器单元，例如闪存。

可以根据这些图，和后面的详细描述与权利要求书，更清楚本发明的其它方面与优点。

图1是包括根据本发明的芯片内电压提供电路的一个集成电路存储器器件的一个框图。

图2是在图1的系统中所使用的、本发明的字线提升电路的一个框图。

图3是用于描述本发明操作的一个时序图。

图4是根据本发明的提升电路的一个优选实施方式的一个电路图。

图5是用于产生图4的提升电路所使用的跳变信号的逻辑的一个电路图。

图6是与图4的电路组合使用的一个电压电平检测器的一个电路图。

图7是图4的电路所使用的一第二电压电平检测器的一个电路图。

图8是图4的电路所使用的一个预充电电路的一个电路图。

图9是图4的电路所使用的一第二预充电电路的一个电路图。

参考图1-9，来详细描述本发明的实施方式，其中图1是包括用于产生读取模式字线电压的芯片内电压供电电路的一个闪存存储器器件的一个概览图。这样，图1显示了一个集成电路。这个集成电路包括被调节成接收一个供电电压VDD的一个供电电压输入10。在一个示例性实施方式中，这个供电电压是2.7到3.6V。另外，提供了一个地输入11。其它输入和输出管脚被包括在这个集成电路上，包括地址输入12，控制信号输入例如一个芯片使能输入13和一个输出使能输入14，和数据输入/输出管脚15。

这个集成电路包括一个闪存存储器阵列16，包括浮栅晶体管，一个ROM单元阵列，例如掩模ROM单元，或者其它存储器单元。阵列16包括多个用例如箭头17所表示的字线。字线被一个字线解码器所驱动，这个字线解码器包括多个部分，包括字线解码器部分0，字线解码器部分1，字线解码器部分2，字线解码器部分3，字线解码器部分4，字线解码器部分5，字线解码器部分6，字线解码器部分7，在这个示例中。另外，一个列解码器和数据输入/输出电路18被连接到阵列16中用箭头19所表示的多个位线。这个列解码器18和这字线解码器20被从地址输入12所接收的地址所控制。这个地址的特征是在线21上包括行地址，在线22上包括列地址，它们分别驱动字线解码器20与列解码器18。另外，一个字线预解码器23被包括并且被连接到地址线12。这个字线预解码器在线24上产生选择控制信号SEL(0-7)，这些选择控制信号分别被提供到字线解码器部分0-7。在这个示例中，线12上的地址的行地址部分的高3个比特被用于控制字线预解码器23，并且从字线解码器20中选择一特定的字线解码器部分。

模式逻辑26被包括在芯片内。这个模式逻辑26接收线13与14上的芯片使能与芯片选择信号，和其它信号以控制闪存存储器的操作模式。闪存存储器包括一个读取模式，一个编程模式，一个擦除模式，和其它满足编程与擦除模式的一特定实施方式的模式。线40上的一个读取控制信号被模式逻辑26所产生。编程与擦除模式字线电压泵浦28被包括在芯片内。对读取模式来说，一个读取模式字线电压提升电路29被包括在芯片内。根据本发明，这个读取模式字线电压提升电路29包括一个快速的、多级的提升电路。这个读取模式字线电压提升电路29的输出包括线30上的一个字线电压AVX(0-7)，分别用于相应的字线解码器部分。根据本发明，读取模式字线电压提升电路29对AVX30的电平作出响应。另外，这个读取模式字线电压提升电路29对地址跳变检测电路33作出响应。这个地址跳变检测电路33在线35上产生一个信号，以表示地址的变化。

这样，如图1所显示的，本发明用于一个闪存存储器器件的读取模式的字线电压产生。本发明特别适合用于范围例如为2.7到3.6V的低供电电压的闪存存储器。本发明也适合于ROM阵列，和其它需要在一个节点提升电压的器件，例如这个集成电路上的节点30。

图2提供了根据本发明的一个字线电压提升电路的一个示意图框图。这个电路包括一个地址变化检测电路200，它接收作为输入的、集成电路上的地址，在线201上产生作为输出的、一个地址变化检测信号ATD，在线202上产生一第一地址变化检测脉冲ATD1ST，和在线203上产生一第二地址变化检测脉冲ATD2ND。线203上的这第二脉冲ATD2ND被连接到一第一级提升驱动器和包括一个泵浦电容器C1的逻辑模块204。这个泵浦电容器被连接到二极管205的阳极。二极管205的阴极被连接到产生电压AVX的节点206。一第二级提升驱动器和逻辑模块207也被连接到接收线203上的脉冲ATD2ND和接收线201上的地址变化检测信号ATD。第二级模块207的输出将线208上的一个提升信号提供到一个电容器C2。这个电容器的一第二端子被连接到节点206，并且分别在线211上产生一第一控制信号CT1和在线212上产生一第二控制信号CT1SP。这些信号被提供到第二级模块207，并且对线208上的提升信号的跳变作出响应而控制电容器C2的充电速率。

图2中的字线电压产生器也包括一第一预充电电路215和一第二预充电电路216。这第一和第二预充电电路215，216将二极管205的阳极和节点206预充电到靠近供电电压的一个电平，以便于实现提升过程。控制信号，包括线217上的一个芯片使能激活低CEL信号，线218上的一个使能准备好信号ENRDYB，和线219上的一个使能地址变化检测信号ENATD被提供到这些预充电电路。另外，这些预充电电路对线202上的第一地址变化脉冲ATD1ST信号作出响应。

图3是这个地址变化检测信号和节点206上的AVX信号的电平的一个时序图。

图3中，输入到这个地址变化检测信号的地址被用轨迹300所表示。线201上的地址变化检测信号用轨迹301所表示，第一地址变化检测脉冲ATD1ST被用轨迹302所表示，并且第二地址变化检测脉冲被用轨迹303所表示。节点206上的电压AVX的电平被用轨迹304所表示。

在这个示例中，线304上的AVX信号的电平从如点310所表示的、大约供电电压电平VDD开始。在时间311，在这个集成电路的输入上的地址改变。这促使在时刻311，一个地址变化检测信号跳变到一个高电平状态，并且在时刻312，跳变到一个低电平状态。线301上时刻311与312之间的ATD的间隔大约是20纳秒，在这个示例中。这个地址变化检测电路200产生一在时刻311开始而在时刻312结束的一第一脉冲，如线302上的ATD1ST信号所表示的。这个ATD2ND信号在时刻313跳变到高电平状态，在时刻314变化到低电平状态，时刻314靠近时刻312。

节点AVX的提升从时刻311的ATD1ST脉冲所促使的预充电开始。在图3的轨迹304中，这个预充电不反映出AVX信号的任何电平变化。但是，如果在ATD信号以前，这个AVX信号没有被预充电到VDD电平，然后，其电平将被提升到靠近VDD。这个预充电电路也预调节电容器C1以提升到高于VDD的电平。

在时刻313，ATD2ND信号的上升沿，第一级提升泵浦促使电容器C1上的一个跳变。这将二极管205的阳极提升到节点206的电平，并且包括AVX信号的一个增加，如在时刻313和312之间区域315所表示的。

在时刻312，在ATD信号的下降沿，第二级泵浦在时刻312后面的轨迹304的陡峭区域316中，使提升信号208高速跳变。在时刻317，电压电平检测器B 210检测到这个AVX信号已经越过了一第一阈值。这促使第二级泵浦切换到一个较低的提升速率，如恰在时刻317后面的轨迹304的区域319所表示的。

在时刻318，电平检测器A 209检测到这个电压电平AVX已经达到了一最终阈值，并且在线211上产生控制信号CT1。这促使第二级泵浦207的提升速度停止下来。

在这个示例中，在时刻312与时刻317之间的快速提升间隔比2纳秒少，或者比大约5纳秒少。在时刻317与时刻318的轨迹319期间的较低提升速率间隔比大约10纳秒少，或者比大约20纳秒少。

总的来说，间隔319期间的较低提升速率允许反馈电路有更多的时间来对AVX信号的最终电平有更精确的控制。在间隔316期间的快速提升速率大大加速了提升过程，而没有牺牲截止电平的准确性。

图4，5，6，7，8和9提供了本发明一个优选实施方式中电压提升电路的一个详细电路图。图4显示了第一级泵浦和第二级泵浦。这第一级泵浦接收在线400上的第二脉冲ATD2ND。这个信号通过反相器401，反相器402，反相器403，和反相器404被提供到电容器C1的一第一端子。这样，在线400上的脉冲ATD2ND的上升沿，在电容器C1的第一端子上的信号从一个低电平值变化到一个高电平值。电容器C1的第二端子被连接到二极管405的阳极。二极管405的阴极被连接到产生AVX电压的节点406。

第二级泵浦包括线400上的第二脉冲ATD2ND和线410上的地址变化检测信号ATD。这些信号被作为输入提供到一个或非门411，这个或非门411向一个反相器412提供输入。反相器412的输出被提供到一个置位-复位SR锁存器413的复位输入，并且作为一个或非门414的一个输入。一个有效低芯片使能信号CEB 415被提供到SR锁存器413的置位输入。这个SR锁存器的输出是或非门414的一第二输入。或非门414的输出驱动反相器416，这个反相器416又依次驱动反相器417。反相器417向反相器418和反相器419提供输入。反相器419的输出被连接到电容器420的一第一端子。电容器420的一第二端子被连接到N沟道晶体管421的源极。N沟道晶体管421的漏电极被连接到供电电压VDD。晶体管421的栅极接收线422上的一个控制信号ENATD。另外，电容器420被连接到一个二极管423的阳极。二极管423的阴极被连接到节点406。在泵浦电路的工作期间，线422上的控制信号将二极管423的阳极拉高到供电电压电平。这个电路包括反相器419，电容器420和晶体管421，这个晶体管421通过二极管423被连接到406，这个电路工作在一个预充电容量下。当这个ENATD信号是低电平时，CEB置位锁存器413，促使反相器419的输出产生变化。通过电容器420和二极管423，这将节点406提升到一个预充电电平，以帮助预充电功能。

当这个地址变化检测使能信号是高电平时，通过反相器418来使能提升。反相器418驱动一个两模式反相器425。这个两模式反相器的输出是线426上连接到一个电容器C2的一个提升信号。电容器C2的第二节点被提供到端子406。这个两模式驱动器425具有连接到电流源电路的一个供电电压端子，这个电流源电路包括晶体管428，429，430和431。在这个示例中，晶体管428和429包括其宽度为3微米，其长度为5微米的P沟道晶体管。在相应的二极管结构中，晶体管428和429的栅极和漏电极被连接到一起。晶体管的N势阱被连接到它们相应的源。这些晶体管给驱动器425的供电电压端子提供了一个弱上拉作用，以避免它浮动。

晶体管430和431建立对线426上提升信号的两个提升速率。在这个示例中，晶体管430的宽度大约是晶体管431宽度的5分之一(例如，50微米)，其长度大约是5微米。晶体管430是一个P沟道晶体管，其控制信号CT1被连接到其栅极。晶体管431是一个P沟道晶体管，其控制信号CT1SP被连接到其栅极。晶体管431的宽度大约是晶体管430的5倍(例如，250微米)，其长度大约是0.5微米。这样，晶体管431被CT1SP所控制，并且比被CT1所控制的晶体管430强得多。晶体管430和431的漏电极均被连接到驱动反相器425的供电电压端子。当CT1和CT1SP均是低电平时，就在提升信号426中产生一个非常快的提升速率，如在图3轨迹304的时刻312和317之间的间隔316所表示的。当控制信号CT1SP变为高电平时，晶体管431被关闭，并且提升速率大大降低，并且仅被晶体管430所驱动。这被表示在图3轨迹304的时刻317和318之间的间隔319期间，较低的提升速率上。

节点426上的提升速率直接通过节点406上的电容器C2所反映，其方式如图3的轨迹304。

晶体管430和431的栅极上的CT1和CT1SP控制信号被如图6和7所显示的电平检测器所产生。这个ATD1ST脉冲和ATD2ND脉冲被图5中所显示的电路所产生。

图8和9中所显示的、用于在电路中建立提升操作的预充电电路被连接到这个提升电路。这第一预充电电路490被连接到二极管405的阳极。一第二充电电路491被连接到位于二极管405的阴极处的节点406。

ENRDYB，CEL，CEB，和ENATD控制信号是使用标准设计逻辑所产生的控制信号。

图5中，ATD1ST和ATD2ND信号被产生，以对线500上的一个地址变化检测ATD信号作出响应。例如，如共同申请的美国专利申请序列号No.08/751,513、题为“一个地址变化检测电路”中所显示的，这个ATD信号被产生，这个专利是1996年11月15申请的，是被Yin Liu等人所发明的，在发明时该发明被发明人所有，目前，为该同一专利受让人所有。在一个地址信号发生变化后，如图3所显示的，在这个优选实施系统中，一个大约20纳秒的ATD脉冲被产生。这个信号被施加到包括NAND门501和反相器502的一个单触发电路。ATD信号线500的输入被连接到反相器502的输入，并且被连接到NADN门501的一个输入。反相器502的输出被连接到与非门501的第二个输入。NAND门501的输出被提供到一个反相器503。这个反相器503的输出在线436上提供ATD1ST信号。这个ATD1ST信号被提供到包括反相器504和或非门505的一第二单触发电路。这个ATD1ST信号被连接到反相器504的输入，反相器504的输出被连接到或非门505的一个输入。另外，这个ATD1ST信号被连接到或非门505的第二输入。或非门505的输出被连接到一个SR锁存器506的置位输入。另外，或非门505的输出被连接到或非门507的一个输入。或非门507的第二输入是线500上的ATD信号。或非门507的输出被连接到这个SR锁存器506的复位输入。SR锁存器506的输出被连接到这个SR锁存器506的复位输入。SR锁存器506的Q输出被连接到反相器508，这个反相器508又依次驱动反相器509。反相器509的输出是线400上的ATD2ND信号。

图6中所显示的第一电平检测器产生这个CT1SP信号。图7所显示的第二电平检测器产生CT1信号。CT1SP信号的触发电平是AVX，它比CT1信号的触发电平低。图6中的这个检测器被或非门600的输出所使能，这个或非门600的输入是线601上的CEB信号，线436上的ATD1ST信号，和线700上的CT1信号。或非门600的输出通过反相器602被连接到晶体管603的栅极。另外，反相器600的输出被连接到晶体管604的栅极。当或非门600的输出是高电平时，晶体管604被打开，晶体管603被关闭，使能电平检测器电路的操作。

这个电平检测器电路包括一第一电流脚，它接收作为输入的、来自节点406的AVX信号。这个节点被连接到P沟道晶体管604的源极和N势阱。P沟道晶体管605的栅极和漏电极被连接到P沟道晶体管606的源极和N势阱。晶体管606的栅极和漏电极被连接到晶体管604的漏电极。晶体管604的源极被连接到N沟道晶体管607的漏电极和栅极。N沟道晶体管的源极被连接到地。

这个电平检测器电流的第二电流脚包括连接到这个供电电压VDD的一第一节点。一个P沟道晶体管610和一个P沟道晶体管611的源极被连接到这个供电电压。晶体管610的栅极和漏电极被连接到晶体管612的漏电极。晶体管611的栅极被连接到反相器613的输出，反相器613的输入是线614上的SBCTL1信号，这个SBCTL1信号是从反相器602的输出提供的。这样，当SBCTL1信号是高电平时，在晶体管611的栅极上的信号是低电平，使一个增加的电流流过这个电路。

晶体管612的源极被连接到地。晶体管612的栅极被连接到晶体管604的栅极，其连接方式是一个电流镜像方式。另外，晶体管612的栅极和晶体管607的栅极被连接到晶体管603的漏电极。在晶体管612的漏电极上的节点NISP被作为输入连接到一个反相器615。这个反相器615的输出被连接到一个SR锁存器616的S输入。这个SR锁存器616的复位输入被连接成接收线436上的ATD1ST信号。SR锁存器616的Q输出被连接到反相器617，这个反相器617驱动反相器618。反相器618的输出是线620上的控制信号CT1SP。在工作中，当信号AVX增加时，流过检测器的电流镜像脚的电流增加。当流过晶体管610和611的电流增加时，电压NISP就下降。当NISP电压下降到比反相器615的跳开点低时，锁存器616被置位产生CT1SP信号。

图7显示了用于产生CT1信号的电平检测器。这个电平检测器被一个或非门701的输出所使能，这个或非门701接收线601上的CEB信号，接收线436上的ATD1ST信号。或非门701的输出被连接到N沟道晶体管702的栅极，被连接到反相器703的输入。反相器703的输出被连接到N沟道晶体管704的栅极。晶体管704的漏电极被连接到节点705。晶体管704的源极被连接到地。这样，当或非门701的输出变为高电平时，这个电路通过关闭晶体管704和打开晶体管702而被使能。另外，反相器703的输出产生控制信号SBCTL，这个控制信号SBCTL被提供到反相器706的输入。反相器706的输入上的一个高电平打开晶体管707。

这个电平检测器包括连接到节点406上电压AVX的一第一电流脚。节点406被连接到P沟道晶体管708的源极和N势阱。晶体管708的栅极和漏电极被连接到P沟道晶体管709的源极和N势阱。晶体管709的栅极和漏电极被连接到晶体管710的源极和N势阱，和连接到晶体管711的源极和N势阱。晶体管710的栅极被连接到接收线700上的控制信号CT1。晶体管711的栅极和漏电极和晶体管710的漏电极被连接到N沟道晶体管712的栅极和漏电极。晶体管712的源极被连接到一个三势阱N沟道晶体管713的栅极和漏电极。晶体管713的隔离势阱被连接到AVX节点406。晶体管713的P势阱和源极被连接到晶体管702的漏电极。晶体管702的源极被连接到节点705的晶体管714的漏电极和栅极。晶体管714的源极被连接到地。

这个电平检测器的第二电流脚包括晶体管707，晶体管707的源极被连接到供电电压，其漏电极被连接到晶体管715的漏电极。晶体管715的源极被连接到地。晶体管715的栅极预晶体管714一起被连接到705。另外，晶体管716的源极被连接到供电电压，其栅极和漏电极被连接到晶体管715的漏电极。

这个电路的工作方式如上面参考图6所描述，除了阈值更高外。这样，当电压电平AVX增加时，流过电流镜像脚的电流增加。当这个电流达到一个特定电流值时，在反相器717的输入节点NI上的电压达到这个反相器的跳开点。反相器717的输出被连接到一个SR锁存器718的置位输入。SR锁存器718的Q输出被连接到反相器719，反相器719反过来驱动反相器720。反相器720的输出是线700上的CT1信号。SR锁存器718上的复位输入接收在线436上的ATD1ST信号。

当CT1信号变为高电平时，晶体管710被关闭。这减少了流过电平检测器的电流，并且节省了这个电路的能量。

这里所显示的电平检测电路组成这个优选实施方式。有很多根据本发明可以被利用的电平检测电路方法。应理解，因为根据本发明在泵浦的第一级期间，AVX电压电平快速增加，因此使用图6和7的电路，或者其它类型的电平检测器来检测AVX电平浮移时，所涉及的、不到1个纳秒量级的延迟对精确的关闭是很重要的。根据本发明，通过当这个电平达到所希望的截止电平时减少提升速率，解决了将这些检测器的定时调谐到一个纳秒或者更少的范围内、以将AVX信号的提升电平截止到一优选预定电平的能力。这样，CT1SP信号之间和最终达到提升的相对定时是不太重要的。根据本发明，避免了一个过冲的条件，而允许快速提升。

图8显示了第一预充电电路490。它接收作为输入信号的线435上的一个使能ATD信号，和接收线436上的第一ATD脉冲ATD1ST信号。这些信号作为输入被提供到一个与非门437，与非门437的输出驱动了反相器438。反相器438的输出被连接到连接了电容器的晶体管439的源极和漏电极。晶体管439的栅极被连接到N沟道晶体管440的栅极。N沟道晶体管440的源极被连接到线432，线432被连接到二极管405的阳极，并且晶体管440的漏电极被连接到供电电压VDD。晶体管440的栅极被包括P沟道晶体管441的一个电路所进行偏置，这个P沟道晶体管441的源极被连接到供电电压VDD，其栅极被连接到线442上的控制信号ENRDYB，其漏电极被连接到一个二极管443的阳极。二极管443的阴极被连接到晶体管440的栅极。一个晶体管444的漏电极被连接到晶体管440的栅极，其源极被连接到地。晶体管446的栅极被连接到线442上的控制信号ENRDYB。在工作中，晶体管440的栅极对线442上ENRDYB端子上的一个低信号作出响应，被连接到一个电平，这个电平是由供电电压下面的晶体管441和二极管443上的电压降所决定。当线445上的控制信号CEL变为高电平时，这个节点被连接到地。类似地，当这个控制信号ENRDYB变为高电平时，这个节点通过晶体管446被连接到地。

另外，预充电电路包括晶体管450，晶体管450的栅极和漏电极被连接到供电电压，其源极通过线430被连接到二极管405的阳极。这个连接成二极管的晶体管450在开始时将该节点的电压维持在比VDD低一个阈值电压降。对这个ATD1ST作出响应，晶体管440的栅极被提升以对晶体管440和450上的阈值压降进行补偿，以将二极管405的阳极拉高到VDD电平。

第二预充电电路被显示在图9中，并且与第一预充电电路类似。它接收线435上的、作为输入的ENATD信号，和接收线436上的ATD1ST信号。这些信号被作为输入提供到一个与非门457，这个与非门457驱动反相器458。反相器458被连接到连接了一个电容器的晶体管459的源极和漏电极。晶体管459的栅极被连接到晶体管460的栅极。晶体管460的栅极也被包括P沟道晶体管461的电路所进行偏置，P沟道晶体管461的源极被连接到供电电压VDD，其漏电极通过二极管462被连接到晶体管460的栅极。晶体管463和464是N沟道晶体管，它们的漏电极被连接到晶体管460的栅极，它们的源极被连接到地。晶体管463的栅极接收在线445上的CEL控制信号。晶体管461的栅极和晶体管464的栅极接收作为输入的、线442上的控制信号ENRDYB。

第二预充电电路也包括晶体管470，晶体管470的栅极和漏电极被连接到供电电压VDD，其源极被连接到线431，再被连接到节点406。

在这个示例电路中，图4-9的电路部件的相对尺寸和参数如下面的表所显示的：

电容器C1	150皮法
		电容器C2	250皮法
电容器420	40皮法
		反相器425	P沟道宽度：250微米P沟道长度：0.5微米N沟道宽度：250微米N沟道长度：0.5微米
晶体管430	宽度50微米长度0.5微米
		晶体管431	宽度250微米长度0.5微米
晶体管421	宽度460微米长度1.3微米
		晶体管441	宽度10微米长度0.5微米
晶体管440	宽度950微米长度1.3微米
		晶体管450	宽度95微米

	长度1.3微米
		晶体管439	宽度91.4微米长度46微米
晶体管446	宽度4微米长度1微米
		晶体管444	宽度2微米长度30微米
晶体管459	宽度91.4微米长度46微米
		晶体管464	宽度4微米长度1微米
晶体管463	宽度2微米长度30微米
		晶体管461	宽度10微米长度0.5微米
晶体管460	宽度940微米长度1.3微米
		晶体管470	宽度47微米长度1.3微米
晶体管605	宽度200微米长度1.5微米
		晶体管606	宽度200微米长度1.5微米
晶体管604	宽度200微米长度1.5微米
		晶体管607	宽度50微米长度1微米
晶体管610	宽度3微米长度50微米
		晶体管611	宽度20微米长度0.5微米
晶体管612	宽度300微米长度1微米
		晶体管702	宽度200微米长度1.5微米
晶体管708	宽度200微米长度1.5微米
		晶体管709	宽度200微米长度1.5微米

晶体管710	宽度50微米长度1.5微米
		晶体管711	宽度200微米长度1.5微米
晶体管712	宽度200微米长度1.5微米
		晶体管714	宽度50微米长度1微米
晶体管707	宽度20微米长度0.5微米
		晶体管716	宽度3微米长度50微米
晶体管715	宽度300微米长度1微米

上面所提出的晶体管尺寸和电容器参数是根据一个特定半导体器件的要求而设计的一个特定实施方式的表示。对任何给定情形，这些晶体管的相对尺寸和部件中的各种变化是合适的。但是，它们仅仅是作为一个细节来增加对这个示例电路的工作的理解。

所以，已经公开了适合用于闪存存储器和其它存储器器件的读取操作的一个两模式提升电路。这个电路也适合其它环境，其中希望有一个快速的提升并且能够有一个准确的截止电平。例如，对多电平单元来说，精确的截止电平更重要，多电平单元依赖于用于读取这个单元的各种电平的字线电压的很严格的容限。

本发明的一个优选实施方式的前述描述已经被提供，用于显示和描述。本发明不局限于所公开的精确形式。很显然，对该领域内的技术人员来说，可以进行很多的修改和变化。本发明的范围是被下面的权利要求书和它们的等价所定义。

Claims (27)

1.一个集成电路，其电源输入端用于接收在一预规定电压范围内的供电电压，并且在这个集成电路上包括使用比这个预规定电压范围高的芯片内电压的部件，这个集成电路包括：

一个电压提升电路，被连接到这个供电电压输入和被连接到一个提升信号，这个提升电路能够对这个提升信号的跳变作出响应，提升这个集成电路上一个节点上的芯片内电压，这个电压提升电路的第一模式是，对这个跳变作出响应，以第一提升速率提升芯片内电压，直到第一阈值，其第二模式是，在达到这第一阈值后，以第二提升速率提升芯片内电压，直到第二阈值，第二提升速率比第一提升速率低；和

一个检测电路，被连接到这个集成电路上接收这个芯片内电压的节点，并且也被连接到这个电压提升电路，这个检测电路向这个电压提升电路发信号表示何时这个节点达到第一阈值，也向这个电压提升电路发信号表示何时这个节点达到第二阈值。

2.如权利要求1的集成电路，其中检测电路包括：

第一检测器，连接到这个节点，在这个节点达到第一阈值的第一时间间隔内向这个电压提升电路提供第一控制信号，在这第一时间间隔内，这个电压提升电路继续以第一速率进行提升；和

第二检测器被连接到这个节点，并且在这个节点达到第二阈值的第二时间间隔内向这个电压提升电路提供第二控制信号，在这个第二时间间隔内，这个电压提升电路继续以第二速率进行提升，以使在这个节点的芯片内电压在第二时间间隔内增加的电压比在第一时间间隔内所增加的电压少。

3.如权利要求1的集成电路，其中电压提升电路包括：

一个电容器，其第一端子被连接到集成电路上的这个节点，并且具有第二端子；

连接到这个电容器的第二端的一个驱动电路，这个驱动电路通过在第一模式期间，以第一速率提供电流而向这个电容器提供跳变，在第二模式期间，以第二速率提供电流。

4.如权利要求3的集成电路，其中驱动电路包括：

一个反相器，其一个输入被连接到来接收这个提升信号，一个输出被连接到这个电容器的第二端子，并且具有第一和第二供电端子；和

一个电流源，被连接到第一和第二供电端子中的一个，并且具有以第一速率提供电流的第一模式，和具有以第二速率提供电流的第二模式。

5.如权利要求1的集成电路，其中电压提升电路包括：

第一级，包括具有第一和第二端子的第一电容器，具有连接到这个电容器的第二端子的一个阳极和连接到这个集成电路上的节点的阴极的一个二极管，并且一个驱动器被连接到这个电容器的第一端子，并且向这个第一电容器提供第一跳变信号；和

第二级，包括具有连接到这个集成电路上的节点的第一端子的第二电容器，这第二电容器具有第二端子，第二驱动器被连接到这第二电容器的第二端子，并且通过在第一模式期间以第一速率提供电流，在第二模式期间以第二速率提供电流，这个第二驱动器向这个电容器的第二端子提供提升信号的跳变。

6.如权利要求5的集成电路，包括连接到二极管的阳极的第一预充电电路，和连接到这个节点的第二预充电电路，在第一跳变信号以前，这个第二预充电电路将这第一电容器的第二端子和这个节点预充电到一个启动电压。

7.如权利要求5的集成电路，包括逻辑，对一个事件作出响应，产生第一跳变信号和提升信号的跳变。

8.如权利要求1的这个集成电路，其中这个电压提升电路在这个提升信号跳变的5纳秒内，达到第一阈值。

9.如权利要求1的这个集成电路，其中这个电压提升电路在这个提升信号跳变的2纳秒内，或者更少，达到第一阈值。

10.一个集成电路存储器，其电源输入端用于接收在一预规定电压范围内的供电电压，包括：

一个存储器单元阵列；

多个字线，连接到这个阵列中存储器单元行；

多个位线，连接到这个阵列中存储器单元的列；

一组字线驱动器，被连接到多个字线，这个字线驱动在这个集成电路上的一个节点的被选择字线上驱动一个字线电压，这个字线电压比供电电压输入预规定范围高；

逻辑，检测到这个集成电路上的一个事件，产生一个提升信号的一个跳变；

一个电压提升电路，被连接到这个供电电压输入，并且接收这个提升信号，这个电压提升电路对这个提升信号的一个变化作出响应，提升在这个集成电路上的节点上的字线电压，这个电压提升电路的第一模式是对这个跳变作出响应，以第一提升速率提升芯片内电压，直到第一阈值，其第二模式是，在达到这第一阈值后，以第二提升速率提升芯片内电压，直到第二阈值，第二提升速率比第一提升速率低；和

一个检测电路，被连接到这个集成电路上接收这个芯片内电压的节点，并且也被连接到这个电压提升电路，这个检测电路向这个电压提升电路发信号表示何时这个节点达到这第一阈值，以及向这个电压提升电路发信号表示何时这个节点达到这第二阈值。

11.如权利要求10的集成电路，包括至少一个地址输入，其中这个逻辑包括对至少一个地址输入的变化作出响应产生提升信号的变化的一个电路。

12.如权利要求10的集成电路，其中检测电路包括：

第一检测器，连接到这个节点，在这个节点达到第一阈值的一第一时间间隔内向这个电压提升电路提供一第一控制信号，在这第一时间间隔内，这个电压提升电路继续以第一速率进行提升；和

第二检测器被连接到这个节点，并且在这个节点达到第二阈值的一第二时间间隔内向这个电压提升电路提供一第二控制信号，在这个第二时间间隔内，这个电压提升电路继续以第二速率进行提升，以使在这个节点的芯片内电压在第二时间间隔内增加的电压比在第一时间间隔内所增加的电压少。

13.如权利要求10的集成电路，其中这个电压提升电路包括：

一个电容器，其第一端子被连接到集成电路上的这个节点，并且具有第二端子；

连接到这个电容器的第二端的一个驱动电路，这个驱动电路通过在第一模式期间，以第一速率提供电流而向这个电容器提供跳变，在第二模式期间，以第二速率提供电流。

14.如权利要求13的集成电路，其中这个驱动电路包括：

一个反相器，其一个输入被连接到来接收这个提升信号，一个输出被连接到这个电容器的第二端子，这个反相器具有第一和第二供电端子；和

一个电流源，被连接到第一和第二供电端子中的一个，并且具有以第一速率提供电流的第一模式，和具有以第二速率提供电流的第二模式。

15.如权利要求10的这个集成电路，其中这个电压提升电路包括：

第一级，包括具有第一和第二端子的第一电容器，具有连接到这个电容器的第二端子的一个阳极和连接到这个集成电路上的节点的阴极的一个二极管，并且一个驱动器被连接到这个电容器的第一端子，并且向这个第一电容器提供第一跳变信号；和

第二级，包括具有连接到这个集成电路上的节点的第一端子的第二电容器，这第二电容器具有第二端子，第二驱动器被连接到这第二电容器的第二端子，并且通过在第一模式期间以第一速率提供电流，在第二模式期间以第二速率提供电流，这个第二驱动器向这个电容器的第二端子提供提升信号的跳变。

16.如权利要求15的集成电路，包括至少一个地址输入，其中这个逻辑包括对在至少一个地址输入上的变化作出响应而产生第一变化信号变化，并且在第一变化信号后产生提升信号的变化的电路。

17.如权利要求15的集成电路，包括连接到二极管的阳极的第一预充电电路，和连接到这个节点的第二预充电电路，在第一跳变信号以前，这个第二预充电电路将这第一电容器的第二端子和这个节点预充电到一个启动电压。

18.如权利要求17的集成电路，包括至少一个地址输入，其中这个逻辑包括一个电路，这个电路对在至少一个地址输入上的变化作出响应而产生一个预充电信号，在预充电信号后产生第一变化信号，在这第一变化信号后产生提升信号的变化，其中第一和第二预充电电路是对这个预充电信号作出响应的。

19.如权利要求10的集成电路，其中这个存储器单元阵列包括ROM单元。

20.如权利要求10的集成电路，其中这个存储器单元阵列包括浮栅存储器单元。

21.如权利要求10的集成电路，其中这个提升电路在这个提升信号跳变的5纳秒内，达到第一阈值。

22.如权利要求10的这个集成电路，其中这个提升电路在这个提升信号跳变的2纳秒内，或者更少，达到第一阈值。

23.一个集成电路存储器，具有接收在一预规定电压范围内的供电电压的电源输入端，包括：

一个存储器单元阵列；

至少一个地址输入；

多个字线，连接到这个阵列中存储器单元行；

多个位线，连接到这个阵列中存储器单元的列；

一组字线驱动器，被连接到多个字线，这个字线驱动在这个集成电路上的一个节点的被选择字线上驱动一个字线电压，这个字线电压比供电电压输入预规定范围高；

逻辑，检测到这个集成电路上的一个事件，对至少一个地址输入上的变化作出响应，产生一个预充电信号，在这个预充电信号后产生一个提升信号的第一跳变，在这第一跳变后产生这个提升信号的第二跳变，其中这第一和第二预充电电路对这个预充电信号作出响应；

一个电压提升电路，被连接到这个供电电压输入，并且接收这个提升信号，这个电压提升电路提升在这个集成电路上的节点上的字线电压，这个电压提升电路包括：

第一级，包括具有第一和第二端子的第一电容器，具有连接到这个电容器的第二端子的一个阳极和连接到这个集成电路上的节点的阴极的一个二极管，并且一个驱动器被连接到这个电容器的第一端子，并且向这个第一电容器提供第一跳变信号；和

第二级，包括具有连接到这个集成电路上的节点的第一端子的第二电容器，这第二电容器具有第二端子，第二驱动器被连接到这个逻辑和被连接到这第二电容器的第二端子，并且通过以第一速率提供电流直到达到第一阈值，以第二速率提供电流直到达到第二阈值，这个第二驱动器向这个电容器的第二端子提供提升信号的第二跳变，其中这第一阈值是在第二跳变后比5纳秒少的时间内达到的，第二速率比第一速率低；

第一预充电电路，连接到这个二极管的阳极的，和连接到这个节点的一第二预充电电路，在第一跳变信号以前，这个第二预充电电路将这第一电容器的第二端子和这个节点预充电到一个启动电压；和

一个检测电路，被连接到这个集成电路上接收这个芯片内电压的节点，并且也被连接到这个电压提升电路。这个检测电路向这个电压提升电路发信号表示何时这个节点达到这第一阈值，向这个电压提升电路发信号表示何时这个节点达到这第二阈值；其中这个检测电路包括：

第一检测器，连接到这个节点，在这个节点达到第一阈值的一第一时间间隔内向这个电压提升电路提供一第一控制信号，在这第一时间间隔内，这个电压提升电路继续以第一速率进行提升；和

第二检测器被连接到这个节点，并且在这个节点达到第二阈值的一第二时间间隔内向这个电压提升电路提供一第二控制信号，在这个第二时间间隔内，这个电压提升电路继续以第二速率进行提升，以使在这个节点的芯片内电压在第二时间间隔内增加的电压比在第一时间间隔内所增加的电压少。

24.如权利要求23的集成电路，其中这第二驱动器包括：

一个反相器，其一个输入被连接到来接收这个提升信号，一个输出被连接到这个电容器的第二端子，这个反相器具有第一和第二供电端子；和

一个电流源，被连接到第一和第二供电端子中的一个，并且具有以第一速率提供电流的第一模式，和具有以第二速率提供电流的第二模式。

25.如权利要求23的集成电路，其中这个存储器单元阵列包括ROM单元。

26.如权利要求23的集成电路，其中这个存储器单元阵列包括浮栅存储器单元。

27.如权利要求23的集成电路，其中在这个第二跳变的2纳秒内，或者更少，达到第一阈值。

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