CN1323434C - 整合闪存与高电压组件的制造方法 - Google Patents

Abstract

一种整合闪存与高电压组件的制造方法，可使闪存的氧化层制造与高电压组件的氧化层制造整合于同一制程中。首先，使闪存位于浮置栅极与控制栅极之间的氧化层长成一厚度。接着，形成高电压组件的栅极氧化层，并且在高电压组件的栅极氧化层的形成步骤中，也同时增厚之前所形成的氧化层至所需厚度。借此，可避免闪存区需遭受另外的热制程而影响其质量。

Description

整合闪存与高电压组件的制造方法

技术领域

本发明涉及一种半导体集成电路组件，尤其涉及一种整合闪存与高电压组件于同一集成电路的制造方法。

背景技术

闪存(Flash Memory)是根据计算机的随机存取内存(RAM)所得到的灵感而研发的一种半导体技术，为一固态的储存系统，仅需非常少的电源就可通过有效率的记忆区段(Block)方式，瞬间可更改内部，且储存完毕之后并不需要任何的电源来保留。其它固态内存如只读存储器(Read Only Memory；ROM)、静/动态随机存取内存(SRAM/DRAM)、电可擦除只读存储器(Electrically ErasableProgrammable Read Only Memory；EEPROM)，现与闪存都被广泛地应用。在这些固态内存中，闪存具有非挥发性、可重复读写、高密度与耐久性等特色，成为具有最佳质量的储存媒体。

根据内存晶体管设计结构的不同可分为晶胞形式(Cell Type)以及操作形式(Operation Type)两种，其中晶胞形式又可分为自对准栅极(Self-AlignedGate)(即堆栈栅极(Stack Gate))以及分裂栅极(Split Gate)两种。而相较之下，分裂栅极闪存组件较堆栈栅极闪存组件更为省电，而且集成电路的体积更加微小。因此，目前分裂栅极闪存已成为相当受欢迎的存储元件。

另外，当组件日益缩小时，随之缩短的沟道长度(Channel Length)会使晶体管的操作速度变快，但因沟道缩短而衍生的问题也会日益严重，此即所谓的短沟道效应(Short Channel Effect)。若施加的电压不变，而晶体管的沟道长度缩短，根据电场(E.F)等于电压(V)除以长度(L)的公式(E.F＝V/L)可以得知，沟道内的电子的能量将会由于电场增强而提高，进而增加电击穿(Electrical Breakdown)的情形。另一方面，若晶体管的沟道长度不变，而电压增大，电场的强度也会增强，使得沟道内的电子能量提高，同样会产生电击穿的现象。

举例而言，高密度数字多功能光盘(Digital Versatile Disk；DVD)和液晶显示器(Liquid Crystal Display；LCD)的驱动器，需承受12伏特至30伏特的高电压，一般利用隔离层和隔离层下方的漂移区(Drift Region)，来增加源极/漏极区和栅极之间的距离，使组件在高电压的状况下，仍能正常运作，此即为高电压组件。

由于分裂栅极闪存和高电压组件的制程各有其需求与特性，分裂栅极闪存与高电压组件通常是分别利用不同的生产线，而制作于不同的芯片上。如果要将这两种制程整合是一个极大的挑战，更耗费设计集成电路的成本与时间。

发明内容

针对上述的缺陷，本发明目的在于提供一种整合闪存与高电压组件的制造方法，利用两次氧化步骤，可使闪存位于浮置栅极与控制栅极之间的氧化层的制造与高电压组件的氧化层制造整合于同一集成电路制程中。

根据以上所述的目的，本发明整合闪存与高电压组件的制造方法包括：首先，提供被分隔成高电压组件区与闪存区的一基材；并在基材上形成一浮置栅极层；接着，进行第一定义步骤，在闪存区中定义出闪存的位置；进行第一氧化步骤，形成栅极介电层于闪存区中的部分浮置栅极层上；进行一第二定义步骤，去除高电压组件区中的部分浮置栅极层，以定义出高电压组件的操作区；以及，进行第二氧化步骤，形成栅极氧化层于高电压组件区的操作区的基材表面上，并且同时使得栅极介电层的厚度增厚。

上述的第一定义步骤在本发明较佳实施例中可包括：先形成一罩幕层覆盖于浮置栅极层上，再进行微影蚀刻制程，在罩幕层中形成至少一开口而暴露出浮置栅极层。并且，上述的栅极介电层形成于开口中。

在栅极介电层的形成步骤之前，可以例如为罩幕层来覆盖高电压组件区与部分的闪存，有该罩幕层覆盖的区域即不会形成栅极介电层。

上述暴露高电压组件区中部分基材表面的步骤，可利用光阻与微影蚀刻来定义，被光阻覆盖的部分即可受到保护。并且，在第二氧化步骤中，由于原先即存有氧化材料的缘故，栅极介电层在此步骤所增加厚度会小于栅极氧化层的厚度。

在本发明较佳实施例中，更在浮置栅极层形成之前，在该基材中形成数个绝缘区域，此绝缘结构可例如为场氧化层所构成。另外，可于第二氧化步骤后去除基材上的浮置栅极层，仅保留位于栅极介电层下的部分浮置栅极层，以作为闪存的浮置栅极。并且，还可在该高电压组件区与该闪存区形成一栅极层。其中，部分的该栅极层重叠于栅极介电层而作为闪存的控制栅极，而闪存的源极与漏极则分别形成于栅极介电层两侧；而部分的该栅极层重叠于栅极氧化层，作为高电压组件的栅极，并且高电压组件的源极与漏极则位于该栅极层的两侧。

一般高电压组件所需的氧化层厚度约为1000左右，而形成1000氧化层的热制程对其他组件来说，会是影响组件质量的重要因素。利用本发明的制造方法可在不影响闪存的热循环次数下，整合高电压组件制程于闪存。并且，在不需重新设计组件结构或光罩的情况下，使高电压组件与闪存可制作于同一集成电路。另外，还具有保持组件应有质量的优点。

附图简要说明

下面结合附图，通过对本发明的较佳实施例的详细描述，将使本发明的技术方案及其他有益效果显而易见。

附图中，

图1为本发明的一较佳实施例，形成分裂栅极闪存与高电压组件的制程剖面结构图；

图2为本发明的一较佳实施例，在分裂栅极闪存与高电压组件上形成罩幕层；

图3为本发明的一较佳实施例，定义出分裂栅极闪存中的组件位置；

图4为本发明的一较佳实施例，进行第一氧化步骤形成分裂栅极闪存的栅极介电层；

图5为本发明的一较佳实施例，形成高电压组件的操作区位置；

图6为本发明的一较佳实施例，进行第二氧化步骤形成高电压组件中的氧化层；

图7为本发明的一较佳实施例，去除分裂栅极闪存区与高电压组件区的浮置栅极层；及

图8为本发明的一较佳实施例，完成分裂栅极闪存与高电压组件的制作。

具体实施方式

下文，将详细描述本发明。

图1至图8为本发明的一较佳实施例，进行整合分裂栅极闪存与高电压组件的制程剖面结构图。虽然本发明以整合分裂栅极闪存与高电压组件作为较佳实施例，但其它类型的闪存与高电压组件的整合也可应用本发明，本发明不限于此。

首先，请参照图1，提供基材10，其材料可例如由硅材料所构成。该基材10中已定义高电压组件区12与分裂栅极闪存区14的制作区域，并且在高电压组件区12还定义出组件所需的P阱(PW)区域以及位于P阱区域内的N阱(NW)区域。接着，在基材10中形成多个用以隔离之用的介电层，例如场氧化层(Field Oxide；FOX)16，可在高电压组件区12与分裂栅极闪存区14中用以防止相邻的组件发生短路。之后，再于基材10上沉积分裂栅极闪存的一浮置栅极层18，一般由多晶硅材料所构成，该浮置栅极层18除了覆盖于分裂栅极闪存区14上，并同时覆盖于高电压组件区12上。或者，一般分裂栅极闪存组件在浮置栅极层18与基材10之间，会具有一穿隧氧化层(图中未示)。因此，可在浮置栅极层18形成之前，在高电压组件区12与分裂栅极闪存区14中的所有基材10上，先形成分裂栅极闪存的穿隧氧化层，本发明不限于此。

一般在基材10中具有无数的高电压组件与分裂栅极闪存组件，但在图1中，仅绘示其中两代表部分的剖面结构图，并且其中高电压组件区12与分裂栅极闪存区14两部分的高度与宽度及其相对高度与宽度并非等比例绘示，图1仅代表一结构示意图。也就是说，图1中的分裂栅极闪存区14中浮置栅极层18，事实上应该与高电压组件区12中的浮置栅极层18具有同样高度。但是本发明为使分裂栅极闪存区14中的结构更为清楚，因此才以较大的比例来绘示其结构。

请参照图2，以化学气相沉积制程形成一罩幕层20，并覆盖于高电压组件区12及分裂栅极闪存区14的浮置栅极层18表面上，该罩幕层20的较佳材料可例如为沉积氮化硅的氮化材料。

请再参照图3，首先，在基材10上覆盖一层光阻22，并利用微影与蚀刻制程在罩幕层20中形成开口23，以定义出分裂栅极闪存区14中的组件位置。在微影蚀刻制程中，光阻22并覆盖于高电压组件区12上，以来保护高电压组件区12中的结构。

请参照图4，将高电压组件区12及分裂栅极闪存区14中的光阻22去除。接着，可选择性进行一清洁步骤，将罩幕层20与开口23中的浮置栅极层18表面的残余物或清洗剂清除干净。之后，进行第一氧化步骤，在分裂栅极闪存区14开口23中的浮置栅极层18表面，形成厚度约为1000的第一氧化层24。其中，该第一氧化层24为分裂栅极闪存中介于浮置栅极与控制栅极之间的栅极介电层。

请参照图5，利用微影与蚀刻制程来定义高电压组件区12中的操作区(Operation Domain；OD)位置，该操作区即为高电压组件的所在位置。首先，覆盖一层光阻26于部分高电压组件区12及分裂栅极闪存区14上，使得位于光阻26下方的结构可受到保护。接着，利用干蚀刻或湿蚀刻的方式，将高电压组件区12区中，未覆盖光阻26的部分罩幕层20及其下方的部分浮置栅极层18去除。

如果是先形成穿隧氧化层于基材10与浮置栅极层18之间，当浮置栅极层18去除时，也会蚀刻到部分的穿隧氧化层，所以此时可能会有些许的穿隧氧化层被暴露出来。一般来说，穿隧氧化层的厚度大约仅为100左右，并且由于该穿隧氧化层并非本发明的重点，故本发明并不在此对其特别叙述。

请参照图6，将高电压组件区12及分裂栅极闪存区14中的光阻26去除。接着，进行第二氧化步骤，在高电压组件区12的操作区中，基材10的暴露表面形成第二氧化层28。在进行该氧化部分的同时，原本分裂栅极闪存区14开口23中如图5所示的第一氧化层24，其厚度也会因此增厚，而形成第一氧化层24a。其中，第二氧化层28作为高电压组件的栅极氧化层。

在本发明此一较佳实施例中，预计形成厚度约为1000的第二氧化层28，但是在同样条件下，第一氧化层24变为第一氧化层24a的增加厚度却不会等于1000。这是由于开口23中已有第一氧化层24的存在，会使得氧化速率并不如第二氧化层28来的快。因此在形成厚度约为1000第二氧化层28的同样制程条件与时间下，开口23中的第一氧化层24a包括之前所形成的总和厚度，总共约只有1700左右。

请再参照图7，将高电压组件区12与分裂栅极闪存区14表面的所有沉积层去除，该步骤可利用例如磷酸槽的湿蚀刻制程。接着，将高电压组件区12与分裂栅极闪存区14中所有的浮置栅极层18去除，仅保留分裂栅极闪存区14中位于第一氧化层24a底下的浮置栅极层18。该部份保留下来的浮置栅极层18，即作为分裂栅极闪存的浮置栅极(Floating Gate)。并且在浮置栅极层18的去除步骤中，为了保护高电压组件区12的第二氧化层28，可选择性地利用光阻30覆盖于其上，以避免蚀刻剂与第二氧化层28表面接触，如此可获得较佳的第二氧化层28质量。

自图7的步骤完成时，实际上已经完成本发明的特征。但是，还可接着进行后续制程，以完成高电压组件与分裂栅极闪存的制作，如图8所示。

举例来说，请参图8，可进行沉积与微影蚀刻制程，在高电压组件区12与分裂栅极闪存区14中形成栅极层32，一般由多晶硅材料所构成。其中，部分的栅极层32重叠于高电压组件区12的操作区的第二氧化层28上，而作为高电压组件的栅极。另外，部分的栅极层32重叠于分裂栅极闪存区14的第一氧化层24a上，以作为分裂栅极闪存的控制栅极。

并且可进行离子植入步骤，以分别在高电压组件区12以及分裂栅极闪存区14中，形成高电压组件与分裂栅极闪存的源极与漏极。其中如高电压组件区12中，位于第二氧化层28右端下方并位于N阱区域中的N⁺区域，即为高电压组件中的漏极部分，而位于第二氧化层28左端下方的的N⁺区域，即为高电压组件中的源极部分，而栅极层32(多晶硅层)则位于源极与漏极之间。在高电压组件区12的左侧具有多个场氧化层16与多个P⁺区域的部分，为其它电路结构，由于该部份并非本发明的重点，所以本发明不在此赘述也不限于此。另外，本发明并未在图8的分裂栅极闪存区14中绘示分裂栅极闪存的源极与漏极部分，一般来说源极与漏极会在分裂栅极闪存的两侧，也就是说，在第一氧化层24a、浮置栅极层18与栅极层32的位置介于源极与漏极之间。

由于浮置栅极层18一般由多晶硅材料所构成，所以当利用本发明上述方法进行制造时，在图6的制造步骤中，裸露的浮置栅极层18的侧面可能也会同时氧化增厚。为了解决此问题，本发明在此也提出了一个制造方法。首先，在罩幕层20形成在高电压组件区12以及分裂栅极闪存区14之前(即图2的步骤之前)，先利用微影与蚀刻制程定义出高电压组件区12中操作区位置，再形成罩幕层20于结构上，此时，操作区中仅有罩幕层20。接着，当再度利用微影与蚀刻制程来定义高电压组件区12中的操作区时(图5的步骤)，可控制光阻26的位置略较浮置栅极层18突出于操作区中。因此，再利用该方法所形成如图6中结构中，浮置栅极层18的侧面即可受到罩幕层20的保护，而不会裸露在氧化环境中。

在分裂栅极闪存组件的制造过程中，需形成厚度较厚的氧化层，如果在分裂栅极闪存制作完成之后才制作高电压组件，其氧化层制造所需的热制程会对内存质量造成影响。因此，本发明整合分裂栅极闪存位于浮置栅极与控制栅极之间的氧化层制造以及高电压组件的栅极氧化层(第二氧化层28)制造于同一制程中，其特点在于使分裂栅极闪存的氧化层(第一氧化层24和24a)分在两次制程步骤中形成，并且在第二次的制程步骤中，也同时形成高电压组件的栅极氧化层(第二氧化层28)。如此，可在不改变分裂栅极闪存经历热制程次数的情况下，而保持分裂栅极闪存的质量。

值得注意的是，以上图1至图8为本发明一较佳实施例，其它因高电压组件、分裂栅极闪存组件结构改变以及其它电路所需的制程，均可视需要而增加或减少，本发明不限于此。

并且，上述的浮置栅极层18或栅极层32的沉积、微影蚀刻与去除步骤、沉积层的沉积、微影蚀刻与去除步骤、光阻去除步骤、清洁步骤、氧化层形成步骤与离子植入步骤等等，均为现有技术，所以本发明并不在此赘述。而上述第一氧化层24、第一氧化层24a与第二氧化层28的形成厚度仅为举例，可视产品不同而加以改变，本发明不限于此。

本发明的优点之一为制作分裂栅极闪存与高电压组件于同一集成电路中，如此可使一集成电路具有更多功能，而提高产品的应用技术。

本发明的另一优点为利用现有的分裂栅极闪存的制程来整合与高电压组件的制作，并使分裂栅极闪存质量并不会因高电压组件的额外热制程而降低，所以可保持原有的分裂栅极闪存质量。

另外由于上述实施例中，高电压组件与分裂栅极闪存组件的制程原本是在两条生产线中单独制造，当本发明整合两制程时，并不需重新设计高电压组件或分裂栅极闪存的结构，并且其光罩的图形位置也不需加以改变，而不需另外花费成本或时间重新设计。

可以理解的是，对于本领域的普通技术人员来说，可以根据本实用新型的技术方案和技术构思作出其他各种相应的改变和变形，而所有这些改变和变形都应属于本实用新型后附的权利要求的保护范围。

Claims (10)

1、一种整合闪存与高电压组件的制造方法，其特征在于，该制造方法至少包含：

提供一基材，该基材至少包含一高电压组件区与至少一闪存区；

形成一浮置栅极层于该基材上；

确定出至少一栅极闪存的位置于该闪存区中；

于该闪存区中的该浮置栅极层部分区域上形成一第一氧化区域；

去除该高电压组件区中的部分浮置栅极层，以定义出至少一高电压组件的一操作区；以及

形成一第二氧化区域于该高电压组件区的该操作区中。

2、根据权利要求1所述的制造方法，其特征在于，该高电压组件区的该操作区中第二氧化区域的形成步骤，同时增厚该第一氧化区域的厚度。

3、根据权利要求1所述的制造方法，其特征在于，还包括：

该浮置栅极层形成后，形成一罩幕层覆盖于该浮置栅极层上；以及在该闪存区上进行一微影蚀刻制程，在该罩幕层中形成至少一开口而暴露出该浮置栅极层，且该第一氧化区域形成于该开口中。

4、根据权利要求1所述的制造方法，其特征在于，还包括：

形成一罩幕层覆盖于该浮置栅极层上；以及在该高电压组件区上进行一微影蚀刻制程，在该罩幕层中形成至少一开口并去除该开口中的该浮置栅极层，且该第二氧化区域形成于该开口中。

5、根据权利要求1所述的制造方法，其特征在于，还包括在该浮置栅极层形成之前，于该基材中形成多个绝缘区域。

6、根据权利要求1所述的制造方法，其特征在于，还包括在该第二氧化区域栅极之后去除该浮置栅极层，仅保留位于第一氧化区域下的部分该浮置栅极层。

7、根据权利要求6所述的制造方法，其特征在于，在去除该浮置栅极层的步骤中，是利用一光阻保护该高电压组件区中的该第二氧化区域。

8、根据权利要求1所述的制造方法，其特征在于，还包括形成一栅极层于该高电压组件区与该闪存区，其中部分该栅极层位于该第一氧化区域上方，且部分该栅极层位于该第二氧化区域上方。

9、根据权利要求8所述的制造方法，其特征在于，还包括形成至少一源极与至少一漏极于该高电压组件区，其中该高电压组件区中的该栅极层位于该源极与该漏极之间。

10、根据权利要求1所述的制造方法，其特征在于，还包括于该闪存区中形成至少一源极与至少一漏极，其中该第一氧化区域位于该源极与该漏极之间。

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