CN1327507C - 半导体器件及其制造方法 - Google Patents

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Abstract

一种技术，用于保护由有机低介电常数材料构成的中间层绝缘膜免受在半导体工艺中的任何损害，且用于在中间层绝缘膜中获得降低的漏电流，从而改善半导体器件的可靠性。根据本发明的半导体器件具有有开口的有机绝缘膜(5，26，28)。有机绝缘膜(5，26，28)具有面对开口的改进部分(5a，26a，28a)。改进部分(5a，26a，28a)包含氟原子和氮原子。在改进部分(5a，26a，28a)中的氟原子的浓度比氮原子的浓度低。上述改进部分(5a，26a，28a)在抑制埋入在开口中的导体的腐蚀同时，保护了半导体器件免受半导体工艺中的损害。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法。本发明特别涉及一种用有机低介电常数材料作为中间层绝缘膜的半导体器件及其制造方法。
背景技术
在半导体器件中为减小布线延迟，考虑使用具有低介电常数的有机材料作为中间层绝缘膜。烃基(hydrocarbon-based)聚合物，例如二乙烯基硅氧烷(di-vinyl-siloxane)苯(benzo)并环丁烯(cyclobutene)(BCB)聚合物、聚亚苯基(poly-phenylene)、聚丙炔醚(polyallyereether)、聚丙炔(polyallylene)和有机硅(organic silica)，例如甲基硅(methyl silica)，是适合作中间层绝缘膜的有机材料。为进一步减小有效介电常数，考虑使用具有多孔结构的有机硅作为中间层绝缘膜。这种技术在例如“Dependency of Basic Properties of Porous SilicaILD Thin Films in the k Range 1.6-2.7 on CMP Compatibility”，H.Hanahata el sl.，(Conference Proceedings ULSI XVI，2001 MaterialsResearch Society，P.629)中被公开。
为使用有机低介电常数材料作为中间层绝缘膜，需要处理由有机低介电常数材料构成的有机膜。由于这个原因，有机膜处理技术的发展已经进步了。
在日本公开专利申请(JP-P2000-36484A)中公开了有机膜处理的第一常规技术，此技术目的在于避免如底切(undercut)和弯曲(bowing)的形状异常并且将有机低介电常数材料膜处理成预定形状。在第一常规有机膜处理技术中，包含氢原子的气体和包含氮原子的气体的混合气体用作有机低介电常数材料膜的刻蚀气体。包含氢原子的气体和包含氮原子的气体的混合气体的使用改善了刻蚀的各向异性，并且避免了如底切和弯曲的形状异常。第一常规技术还公开了当聚有机硅氧烷(poly-organo-siloxane)桥二度苯并环丁烯(bis-benzo-cyclobutene)被用作有机低介电常数材料时，氧气和二氟亚甲(difiuoromethylene)被添加到上述混合气体中。
此外，在日本公开专利申请(JP-2001-35832A)中公开了有机膜处理的第二常规技术，此技术的目的在于改善有机低介电常数材料膜的刻蚀形状并避免有机低介电常数材料膜的膜质量的降低。在第二常规技术中，包含氢原子和氮原子之一或全部的第一气体和其中的磷、硫或硅原子容易分离的第二气体的混合气体被用作有机低介电常数材料膜的刻蚀气体。刻蚀气体中的氧被去除从而避免在有机低介电常数材料膜中的膜质量降低。当此混合气体用来刻蚀有机低介电常数材料膜时，磷、硫或硅原子被淀积在刻蚀产生的图形的侧壁上并且聚合形成侧壁保护膜。由于形成了侧壁保护膜，第二常规技术使有机低介电常数材料膜能被各向异性刻蚀。第二常规技术还公开了由于氮气被加入到作为刻蚀气体的混合气体中，氮被添加到形成的侧壁保护膜中，由此形成更牢固的侧壁保护膜。
此外，在日本公开专利申请(JP-P2000-269185A)中公开了有机膜处理的第三常规技术，此技术目的在于提供用等离子体的有机低介电常数材料膜的各向异性刻蚀。在第三常规技术中，氧气和铵的混合气体，氧气和水的混合气体，氧气和甲烷的混合气体以及氧气和氢气的混合气体被用作刻蚀气体。使用上述混合气体能够在图形的侧壁上形成钝化层，并能进行各向异性刻蚀。第三常规技术还公开了小比例的氮可以被随意添加到气体中。
此外，在日本公开专利申请(JP-P2001-351976A)中公开了有机膜处理的第四常规技术，此技术目的在于保护有机低介电常数材料并保持器件的总有效低介电常数。在第四常规技术中，在有机低介电常数材料膜上形成一层或两层牺牲硬掩模和永久硬掩模。为了形成双大马士革结构，形成了三层硬掩模。一层或两层牺牲层硬掩模能够形成永久硬掩模。永久硬掩模保护有机低介电常数材料膜并避免其介电常数的改变。第四常规技术公开了为刻蚀有机低介电常数材料膜，使用0-500sccm的Ar、0-20sccm的C4F8、0-100sccm的C2F6、0-100sccm的CHF3、0-100sccm的CF4、0-100sccm的O2、0-100sccm的N2、0-100sccm的CO以及0-100sccm的CO2作为刻蚀气体。
作为典型刻蚀技术，日本公开专利申请(JP-A-Heisei 7-193049)中公开了能实现刻蚀而不用充电的刻蚀设备。此外，日本公开专利申请(JP-P2001-351897A)中公开了能够可靠地加速电子的等离子刻蚀设备。但是，那些刻蚀技术并不为了解决有机低介电常数材料的特有问题。
发明内容
本发明的一个目的是提供一种技术，用于保护由有机低介电常数材料构成的中间层绝缘膜免受在半导体工艺中的损害，降低中间层绝缘膜的漏电流并改善半导体器件的可靠性。
本发明的另一个目的是提供一种技术，用于保护布线的铜扩散到由有机低介电常数材料构成的中间层绝缘膜中。
本发明的又另一个目的是提供一种技术，用于减少使用铜作为布线和使用有机低介电常数材料作为中间层绝缘膜的半导体器件的制造步骤。
本发明的一方面中，半导体器件具有有开口的有机绝缘膜。有机绝缘膜具有面对开口的改进部分。改进部分包括氮原子。上述改进层具有牢固的机械结构并有效地保护有机绝缘膜免受半导体工艺中的损害。
为了优化开口的形状，在刻蚀过程中，可能有氟原子必须被混合到改进层中的情况。在这种情况下，上述在改进部分中的氟原子的浓度希望比上述氮原子的浓度低。减少氟原子的浓度抑制了埋入在开口中的导体的腐蚀。
由于改进层作为铜的扩散阻挡物，上述半导体器件在主要成分是铜的金属导体位于上述开口内部的情况下极为有效。
半导体器件能够被设计为主要成分是铜的金属导体与改进部分直接接触，在金属导体和有机绝缘膜之间不布置铜的阻挡膜。由于上述结构不要求形成阻挡膜的步骤，考虑到减少步骤数量和降低成本这是被希望的。
在本发明的另一方面，一种半导体器件的制造方法包括：
(a)在衬底的上表面侧上形成有机绝缘膜；
(b)刻蚀上述有机绝缘膜并形成开口；以及
(c)在面对上述有机绝缘膜的上述开口的位置，形成包括氮原子的改进部分。
上述改进层保护有机绝缘膜免受半导体工艺中的损害。
在改进层中包含氟原子的情况下，考虑到防止埋入在开口中的导体的腐蚀，上述氟原子的浓度希望比上述氮原子的浓度低。
在这种情况下，由于如上所述开口的刻蚀使用包含氮气和碳氟化合物的刻蚀气体执行，上述(b)步骤和上述(c)步骤能被同时执行。
考虑到使改进层的形成高效地保护有机绝缘膜，包含在刻蚀气体中的氮气的摩尔比是全部刻蚀气体的50％或更多的事实是所希望的。为了形成优选的改进层，包含在刻蚀气体中的上述氮气的摩尔比还希望是全部刻蚀气体的70％或更多。
当使用包括氮气和碳氟化合物的刻蚀气体刻蚀上述开口时，在促进改进层的形成方面，交替进行为刻蚀诱导的等离子体的产生和关闭的机制是优选的。
而且，在促进改进层的形成方面，在执行上述(b)步骤时对上述衬底交替进行偏压的提供和关闭的机制是优选的。
在上述(b)步骤之后，可能有将面对上述有机绝缘膜的上述开口的位置暴露在包含氮原子的等离子体中而实现上述(c)步骤的情况。如上所述的改进层的形成的优选之处在于能够使改进层的形成牢固。
在本发明的再另一方面，半导体器件的制造方法包括：
(d)形成有机绝缘膜；以及
(e)通过包含氮原子的等离子体刻蚀有机绝缘膜以形成开口。
上述(e)步骤交替进行上述等离子体诱导的提供和关闭。如上所述的半导体器件的制造方法形成保护有机绝缘膜的改进层。交替进行包括氮原子的等离子体诱导的提供和关闭机制促进了在面对有机绝缘膜的上述开口位置的改进层生长。
在本发明的再又一方面，半导体器件的制造方法包括：
(d)在衬底的上表面侧上形成有机绝缘膜；以及
(e)通过包含氮原子的等离子体刻蚀有机绝缘膜以形成开口。
在上述(e)步骤的执行中，衬底偏压的提供和关闭被交替进行。衬底偏压的提供和关闭的交替执行促进了在面对有机绝缘膜的开口位置的改进层生长。
在本发明的再又一方面，半导体器件的制造方法包括：
(f)形成有机绝缘膜；
(g)刻蚀有机绝缘膜并形成开口；以及
(h)在形成上述开口之后，将有机绝缘膜暴露到包括氮原子的等离子体。
如上所述的半导体器件的制造方法在面对有机绝缘膜的开口的位置生长了用于保护有机绝缘膜的改进层。
在本发明的再又一方面，半导体器件的制造方法包括：
(i)形成由有机化合物构成的第一中间层绝缘膜；
(j)在上述第一中间层绝缘膜的上表面侧上形成由有机化合物构成的第二中间层绝缘膜；
(k)通过使用一次刻蚀工艺，形成上述第二中间层绝缘膜穿透的布线沟槽和上述第一中间层绝缘膜穿透的通路孔；
(l)在上述布线沟槽的侧壁和上述通路孔的侧壁上形成包括氮原子的改进部分；以及
(m)用导体埋入上述布线沟槽和上述通路孔。
如上所述的半导体器件的制造方法能减少改进部分形成之后执行到导体形成之前的半导体工艺。由于这个原因，在形成的改进部分中的损害小的情况下，导体能被埋入上述布线沟槽和上述通路孔中。
可能有氟原子被包括在改进层中的情况。在这种情况下，上述氟原子的浓度希望比上述氮原子的浓度低。
由于如上所述开口的刻蚀使用包括氮气和碳氟化合物的刻蚀气体执行，上述(1)步骤和上述(k)步骤能被同时执行。
如上所述，本发明提供一种技术，用于保护由有机低介电常数材料构成的中间层绝缘膜免受在半导体工艺中的损害，并获得中间层绝缘膜中的漏电流的降低从而改善半导体器件的可靠性。
而且，本发明提供一种技术以避免构成布线的铜扩散到由有机低介电常数材料构成的中间层绝缘膜中。
而且，本发明提供一种技术，用于减少使用铜作为布线和使用有机低介电常数材料作为中间层绝缘膜的半导体器件的制造步骤。
附图说明
图1是表示根据本发明的第一具体实施例的半导体器件的剖面图；
图2是表示在第一具体实施例中的半导体器件的制造方法的剖面图；
图3是表示在第一具体实施例中的半导体器件的制造方法的剖面图；
图4是表示在第一具体实施例中的半导体器件的制造方法的剖面图；
图5是表示在第一具体实施例中的半导体器件的制造方法的剖面图；
图6是表示在第一具体实施例中的半导体器件的制造方法的剖面图；
图7是表示在第一具体实施例中的半导体器件的制造方法的剖面图；
图8是表示在第一具体实施例中的半导体器件的制造方法的剖面图；
图9是表示在改进层5a和附着层12之间的组分差别的表；
图10表示用来刻蚀有机绝缘膜5的刻蚀设备的实例；
图11表示当间歇地执行放电时，有机绝缘膜5的刻蚀过程；
图12表示当氮等离子体被照射以形成改进层5a时的过程；
图13表示当氮等离子体被照射以形成改进层5a时的过程；
图14是表示根据本发明的第二具体实施例的半导体器件的剖面图；
图15是表示在第二具体实施例中的半导体器件的制造方法的剖面图；
图16是表示在第二具体实施例中的半导体器件的制造方法的剖面图；
图17是表示在第二具体实施例中的半导体器件的制造方法的剖面图；
图18是表示在第二具体实施例中的半导体器件的制造方法的剖面图；
图19是表示在第二具体实施例中的半导体器件的制造方法的剖面图；
图20是表示在第二具体实施例中的半导体器件的制造方法的剖面图；
图21是表示在第二具体实施例中的半导体器件的制造方法的剖面图；
图22是表示在第二具体实施例中的半导体器件的制造方法的剖面图；
图23是表示在第二具体实施例中的半导体器件的制造方法的剖面图；
图24是表示第二具体实施例的半导体器件的修改的剖面图；
图25是表示根据本发明的第三具体实施例的半导体器件的制造方法剖面图；
图26是表示在第三具体实施例中的半导体器件的制造方法的剖面图；
图27是表示在第三具体实施例中的半导体器件的制造方法的剖面图；
图28是表示在第三具体实施例中的半导体器件的制造方法的剖面图；
图29是表示在第三具体实施例中的半导体器件的制造方法的剖面图；
图30是表示在第三具体实施例中的半导体器件的制造方法的剖面图；
图31是表示在第三具体实施例中的半导体器件的制造方法的剖面图；
图32是表示在第三具体实施例中的半导体器件的制造方法的剖面图；
图33是表示在第三具体实施例中的半导体器件的制造方法的剖面图；
具体实施方式
下面参考附图说明根据本发明的半导体器件及其制造方法的具体实施例。
第一具体实施例
图1表示本发明的第一具体实施例的半导体器件10。半导体器件10具有半导体衬底1，在其表面上形成有MOS晶体管1a。半导体衬底1被中间层绝缘膜2覆盖。在中间层绝缘膜2中形成有导电栓3，其通过中间层绝缘膜2到达MOS晶体管1a。
氮化硅膜4，有机绝缘膜5，氧化硅膜6和氮化硅膜7依次形成在中间层绝缘膜2上。氮化硅膜4是在刻蚀有机绝缘膜5中使用的刻蚀停。有机绝缘膜5由介电常数低的有机低介电常数材料构成，其典型地由二度乙烯基硅氧烷苯并环丁烯(di-vinyl-siloxane benzocyclobutene)(BCB)聚合物构成。由BCB膜构成的有机绝缘膜5的介电常数在2.4-2.7之间。对于有机绝缘膜5，能够使用烃基(hydrocarbon-based)聚合物，例如聚亚苯基(poly-phenylene)、聚丙炔醚(polyallyere ether)、聚丙炔(polyallylene)和有机硅(organicsilica)，例如甲基硅(methyl silica)以及其它有机材料。氧化硅膜6和氮化硅膜7是在刻蚀有机绝缘膜5中使用的双硬掩模。
布线沟槽形成在氮化硅膜4，有机绝缘膜5，氧化硅膜6和氮化硅膜7中，通过它们而达到中间层绝缘膜2。在布线沟槽中形成铜布线8。铜布线8包括用来覆盖布线沟槽的下表面和侧面的阻挡膜8a和铜膜8b。阻挡膜8a由用以覆盖布线沟槽的下表面和侧面的钽膜(未示出)和用以覆盖钽膜的氮化钽膜(未示出)组成。在铜膜8b中，铜是主要成分。铜膜8b形成为铜膜8b在阻挡膜8a上填充布线沟槽。
改进层5a形成在一部分有机绝缘膜5中，其与阻挡膜8a接触。如所述后面所述，在有机绝缘膜5被包含氮气和C4F8的刻蚀气体刻蚀时，形成了改进层5a。这样，改进层5a包括碳原子、氮原子和氟原子。在包括许多碳原子和氮原子的改进层5a中形成了许多碳-氮键。
形成了许多碳-氮键的改进层5a具有机械化学牢固的结构。此外，改进层5a的绝缘特性好。具有此特性的改进层5a避免了来自铜布线8的铜扩散，并减小了从铜布线8流经有机绝缘膜5的漏电流。
另一方面，令改进层5a中的氟浓度低从而不会引起铜布线8的腐蚀，并且氟浓度被设置为比氮浓度低。此改进层5a有效地保护了有机绝缘膜5而不引起铜布线8的腐蚀。
应该注意，改进层5a并不是在刻蚀有机绝缘膜5中由射入到等离子体中碳和氟形成的并附着在有机绝缘膜5的侧壁的刻蚀附着物。在使用包含氮原子和C4F8的刻蚀气体刻蚀中附着在有机绝缘膜5的侧壁上的刻蚀附着物是包含氮原子和氟原子的有机聚合物。此刻蚀附着物包括许多氟原子，并且氟浓度比氮浓度高。此刻蚀附着物导致布线的铜在半导体器件10的制造工艺中被腐蚀。因此，其在有机漂洗步骤中被完全地去除。
图2-8表示在第一具体实施例中的半导体器件的制造方法。如图2-8所示，在此具体实施例中，使用单大马士革技术形成布线。
如图2所示，在半导体衬底1的表面上形成MOS晶体管1a之后，用中间层绝缘膜2覆盖半导体衬底1。然后，在中间层绝缘膜2中形成栓3，其通过中间层绝缘膜2到达MOS晶体管1a。
如图3所示，在形成栓3之后，在半导体衬底1的上表面侧的整个表面上依次形成氮化硅膜4、有机绝缘膜5、氧化硅膜6和氮化硅膜7。
如图4所示，在形成氮化硅膜7之后，使用光刻技术在氮化硅膜7上形成光刻胶掩模11。
接下来，形成的光刻胶掩模11被用来刻蚀氮化硅膜7。在刻蚀氮化硅膜7中，CH2F2、氩和氧气(O2)的混合气体被用作刻蚀气体。在刻蚀氮化硅膜7中，部分氧化硅膜6可以被刻蚀但有机绝缘膜5必须不能被暴露。在刻蚀氮化硅膜7之后，氧等离子体被用在实现灰化中，并且光刻胶掩模11被去除，如图5所示。
在去除光刻胶掩模11之后，用氮化硅膜7作为掩模刻蚀氧化硅膜6。双硬掩模的形成通过刻蚀氧化硅膜6而完成，并被用在刻蚀有机绝缘膜5中。
如图6所示，在刻蚀氧化硅膜6之后，使用氧化硅膜6和氮化硅膜7作为双硬掩模刻蚀有机绝缘膜5。
在刻蚀有机绝缘膜5中，使用混合有C4F8、氮气(N2)和氧气(O2)的刻蚀气体。用在刻蚀有机绝缘膜5中的刻蚀气体的主要成分是氮气。由于有机绝缘膜5使用主要成分是氮气的刻蚀气体进行刻蚀，包含在等离子体中的氮基团被注入到有机绝缘膜5中，从而形成了改进层5a。加入氮的改进层5a在机械和化学上稳定，并且其绝缘特性好。此改进层5a有效地保护有机绝缘膜5。为了有效地形成改进层5a，包括在刻蚀气体中的氮气的摩尔比希望为总量的50％或更多。优选地，氮气的摩尔比希望为总量的70％或更多。
另一方面，由于C4F8被添加到刻蚀气体中，获得了有机绝缘膜5的各向异性刻蚀。在刻蚀有机绝缘膜5中，不同的碳氟化合物能被用来替代C4F8。但是，考虑到使刻蚀的各向异性更高，希望使用的碳氟化合物是包含在一个分子中的碳的数量是2或更多，如C4F8。
当具有此组分的刻蚀气体用作刻蚀有机绝缘膜5时，形成了改进层5a，并且同时在等离子体中的碳原子、氟原子和氮原子被淀积在有机绝缘膜5，氧化硅膜6和氮化硅膜7的侧壁上，形成淀积层12。淀积层12实现获得有机绝缘膜5的各向异性刻蚀的作用。
为了检查淀积层12和改进层5a的组分，发明者使用混合有C4F8、氮气和氧气的刻蚀气体，并进行刻蚀BCB膜表面部分的实验。在此实验中，输入到刻蚀进行的气室中的C4F8、氮气和氧气的流速分别是10sccm、150sccm和30sccm。因此，氮(N2)与全部刻蚀气体的摩尔比是79％。此外，在刻蚀之后，BCB膜被漂洗或水洗。刚刚经过刻蚀的BCB膜的表面部分上的组分和刚刚经过漂洗的BCB膜表面部分上的组分用XPS(X射线光电子光谱)分析。刚刚经过刻蚀的BCB膜的表面部分上的组分与淀积层12的组分相对应，经过漂洗的BCB膜表面部分上的组分与改进层5a的组分相对应。
如图9所示，从刚刚经过刻蚀的BCB膜的表面获得的碳、氟和氮的信号强度分别是5151，2189和626(a.u.)。这意味着剩余在刚刚经过刻蚀的BCB膜的表面上的刻蚀附着物的氟浓度比氮浓度高。也就是，图9的表显示刻蚀附着物的淀积层12的氟浓度比氮浓度高。
另一方面，从经过漂洗并去除刻蚀附着物的BCB膜的表面获得的碳、氟和氮的信号强度分别是5976，461和573(a.u.)。这意味着由于在BCB膜的刻蚀中使用了包含氮气的刻蚀气体，氮被添加到BCB膜表面部分。也就是，这意味着由于有机绝缘膜5的刻蚀使用了包含氮气的刻蚀气体，氮被添加到改进层5a中。而且，经过漂洗的BCB膜表面部分上的氟浓度比氮浓度低。也就是，图9的表显示改进层5a的氟浓度比氮浓度低。
这样，在通过刻蚀有机绝缘膜5形成改进层5a和淀积层12中，它们的组分是不同的。氮浓度高而氟浓度低的改进层5a被用来保护有机绝缘膜5。氟浓度高而引起铜布线8的腐蚀的淀积层12被后面将说明的有机漂洗而去除。
对有机绝缘膜5进行刻蚀直到作为刻蚀停的氮化硅膜4被暴露而停在氮化硅膜4的上表面上。
如图7所示，在有机绝缘膜5刻蚀之后，通过有机漂洗步骤完全去除淀积层12。因此，避免了在图1中的铜布线8的腐蚀。
接下来，在刻蚀氮化硅膜的条件下，半导体衬底1的上表面侧的整个表面被回刻蚀，如图8所示，氮化硅膜4被暴露的部分被刻蚀。在回刻蚀以刻蚀氮化硅膜4的时候，上述改进层5a保护有机绝缘膜5并避免了有机绝缘膜5的绝缘特性的退化。
在刻蚀氮化硅膜4的时候也刻蚀氮化硅膜7。但是，当图3中的有机绝缘膜5和氮化硅膜7形成时，氮化硅膜7的厚度形成为比有机绝缘膜5的厚度厚，氮化硅膜7不会被完全去除。
刻蚀氮化硅膜4形成了布线沟槽13，在此形成铜布线8。栓3暴露在布线沟槽13以允许其与栓13的电气连接。
接下来，在布线沟槽13中埋入阻挡膜8a和铜膜8b，形成铜布线8。铜布线8通过使用本领域技术人员公知的铜镀和CMP(化学机械抛光)的铜布线埋入技术而形成。在CMP的时候，由于双硬掩模的氧化硅膜6和氮化硅膜7被更加去除，这有效地降低了中间层绝缘膜的有效介电常数。当形成铜布线8时，结束了图1所示半导体器件10的形成。
如上说明的，在第一具体实施例中，添加了氮的改进层5a形成在有机绝缘膜5的侧壁上。改进层5a具有机械和化学牢固的结构，并且避免了有机绝缘膜5在应用到半导体工艺中的损坏。此外，改进层5a避免了从铜布线8的铜扩散，并减小了从铜布线8流经有机绝缘层5的漏电流。
在第一具体实施例中，在刻蚀有机绝缘膜5中，希望间歇地执行放电以诱导等离子体。图10表示用来间歇地执行放电以诱导等离子体的刻蚀设备的实例。刻蚀设备包括进行刻蚀的气室101。碳氟化合物气体供给线111，氮气供给线112和氧气供给线113连接到气室101。碳氟化合物气体供给线111提供C4F8到气室110，氮气供给线112提供氮气(N2)到气室101，氧气供给线113提供氧气(O2)到气室101。
图10所示的刻蚀设备是平行平板刻蚀设备。相对的上电极102和下电极103被放置在气室101的内部。用来保持晶片W的静电盘104连接到下电极103。在刻蚀有机绝缘膜5中，作为晶片W的上述半导体衬底1被放置在静电盘104上。
上电极102通过匹配装置105连接到高频电源106上。下电极103通过匹配装置107连接到高频电源108上。高频电源106用作在气室101内部诱导等离子体，高频电源108用作给晶片W施加偏压。两个高频电源106和高频电源108输出13.56MHz的高频电。高频电源106和高频电源108由控制器109控制。控制器109控制由高频电源106施加到上电极102的高频电压的提供和关闭，还控制由高频电源108施加到晶片W的偏压的提供和关闭。
在刻蚀有机绝缘膜5中，当高频电源106间歇地提供高频电到上电极102时，在气室101内部间歇地诱导放电。图11显示当间歇地进行放电时，有机绝缘膜5的刻蚀过程。
在进行放电的周期中，放电导致产生等离子体中的正离子。有机IDL 5被产生的正离子刻蚀。此时，在等离子体中的电子的能量与离子的能量比非常高。这样，在光刻胶掩模11中电子被积累。由于这一原因，在有机绝缘膜5中出现了只有正离子被输入的充电分离状态。
在关闭放电时，在10至几十μs中电子的能量急剧减少，并且在等离子体和有机绝缘膜5之间的电压差也减少。由于这一原因，输入到有机绝缘膜5中的离子的能量变得很低，并且中性基团和刻蚀产物淀积在有机绝缘膜5的侧壁和刻蚀表面上。在中性基团和刻蚀产物淀积的时候，氮基团扩散到有机绝缘膜5中，并且有机绝缘膜5的侧壁被氮化，由此生长了改进层5a。即使放电连续进行，有机绝缘膜5的侧壁也会被氮化。但是，由于进行间歇放电，促进了改进层5a的生长。
放电的一个连续周期希望为10至500μs。如果放电的连续周期长，那么放电变得稳定。但是，如果放电的连续周期长于500μs，那么放电的关闭效果降低。另一方面，如果放电的连续周期短于10μs，那么放电变得不稳定。
另一方面，放电停止时的关闭周期希望为10至500μs。如果放电的关闭周期短于10μs，那么电子温度不会显著下降，而使放电的关闭效果减弱。另一方面，如果放电的关闭周期长于500μs，那么放电变得不稳定。
而且，在第一具体实施例中，在刻蚀有机绝缘膜5中，应用到半导体衬底1上的偏压希望为间歇执行。当使用图10中的刻蚀设备刻蚀有机绝缘膜5时，从高频电源108间歇提供高频电到上电极104上能够使偏压间歇地施加到半导体衬底上1。
当偏压被施加到半导体衬底1上时，与图11相似，电子在光刻胶掩模11中积累并且出现充电分离状态。
当应用到半导体衬底1的偏压被关闭时，在有机绝缘膜5和等离子体之间以吸引正离子的电压差减小，这降低了输入到有机绝缘膜5中的离子的能量。当离子的能量降低时，有机绝缘膜5的侧壁的刻蚀速率降低了，这容易在有机绝缘膜5的侧壁上引起氮化。因此，促进了改进层5a的生长。
这样，向半导体衬底1间歇施加偏压促进了改进层5a的生长。
如上所述，向半导体衬底1间歇施加偏压而引起对改进层5a的生长的促进与上述间歇放电而引起对改进层5a的生长的促进能够同时实现。
而且，在第一具体实施例中，刻蚀有机绝缘膜5之后，通过照射氮等离子体到半导体衬底1的上表面侧来执行改进层5a的生长。如图12所示，在这种情况下，包含碳氟化合物的刻蚀气体被用来刻蚀有机绝缘膜5。通过刻蚀有机绝缘膜5，在有机绝缘膜5、氧化硅膜6和氮化硅膜7的侧壁上附着了刻蚀附着物12′。此后，如图13所示，在通过有机漂洗去除刻蚀附着物12′之前，照射氮等离子体。由于氮等离子体的照射，改进层5a生长在有机绝缘膜5的侧壁上。通过照射氮等离子体生长的改进层5a的目的在于能够确保获得改进层5a的生长。
也能在刻蚀附着物应为12′去除之后实现氮等离子体的照射。在这种情况下，不用对有机绝缘膜5进行对有机漂洗的有机漂洗溶剂的保护。但是，还能确保实现改进层5a在有机绝缘膜5的侧壁上的生长。
而且，使用包含氮气的刻蚀气体刻蚀有机绝缘膜5和在有机绝缘膜5刻蚀之后照射氮等离子体可以同时使用。这种同时使用的目的在于改进层5a能更牢固地生长。
第二具体实施例
在第二具体实施例中，添加氮并在有机绝缘膜的侧壁上生长改进层的技术被应用到双大马士革工艺。
图14表示根据本发明的第二具体实施例的半导体器件20。半导体器件20具有衬底21和形成在衬底21上的下布线结构22。尽管在衬底21上形成MOS晶体管和栓，但它们都没有示出。下布线结构22包括层叠的绝缘膜23和铜布线24。铜布线24埋入在形成在层叠的绝缘膜23中的布线凹槽中。
在下布线结构22上依次形成覆盖膜(cap mm)25和有机中间层膜26。覆盖膜25由氮化硅膜构成。有机中间层膜26由低介电常数电的有机低介电常数材料构成，其典型地由二度乙烯基硅氧烷苯并环丁烯(di-vinyl-siloxane benzo cyclobutene)(BCB)聚合物构成。如后面所述，覆盖膜25用作由有机低介电常数材料构成的有机中间层膜26的刻蚀停。形成通路孔22以穿过覆盖膜25和有机中间层膜26到达铜布线24。
在有机中间层膜26上，依次形成停止膜27、有机中间层膜28和硬掩模膜29。停止膜27由氮化硅膜构成。有机绝缘膜28由具有低介电常数的有机低介电常数材料构成，其典型地由二度乙烯基硅氧烷苯并环丁烯(di-vinyl-siloxane benzo cyclobutene)(BCB)聚合物构成。停止膜27用作刻蚀由有机低介电常数材料构成的有机中间层膜28中的刻蚀停。硬掩模膜29由氮化硅膜构成。硬掩模膜29用作刻蚀有机中间层膜28中的硬掩模。
布线沟槽形成为通过停止膜27，有机中间层膜28和硬掩模膜29到达有机中间层膜26。布线沟槽以及通过覆盖膜25和有机中间层膜26的通路孔被阻挡膜30覆盖。阻挡膜30由覆盖布线沟槽和通路孔的钽膜(未示出)以及覆盖钽膜的氮化钽膜(未示出)构成。在阻挡膜30上，铜膜31形成为埋入到布线沟槽和通路孔中。铜膜31由作为主要成分的铜构成。埋入的铜膜31的一部分构成上布线。另一方面，埋入在通路孔中的铜膜31的一部分构成连接上布线和下布线结构22的铜布线24的通路。
在构成通路孔的侧面的有机中间层膜26的侧壁上，形成改进层26a。在构成布线沟槽的侧面的有机中间层膜26上，形成改进层28a。与第一具体实施例中改进层5a相似，改进层26a和改进层28a是在使用包含氮气和C4F8的刻蚀气体进行刻蚀中形成的。这样，改进层26a和28a被形成为包含碳原子、氮原子和氟原子。在包括许多碳原子和氮原子的改进层26a和28a中形成了许多碳-氮键。形成了许多碳-氮键的改进层26a和改进层28a有效地保护了有机中间层膜26和有机中间层膜28。而且，改进层26a和28a避免了来自铜布线膜31的铜扩散，并减小了在有机中间层膜26和有机中间层膜28中的漏电流。
另一方面，抑制改进层26a和28a的氟浓度使其比氮浓度低，从而不会使铜膜31被腐蚀。
图15至图23表示在第二具体实施例中的半导体器件20的制造方法。第二具体实施例使用所谓[通路优先工艺]。如图15所示，氮化硅膜23a、有机绝缘膜23b和氮化硅膜23c依次淀积在衬底21上以形成层叠的绝缘膜23。接下来，在层叠的绝缘膜23中形成布线沟槽。然后，铜布线24形成为埋入到布线沟槽中。铜布线24由覆盖布线沟槽的阻挡膜24a和在阻挡膜24a上形成的铜膜24b构成。铜布线24的埋入通过本领域技术人员公知的双大马士革(damascene)技术实现。当埋入铜布线24时，完成了下布线结构22的形成。
在形成下布线结构22之后，如图16所示，覆盖膜25、有机中间层膜26、停止膜27、有机中间膜层28以及硬掩模膜29被依次形成。覆盖膜25、停止膜27和硬掩模膜29由氮化硅膜构成。有机中间层膜26和有机中间层膜28由有机低介电常数材料构成。典型地，对于有机中间层膜26，使用二度乙烯基硅氧烷苯并环丁烯(di-vinyl-siloxane benzo cyclobutene)(BCB)聚合物。
接下来，如图17所示，在衬底21的上表面侧的整个表面上形成反射保护膜32之后，在反射保护膜32上形成光刻胶掩模33。光刻胶掩模33限定穿透有机中间层膜26的通路孔的位置。
在形成光刻胶掩模33之后，如图18所示，光刻胶掩模33被用到连续刻蚀反射保护膜32、硬掩模膜29、有机中间层膜28、停止膜27和有机中间膜26中。这样，形成了到达覆盖膜25的通路孔34。
在刻蚀有机中间层膜26和有机中间层膜28中，使用混合有C4F8、氮气(N2)和氧气(O2)的刻蚀气体。刻蚀气体的主要成分是氮气。由于有机中间层膜26和有机中间层膜28被主要成分是氮气的刻蚀气体刻蚀，包含在等离子中的氮基团被注入到有机中间层膜26和有机中间层膜28中。通过注入氮基团，在有机中间层膜26和有机中间层膜28中分别形成了包括许多碳原子和氮原子的改进层26a和28b。在改进层26a和28b中形成了许多碳-氮键，这在下面进行的半导体制造工艺中有效地保护了有机中间层膜26和有机中间层膜28。改进层26a和28b的氟浓度低至铜膜31不会被腐蚀的程度，并且比氮浓度低。但是，在形成在有机中间层膜28中的改进层28b中，在阻挡膜30和铜膜31被埋入的布线沟槽内的部分在下面的工艺中被去除。
与第一具体实施例相似，包含许多氟原子的刻蚀附着物淀积在硬掩模膜29、有机中间层膜28、停止膜27和有机中间层膜26的侧壁上。但是，它们在图18中未示出。
接下来，如图19所示，通过有机漂洗步骤去除反射保护膜32和光刻胶掩模33。通过有机漂洗步骤甚至能同时去除刻蚀附着物。
接下来，在衬底21的上表面侧的整个表面上形成反射保护膜35之后，如图20所示，通过光刻技术形成光刻胶掩模36。反射保护膜35厚厚地形成在通路孔34中，并且反射保护膜35保护位于通路孔34的下部中的覆盖膜25。光刻胶掩模36限定了形成在硬掩模膜29和有机中间层膜28中的布线沟槽的位置。
接下来，如图21所示，光刻胶掩模36使用于刻蚀反射保护膜35、有机中间层膜28和硬掩模膜29。这样，形成了布线沟槽37。
在刻蚀有机中间层膜28中，与上述刻蚀有机中间层26相似，使用混合有C4F8，氮气(N2)和氧气(O2)的刻蚀气体。刻蚀气体的主要成分是氮气。由于使用具有此组分的刻蚀气体，包括许多碳原子和氮原子的改进层28a形成在有机中间层膜28的侧壁上。改进层28a在下面进行的半导体制造工艺中有效地保护了有机中间层膜28。改进层28a的氟浓度低至钷膜31不会被腐蚀的程度，并且比氮浓度低。
当布线沟槽37和通路孔34位置上部分匹配时，改进层28b已经形成在面对有机中间层膜28的布线沟槽37的侧壁上。在这种情况下，改进层28b构成改进层28a的一部分。
刻蚀有机中间层膜28引起了包含许多氟原子的刻蚀附着物淀积在有机中间层膜28的侧壁上。但是，刻蚀附着物在图21中未示出。
接下来，如图22所示，反射保护膜35和光刻胶掩模36通过有机漂洗步骤被去除。甚至通过有机漂洗能同时去除刻蚀附着物。改进层26a和改进层28a在此有机漂洗步骤中分别保护有机中间层膜26和有机中间层膜28。
此外，如图23所示，覆盖膜25和停止膜27中暴露的部分由回刻蚀去除，通路孔34到达铜布线24。改进层26a和改进层28a在此回刻蚀时分别保护有机中间层膜26和有机中间层膜28。
接下来，在布线沟槽37和通路孔34的侧面和下表面上形成阻挡膜30之后，形成铜膜31并且通路孔34和布线沟槽37被埋入。当形成铜膜31时，图14所示的半导体器件20的形成结束。
如上所述，在第二具体实施例中，添加了氮的改进层26a，28a形成在有机中间层膜26和有机中间层膜28的侧壁上。改进层26a，28a具有机械和化学牢固的结构，并且避免了有机中间层膜26和有机中间层膜28在半导体工艺中的损坏。此外，改进层26a，28a避免了从铜布线31的铜扩散，并减小了流经有机中间层膜26和有机中间层膜28的漏电流。
在第二具体实施例中，如图24所示，阻挡膜30可以从半导体器件20去除。在这种情况下，铜膜31直接与改进层26a和改进层28a接触。但是，改进层26a和改进层28a有效地作为包括在铜膜31中的铜的阻挡膜，阻挡膜30不存在的事实对半导体器件20的工作没有大的影响。考虑到减少步骤数量和降低成本希望不形成阻挡膜30。
顺便提及，在第二具体实施例中，与第一具体实施例相似，在刻蚀有机中间层膜26和有机中间层膜28中，能间歇地执行放电以诱导刻蚀的等离子体。间歇地放电促进了改进层26a和28a在有机中间层膜26和有机中间层膜28的侧壁上的生长。
而且，在刻蚀有机中间层膜26和有机中间层膜28中，能够间歇地施加偏压到衬底21上。间歇的偏压施加促进了改进层26a和28a在有机中间层膜26和有机中间层膜28的侧壁上的生长。
而且，改进层26a，28a的生长可以通过在刻蚀有机中间层膜26和有机中间层膜28之后，照射氮等离子体到有机中间层膜26和有机中间层膜28上来执行。通过照射氮等离子体生长的改进层26a和28a的目的在于能够获得牢固形成的改进层26a和28a。
第三具体实施例
在第三具体实施例中，第二具体实施例的半导体器20通过所谓[双硬掩模工艺]而没有通过[通路优先工艺]形成。
首先，与第二具体实施例相似，在如图15所示的下布线结构22形成在衬底21上之后，如图16所示，形成覆盖膜25，有机中间层膜26、停止膜27、有机中间膜28和硬掩模膜29。如上所述，覆盖膜25、停止膜27和硬掩模膜29由氮化硅膜构成，有机中间层膜26和有机中间层膜28由有机低介电常数材料构成。
如后面所述，在第三具体实施例中，有机中间层膜26和有机中间层膜28要求使用对光刻胶和反射保护膜能选择性地刻蚀的材料。典型地，对于有机中间层膜26，使用二度乙烯基硅氧烷苯并环丁烯(di-vinyl-siloxane benzo cyclobutene)(BCB)聚合物。
在第三具体实施例中，如图25所示，在硬掩模膜29上还形成有牺牲硬掩模膜38。牺牲硬掩模膜38由氧化硅膜构成。如后面所述，牺牲硬掩模膜38最终被从半导体器件20上去除。
接下来，在衬底21的上表面侧的整个表面上形成反射保护膜39之后，如图26所示，使用光刻技术在反射保护膜39上形成光刻胶掩模40。光刻胶掩模40限定了在有机中间层膜28和硬掩模膜29中形成的布线沟槽的位置。
在形成光刻胶掩模40之后，如图27所示，光刻胶掩模40被用于刻蚀牺牲硬掩模膜38。由氧化硅膜构成的牺牲硬掩模膜38的刻蚀在氧化硅膜和氮化硅膜之间的选择比高的条件下实现，由氮化硅膜构成的硬掩模膜29基本不被刻蚀。由于牺牲硬掩模膜38被刻蚀，由光刻胶掩模40限定的布线沟槽的图形被转移到牺牲硬掩模膜38上。
在牺牲硬掩模膜38的刻蚀之后，如图28所示，反射保护膜39和光刻胶掩模40通过使用氧等离子体的灰化而被去除。
接下来，在衬底21的上表面侧的整个表面上形成反射保护膜41之后，如图29所示，在反射保护膜41上形成光刻胶掩模42。光刻胶掩模42限定了形成为通过覆盖膜25和有机中间层膜26的通路孔的位置。
在形成光刻胶掩模42之后，如图30所示，光刻胶掩模42被用到依次刻蚀反射保护膜41、硬掩模膜29、有机中间层膜28和停止膜27。此刻蚀使光刻胶掩模42限定的通路孔的图形转移到硬掩模膜29上。当停止膜27被刻蚀到暴露出有机中间层膜26时，一部分有机中间层膜26能被刻蚀。但是，有机中间层膜26被刻蚀的事实不会带来任何特殊的问题。
在刻蚀有机中间层膜28中，使用混合有C4F8，氮气(N2)和氧气(O2)的刻蚀气体。刻蚀气体的主要成分是氮气。由于使用具有此组分的刻蚀气体，包含许多碳原子和氮原子的改进层28b形成在有机中间层膜28的侧壁上。改进层28b在下面进行的工艺中有效地保护了有机中间层膜28。改进层28b的氟浓度低至铜膜31不会被腐蚀的程度，并且比氮浓度低。但是，在形成在有机中间层膜28中的改进层28b中，在阻挡膜30和铜膜31被埋入的布线沟槽内的一部分改进层28b在下面的工艺中被去除。
尽管包括大量氟的刻蚀附着物淀积在硬掩模膜29、有机中间层膜28和硬掩模膜29的侧壁上。但是，它们在图30中未示出。
接下来，如图31所示，反射保护膜41和光刻胶掩模42用氮/氢等离子体去除。由BCB聚合物构成的有机中间层膜26和有机中间层膜28对氮/氢等离子体有抵抗力。因此，它们在氮/氢等离子体去除反射保护膜41和光刻胶掩模42时，不会被刻蚀。
通过氮/氢等离子体去除反射保护膜41和光刻胶掩模42还能氮化有机中间层膜28的侧壁。此氮化作用还能生长改进层28b。
接下来，执行有机漂洗步骤以去除淀积在硬掩模膜29、有机中间层膜28和停止膜27的侧壁上的刻蚀附着物。在进行此有机漂洗步骤时，改进层28b有效地保护有机中间层膜28。
在去除反射保护膜41和光刻胶掩模42之后，如图32所示，牺牲硬掩模膜38被用于刻蚀硬掩模膜29、有机中间层膜28和有机中间层膜26。在此刻蚀时，在硬掩模膜29的刻蚀结束的阶段，刻蚀条件变换为有机中间层膜28和停止膜27之间的选择比和有机中间层膜26和覆盖膜25之间的选择比变大的条件。那么，停止膜27和覆盖膜25不被刻蚀，它们保留下来。在形成于有机中间层膜28中的改进层28b中，与穿透有机中间层膜26的通路孔的位置不部分匹配的一部分改进层28b被此刻蚀去除。
在此刻蚀中，使用混合有C4F8、氮气(N2)和氧气(O2)的刻蚀气体。刻蚀气体的主要成分是氮气。由于使用具有此组分的刻蚀气体，包含许多碳原子和氮原子的改进层26a、28a分别形成在有机中间层膜26和有机中间层膜28的侧壁上。改进层26a、28a在下面进行的工艺中有效地保护了有机中间层膜26和有机中间层膜28。改进层26a、28a的氟浓度被抑制得低从而铜膜31不会被腐蚀，并且它们比氮浓度低。
接下来，如图33所示，覆盖膜25和停止膜27的暴露部分通过回刻蚀被去除。由于此回刻蚀，通路孔34到达铜布线24。由于此回刻蚀，牺牲硬掩模膜38被同时去除。
接下来，在布线沟槽37和通路孔34的侧面和下表面上形成阻挡膜30之后，形成铜膜31，并且埋入通路孔34和布线沟槽37。当铜膜31形成时，完成了图14所示的半导体器件20的形成。
这样，图4所示的半导体器件20的形成甚至通过第三具体实施例中的双掩模工艺也能被执行。但是，由第三具体实施例中的双掩模工艺形成半导体器件20优于通过第二具体实施例中的通路优先工艺形成的半导体器件20，因为对改进层26a的损害小。
如图20所示，在第二具体实施例中，反射保护膜35形成在形成于有机中间层膜26中的通路孔的内部，并且反射保护膜35还被去除。当反射保护膜35被去除，对形成在有机中间层膜26的侧壁上的改进层26a有损害。由于可能使有机中间层膜26的保护效果变弱，此损害是不好的。
另一方面，在第三具体实施例中，在有机中间层膜26的侧壁上形成改进层26a之后，实现阻挡膜30和铜膜31的形成。因此，在第三具体实施例中，对改进层26a的损害是小的。改进层26a的损害是小的这一事实的优选之处在于防止从铜膜31的铜扩散效果变高。
顺便提及，在第三具体实施例中，与第一具体实施例相似，在有机中间层膜26和有机中间层膜28被刻蚀时，能够间歇地进行放电以诱导等离子体。因此，促进了改进层26a、28a在有机中间层膜26和有机中间层膜28的侧壁上的生长。
而且，在有机中间层膜26和有机中间层膜28上的刻蚀中，能够间歇地时间偏压到衬底21上。因此，促进了改进层26a、28a在有机中间层膜26和有机中间层膜28的侧壁上的生长。
此外，在刻蚀有机绝缘层膜26和有机绝缘层膜28之后，可以通过照射等氮离子体到有机中间层膜26和有机中间层膜28来进行改进层26a、28a的生长。通过照射氮等离子体的改进层26a、28a的生长的目的在于改进层26a、28a能被牢固地形成。
而且，在第三具体实施例中，与第二具体实施例相似，阻挡膜30可以被从半导体器件20上去除，形成如图24所示的半导体器件。考虑到减少步骤的数量和降低成本，不形成阻挡膜30的事实是被希望的。

Claims (17)

1.一种半导体器件，包含：
具有开口的有机绝缘膜，
其中所述有机绝缘膜具有面对所述开口的改进部分，以及
所述改进部分包括氮原子、氟原子和碳原子，以及
在所述改进部分中的所述氟原子的浓度比所述氮原子的浓度低。
2.根据权利要求1的半导体器件，还包含：
金属导体，其主要成分是铜，形成在所述开口中。
3.根据权利要求2的半导体器件，其中所述金属导体与所述改进部分直接接触。
4.一种半导体器件的制造方法，包含：
a.在衬底的上表面侧上形成有机绝缘膜；
b.刻蚀所述有机绝缘膜以形成开口；以及
c.在面对所述开口的一部分所述有机绝缘膜中形成包括氮原子、氟原子和碳原子的改进部分。
5.根据权利要求4的半导体器件的制造方法，其中所述改进部分还包含氟原子，以及
所述氟原子的浓度比所述氮原子的浓度低。
6.根据权利要求5的半导体器件的制造方法，其中所述b刻蚀所述有机绝缘膜包含：
使用包含氮气和碳氟化合物的刻蚀气体刻蚀所述有机绝缘膜，以及
所述b步骤和所述c步骤同时进行。
7.根据权利要求6的半导体器件的制造方法，其中所述氮气的摩尔比是所述全部刻蚀气体的50％或更多。
8.根据权利要求7的半导体器件的制造方法，其中所述氮气的摩尔比是所述全部刻蚀气体的70％或更多。
9.根据权利要求6的半导体器件的制造方法，其中为所述刻蚀产生等离子体的产生和停止在所述b刻蚀所述有机绝缘膜中交替进行。
10.根据权利要求6的半导体器件的制造方法，其中在执行所述b步骤时，对所述衬底施加偏压的施加和停止交替进行。
11.根据权利要求4的半导体器件的制造方法，其中所述c步骤通过将面对所述开口的所述有机绝缘膜的所述部分暴露在包括所述氮原子的等离子体中来进行。
12.根据权利要求4的半导体器件的制造方法，其中所述b步骤包含：
d.通过包含氮原子的等离子体刻蚀所述有机绝缘膜以形成开口，以及
在执行所述d步骤时，产生所述等离子体的产生和停止交替进行。
13.根据权利要求4的半导体器件的制造方法，其中所述b步骤包含：
e.通过包含氮原子的等离子体刻蚀所述有机绝缘膜以形成所述开口，以及
在执行所述e步骤时，施加偏压到所述衬底的施加和停止交替进行。
14.根据权利要求4的半导体器件的制造方法，还包含：
f.在形成所述开口之后，将所述有机绝缘膜暴露到包含氮原子的等离子体。
15.一种半导体器件的制造方法，包含：
a.形成由有机化合物构成的第一中间层绝缘膜；
b.在所述第一中间层绝缘膜的上表面侧上形成由有机化合物构成的第二中间层绝缘膜；
c.通过一次刻蚀工艺，形成穿透所述第二中间层绝缘膜的布线沟槽和穿透所述第一中间层绝缘膜的通路孔；
d.在所述布线沟槽的侧壁和所述通路孔的侧壁上形成包含氮原子、氟原子和碳原子的改进部分；以及
e.在所述d步骤之后，用导体埋入所述布线沟槽和所述通路孔。
16.根据权利要求15的半导体器件的制造方法，其中所述改进部分还包含氟原子，以及
所述氟原子的浓度比所述氮原子的浓度低。
17.根据权利要求16的半导体器件的制造方法，其中在刻蚀所述布线沟槽和所述通路孔中，使用包含氮原子和碳氟化合物的刻蚀气体并且所述c步骤与所述d步骤同时执行。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7081407B2 (en) * 2003-12-16 2006-07-25 Lam Research Corporation Method of preventing damage to porous low-k materials during resist stripping
JP2005217371A (ja) * 2004-02-02 2005-08-11 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
DE102005024912A1 (de) * 2005-05-31 2006-12-07 Advanced Micro Devices, Inc., Sunnyvale Technik zur Herstellung von kupferenthaltenden Leitungen, die in einem Dielektrikum mit kleinem ε eingebettet sind, durch Vorsehen einer Versteifungsschicht
JP4965830B2 (ja) * 2005-08-12 2012-07-04 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7781154B2 (en) * 2006-03-28 2010-08-24 Applied Materials, Inc. Method of forming damascene structure
US7695897B2 (en) * 2006-05-08 2010-04-13 International Business Machines Corporation Structures and methods for low-k or ultra low-k interlayer dielectric pattern transfer
JP4797821B2 (ja) * 2006-06-15 2011-10-19 ソニー株式会社 半導体装置の製造方法
US7618889B2 (en) * 2006-07-18 2009-11-17 Applied Materials, Inc. Dual damascene fabrication with low k materials
JP5251033B2 (ja) * 2007-08-14 2013-07-31 ソニー株式会社 半導体装置の製造方法
US8018023B2 (en) 2008-01-14 2011-09-13 Kabushiki Kaisha Toshiba Trench sidewall protection by a carbon-rich layer in a semiconductor device
US8575753B2 (en) * 2009-05-27 2013-11-05 Samsung Electronics Co., Ltd. Semiconductor device having a conductive structure including oxide and non oxide portions
US8361338B2 (en) * 2010-02-11 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Hard mask removal method
DE102010002451B4 (de) * 2010-02-26 2012-01-26 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zur Herstellung von Kontaktelementen von Halbleiterbauelementen
JP5613033B2 (ja) 2010-05-19 2014-10-22 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR102513878B1 (ko) * 2014-09-19 2023-03-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US10535531B2 (en) * 2017-04-26 2020-01-14 Tokyo Electron Limited Method of cyclic plasma etching of organic film using carbon-based chemistry
US10541146B2 (en) * 2017-04-26 2020-01-21 Tokyo Electron Limited Method of cyclic plasma etching of organic film using sulfur-based chemistry
TWI810181B (zh) * 2017-04-26 2023-08-01 日商東京威力科創股份有限公司 使用硫及/或碳基化學品之有機膜循環電漿蝕刻方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1234605A (zh) * 1998-04-15 1999-11-10 日本电气株式会社 半导体器件其制造方法
US6114250A (en) * 1998-08-17 2000-09-05 Lam Research Corporation Techniques for etching a low capacitance dielectric layer on a substrate

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3278732B2 (ja) 1993-12-27 2002-04-30 株式会社アルバック エッチング装置及びエッチング方法
JPH10125783A (ja) * 1996-10-15 1998-05-15 Sony Corp 半導体装置の製造方法
US5872061A (en) * 1997-10-27 1999-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Plasma etch method for forming residue free fluorine containing plasma etched layers
JP2000036484A (ja) * 1998-05-11 2000-02-02 Tokyo Electron Ltd プラズマ処理方法
JP2000114367A (ja) * 1998-10-05 2000-04-21 Matsushita Electronics Industry Corp 半導体装置の製造方法
FR2789804B1 (fr) 1999-02-17 2002-08-23 France Telecom Procede de gravure anisotrope par plasma gazeux d'un materiau polymere dielectrique organique et application a la microelectronique
JP2001035832A (ja) 1999-07-16 2001-02-09 Canon Inc ドライエッチング方法
JP3400770B2 (ja) * 1999-11-16 2003-04-28 松下電器産業株式会社 エッチング方法、半導体装置及びその製造方法
US6720249B1 (en) 2000-04-17 2004-04-13 International Business Machines Corporation Protective hardmask for producing interconnect structures
JP2001351897A (ja) * 2000-06-05 2001-12-21 New Japan Radio Co Ltd プラズマエッチング装置
JP2002110788A (ja) * 2000-09-27 2002-04-12 Toshiba Corp 半導体装置およびその製造方法
JP2003092287A (ja) * 2001-09-19 2003-03-28 Nec Corp アッシング方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1234605A (zh) * 1998-04-15 1999-11-10 日本电气株式会社 半导体器件其制造方法
US6114250A (en) * 1998-08-17 2000-09-05 Lam Research Corporation Techniques for etching a low capacitance dielectric layer on a substrate

Also Published As

Publication number Publication date
WO2003083935A1 (fr) 2003-10-09
US7482694B2 (en) 2009-01-27
JPWO2003083935A1 (ja) 2005-08-04
US20050253272A1 (en) 2005-11-17
CN1650417A (zh) 2005-08-03
AU2003221000A1 (en) 2003-10-13
JP4487566B2 (ja) 2010-06-23

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