CN1319135C - 直流或交流电场辅助退火 - Google Patents

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Abstract

在半导体器件中形成理想的接合剖面图的一种方法。将至少一种掺杂物引入半导体衬底。通过将半导体衬底和至少一种掺杂物退火来扩散至少一种掺杂物，同时使半导体衬底暴露于一个电场。

Description

直流或交流电场辅助退火
本申请是2000年3月29日提交的名为“DC Electric FieldAssisted Anneal”的美国专利申请09/538,309号的后续申请，该申请可供本文参考。
技术领域
本发明涉及到用来控制半导体衬底中的掺杂物扩散的一种方法和装置。
背景技术
随着半导体器件结构尺寸的缩小，为了控制日益缩小的结构必须采取越来越精密的控制。越来越小的结构的位置和尺寸需要有精密的控制才能保证精确的布局。在尺寸很小的情况下，错位和/或结构尺寸的微小误差都会产生废品或次品器件。半导体器件的制造工艺需要提高精度以产生理想的结构。
快速热处理被广泛地用于在半导体衬底中扩散掺杂物。在快速热处理过程中，用一个诸如灯或是加热板的辐射源将工件快速加热到指定温度。然后用辐射源将工件保持在这一温度。再按照一定的控制程序用辐射源使工件快速冷却。在这种典型工艺的每一个步骤中(利用一个检测工件的红外线辐射的高温计或是热电偶)检测晶片温度并且提供温度的反馈控制。当工件升温到足够的温度时，开始在工件内扩散某种物质。进而，扩散的速度主要是工件温度的函数。另外，扩散的范围是温度值和这一温度上的时间的因数。因此，如果工件是一个半导体晶片，而热处理是用来执行掺杂物退火的快速热处理，为了在半导体晶片上的各个位置实现掺杂物原子的均匀扩散，必须对晶片温度进行精确的控制。
按照先进的绝缘体加硅片技术需要比3℃3-西格马温度控制更好地控制掺杂物的扩散。然而，因为现有技术的快速热处理设备的限制，目前只能达到5-6℃ 3-西格马温度控制。许多因素对温度控制问题都有影响。这其中包括舱室气流，舱室门和机械手，晶片定位中心，以及灯加热速度慢的限制。
关于舱室气流，由于加工气体分布在晶片上存在热梯度。在快速热处理设备中引入一种(反应或是惰性的)加工气体。快速热处理设备不是一个热均衡系统(仅有工件及其支撑结构被加热)。因此，进入的气体是冷的，但是气体在通过晶片时被进入，再从舱室中排出。这种因素会产生温度梯度，靠近气体入口处温度较低，而靠近舱室的气体出口处温度较高。当晶片被放入舱室时，这种梯度就会反映在晶片上。为了缓解这种影响而旋转晶片。然而，在采用旋转晶片的现有技术的系统中，尽管缓解了梯度的影响，仍然遗留下一个特殊问题，那就是晶片旋转的温度脉动周期在固定的高温计的信号中非常明显。由于缺少对灯区的控制，无法降低这种脉动，因而在晶片边沿上会产生局部的热点和冷点。这些热点和冷点会直接导致芯片不能满足性能指标。
另外，舱室门和晶片保持设备也会在晶片上造成热梯度。与上述的情况类似，因为在加工舱室中必须有一个门，并且需要将机械手通过舱门插入工件，在舱门处对舱室内部有冷却的影响。来自输送舱室的冷气或是室温空气会使门的区域冷却；机械手的端部零件具有散热作用，也会使门的区域冷却。因此就会产生热点和冷点，从而导致芯片不能满足性能指标。
在现有技术的目前状态下，快速热处理设备用一个(完全边沿接触的)套环支撑着晶片。如果支撑“边沿环”内的晶片中心不能精确到0.010-0.015英寸以内，就会在晶片边沿上产生热点和冷点。采用晶片旋转来校正不均匀的受热，达到一种准稳定状态，晶片的任何充分的扰动都会使晶片向心加速直至其脱离中心。因此就会由于晶片定位而产生热点和冷点。同样会导致芯片不能满足性能指标。
关于灯加热旋转速度的限制，因为W-卤素灯都装有包含气体的外罩，外罩会储存大量的热量。储存的热量会衰减进入灯内的高频信号。另外，随着舱室旋转速度按照热处理设备设计转速(200mm工具的转速是90RPM；300mm工具的转速可达150到300RPM)的增加，越来越难以通过对灯的控制来衰减与温度波动有关的旋转。
目前状态下的快速热处理技术在掺杂物扩散和热积聚匹配上存在限制。关于扩散的限制，许多技术是采用大量和肤浅的掺杂物注入并随之退火来实现激励和扩散，获得一种浅薄均匀的掺杂物剖面图。由于扩散范围的要求，需要使用高温的分批处理炉。然而，随着晶片尺寸的增大，这些现有技术有一个特殊的问题，因为用高温分批处理炉生产晶片产量下降。这样就需要有一种能够从整体上提高扩散速度的手段来实现单一晶片的快速热处理退火。
关于热积聚匹配问题，现有生产线的目标是在所有步骤中限制批量和单一晶片的热处理。例如，它要求能够在分批处理炉CVD处理器和单一晶片快速热CVD处理器中形成隔离氮化膜。但是，因为批量处理工具要将一组125个晶片在750℃温度下保持一小时以上，而单一晶片处理器仅仅将每个晶片在750℃温度下保持两分钟。最终的结果是采用批量氮化淀积形成的晶体管的器件特性与采用单一晶片淀积形成的晶体管有所不同。造成这种不同的原因在于两种系统中在一定温度上的时间有明显的不同。因而就需要有一种手段能够单一晶片处理的总扩散时间，而同时又保持相同的热剖面图。
发明内容
本发明涉及到一种方法，用于在半导体器件中形成理想的接合剖面。在半导体衬底中引入至少一种掺杂物。将半导体衬底和至少一种掺杂物退火，同时将半导体衬底暴露于一个DC和/或AC电场，从而将至少一种掺杂物扩散到半导体衬底内部。
根椐本发明的一方面，可以在1大气压以下的压力下执行上述方法。并且可以由DC电场或AC电场来控制掺杂物的横向和垂直扩散。
本发明还涉及到一种装置，用于在半导体器件中形成理想的接合剖面。该装置包括用来为内部已经扩散有至少一种掺杂物的半导体衬底退火的装置。退火装置包括至少一个热源。该装置还包括用来产生DC和/或AC电场并且在退火的同时将半导体衬底暴露于这一DC和/或AC电场的装置。
根椐本发明的另一方面，电场产生装置还包括：用来安置半导体衬底的一个导电卡盘；用于偏置卡盘的装置；当半导体衬底被安置在卡盘上时与半导体衬底的至少一个表面的至少一部分相邻布置的至少一个导电材料的栅格；以及用于偏置至少一个栅格的装置。其中，至少一个栅格可以大于半导体衬底的整个上表面。其中，当半导体衬底被安置到卡盘上时，栅格与半导体衬底相距的距离可以在100nm到500nm之间。
本发明还涉及用于在半导体器件中形成理想的接合剖面图的一种装置，该装置包括：
用来为内部已经扩散有至少一种掺杂物的半导体衬底退火的装置，退火装置包括至少一个热源；以及
用来产生DC或AC电场并在退火的同时将半导体衬底暴露于这一DC或AC电场的装置，
用来安置半导体衬底的一个导电卡盘；
用于偏置卡盘的装置；
当半导体衬底被安置在卡盘上时与半导体衬底的至少一个表面的至少一部分相邻布置的至少一个电场源晶片；以及
用于偏置至少一个电场源晶片的装置。
本领域的技术人员根据以下的具体说明就能够理解本发明的其它目的和优点，说明书和附图仅仅是借助于对本发明最佳实施方案的说明来描述本发明的最佳实施例。从中可以看出本发明还可以有其它的不同实施例，并且在本发明的范围内能够从各个方面对其若干细节进行修改。因此可以说，附图和说明的作用是用于解释而并非限制。
附图说明
结合附图阅读说明书有助于更清楚地理解本发明的上述目的及其优点，在附图中：
图1a，1b，1c和1d代表本发明在结构上的四种不同实施例的截面图；
图2a，2b，2c和2d代表本发明在结构上的四种不同实施例的俯视透视图；
图3表示本发明在结构上的另外一个实施例的截面图；
图4的曲线代表聚集在半导体衬底内的磷掺杂物和半导体衬底内部深度之间的关系；
图5表示本发明在结构上的再一个实施例的截面图；
图6的曲线表示AC电场随时间变化的模拟结果；
图7的曲线表示电场应力的模拟结果及其影响；以及
图8的曲线表示1HZ到60HZ频率的模拟结果。
具体实施方式
本发明为工业RTA工具中的薄层接合产品提供了一种更加便于控制和便于制造的方法和装置。按照本发明，掺杂物可以被激活而形成目前和未来所需的薄层接合。本发明利用电场的“帮助”通过在局部范围内促进热扩散来控制掺杂物扩散。
本发明提供了在半导体器件中形成理想的接合剖面图的一种方法。将至少一种掺杂物引入一个半导体衬底，例如是一个硅晶片。可以采用任何适当的方法在半导体衬底内引入掺杂物。例如是采用离子注入方法引入掺杂物。本发明可以在半导体器件制造过程中掺杂物发生激活/扩散的各个阶段中使用。
在半导体衬底中引入掺杂物之后，通过对半导体衬底和掺杂物执行退火工序将掺杂物激活。在退火的同时使半导体衬底和掺杂物暴露于一个DC和/或AC电场。
在本发明的说明书中，退火是按照快速热退火(RTA)方式执行的。在半导体器件制造业中普遍采用RTA和其它快速热处理来产生一定的构造。RTA工艺的处理时间短，特别是在最大温度下的时间很短。
按照本发明，执行退火的温度大约是900℃到1150℃。
典型的衬底温度是在大约3秒到10秒的周期内从室温升高到最大处理温度。一般来说，升高到最大处理温度所用的时间越短越好。在温度升高到最大的过程中，温度往往有一或多次停滞，在停滞时保持一段时间。
维持最大温度的典型时间大约是0.5秒到10秒。可以在一个时间周期内维持最大温度，或是在一或多个时间周期内降到最大温度以下，再恢复到最大。
在最大温度下经过指定的处理时间后，降低半导体衬底的温度。降温的速度越快越好。这样，温度在大约10秒到60秒的周期内下降到接近室温。
另外，按照本发明的退火所执行的时间大约是0.5秒到10秒。
此外，在退火过程中可以改变压力。按照本发明，可以通过施加电场来改变快速退火处理工具内部的压力。如下文所述，这样就能降低压力，有助于防止电弧和/或放电。
在退火过程中，本发明通过施加电场来控制掺杂物的扩散。对扩散的控制包括加强和延缓扩散。尽管上文是针对形成很薄的接合层的情况而言，在某些情况下仍需要加强掺杂物的扩散。
按照本发明的一个实施例，在快速热处理舱室中引入暂时和空间上变化的电场。然后用这一电场抵消上文所述作为热处理温度控制中的特殊问题的热效应，并且/或是用这一电场来调节扩散量，如上文所述，这是一种具体的技术问题。
施加AC或是“交流”电场能够在电场变化的两个方向上促进掺杂物扩散。如果在快速热处理过程中施加一个AC电场，就能从总体上增加扩散。
如上所述，舱室气流；舱室门和机械手；以及晶片定位中心都会造成温度不均匀，它的频率随着晶片旋转速度而波动。可以用高温计来检测这些温度波动，然而，灯控制系统无法补偿这种波动。按照本发明，在处理舱室内的一个位置上安装一个AC电场发生器，电场线会穿透工件表面并且作用于掺杂物。电场发生器是这样定位的，让AC电场能够在晶片边沿附近产生。可以用一个小器件仅仅在舱室的一个区域内产生电场。然后用高温计信号作为控制信号，AC电场强度按照晶片旋转频率和相位角振荡，在晶片上最冷的部位通过电场时，使电场达到最大。这样，尽管晶片的温度控制没有改善，对掺杂物扩散的控制从总体上得到了改善，这样就能改善接合激活退火的Leff控制，从而改善对芯片性能的控制。Leff是一个FET的电沟道长度。
如果在舱室内装设较大的电场发生器，让交流电场均匀地穿透工件表面，在快速热退火过程中就能够在晶片上的所有各点增加扩散。采用这种方法可以提高扩散或是快速热处理的效率。通过调节电场的强度可以使总扩散量(或者热量积聚)或是单一晶片处理和分批处理炉相匹配。可以增加在单一晶片处理过程中的总扩散量，在需要高级掺杂物扩散时能够给处理步骤带来明显的技术上的好处。
AC电场采用的频率大约是0.5HZ到60HZ，最典型的频率是0.5HZ到2HZ。AC电场的峰-峰值的典型范围是10,000v/cm到100,000v/cm。
在采用AC电场的一种典型结构中，采用一个典型RTA工具的栅格作为上电极，而将保持晶片的卡盘作为下电极。将本征晶片作为一个电极，把光照射到被加热的晶片上。可以对本征晶片施加所需的电压。将晶片上或是石英板上的一个薄金属膜充电到所需的电位。可以随着位置来改变电场强度，以便校正热点和改善均匀性。
在另一个实施例中，在许多半导体器件结构中仅仅是特别关注垂直的掺杂物扩散剖面图。例如是垂直双极晶体管的发射极-基极节点。在这一关键性能确定的结构中，发射极多-硅掺杂物进入基极硅的扩散量决定了基极的宽度。按照标准的工艺，仅仅是由热效应来控制扩散。因此，受到每个快速热处理舱室所限，降低了处理的均匀性，这样就会降低双极晶体管芯片性能的均匀性。然而，按照本发明的改进，采用电场加强的扩散来补偿热扩散在晶片的冷区域内的不足。这样还能进一步改善总体上的性能分布。在这种情况下，因为扩散基本上仅仅是在垂直方向，可以用一个一维AC电场或是DC电场来控制扩散。然而，在各种情况下，因为电场强度必须由晶片的位置来控制，并且与晶片的旋转同步，要求电场具有时间和空间上的变化。
图6表示在1000℃下在1HZ AC电场中经历20分钟后对2.0E13硼阱剂量的模拟结果，显示出扩散在10000v/cm固定场强下随着时间变化和时间的变化。
图7表示扩散在固定的30分钟时间内随着场强的变化。图8显示出当AC电场频率提高(60HZ)时对扩散的促进能力减弱。在60HZ时获得最佳性能。
在DC电流的情况下，可以通过对施加的电场特性进行控制来控制掺杂物的扩散，例如是控制其极性，强度，和/或方向，或者是相对于硅晶片表面的法线的角度。
例如，DC电场的极性是可以改变的。DC电场的极性可以随着掺杂物的电荷以及希望对掺杂物的运动施加的影响而改变。例如，可以用一个正DC电场来延缓负掺杂物的扩散。另一方面，可以用正DC电场来促进正掺杂物的扩散。按照一个具体的例子，如果注入的掺杂物是As+，就应该施加一个负电场，将As+原子吸向表面。另一方面，如果注入的掺杂物是负离子例如B-，就应该施加一个正电场吸引其朝着表面分布。可以通过自由载流子屏蔽来降低施加电场的强度。一般来说，在扩散加快时采取较强的屏蔽。
至少是在已经引入掺杂物的半导体衬底表面附近产生电场。如果半导体衬底正在经历退火并且DC电场处在正上方位置，至少能在半导体衬底的上表面上产生电场。这一DC电场会进入半导体衬底。对于剂量大约为1015cm-2的掺杂物注入，由DC电场强度达到的深度所限定的电场屏蔽深度大约是0.1μm到0.2μm，电场在这一深度下降到其在硅片表面上的值的1/e。控制半导体衬底上及其内部的DC电场特性就能够控制掺杂物的扩散。
半导体衬底表面上、下已经引入掺杂物的每一个部位都会承受这一DC电场。或者是让半导体衬底表面上、下已经引入掺杂物的区域承受特性可以改变的DC电场。在这种情况下，场强，方向，和/或其它特性可能有所不同，取决于其在半导体衬底上的位置。如果DC电场特性在半导体衬底的整个表面上或是表面以下都是相同的，在执行本发明方法的过程中还可以改变DC电场特性。
退火和暴露于电场不一定总是要同时执行。例如，可以在一个简短的周期内对半导体衬底退火，不需要暴露于AC或DC电场。然而需要保持在退火温度才能使辅助电场起作用。因为它受到活跃的掺杂物原子的电场迁移性与其质量扩散系数之间的Einstein关系所体现的热力学限制。
可以用下面的公式来描述热力学，掺杂物的迁移性，以及质量扩散和其它因素的相互关系。
在公式中采用了CGS单位。可以用以下公式来描述掺杂物的局部通量：
J ( x ) → = - D ( C ) ▿ C → ( x ) - Z · μ ( x ) C ( x ) E ( x ) →
式中的x是从晶片表面进入晶片体内的距离；
C(x)是有用的掺杂物离子的局部数量浓度(cm-3)；
Z是掺杂物离子的充电状态
q是单位电荷；
k是Boltzmann常数；
T是华氏的晶片温度；
D是由温度来决定的有用掺杂物的扩散系数，单位是cm2/sec；
E(x)是施加的电场强度V/cm；以及
μ是掺杂物离子本身而不是与其相联系的自由载流子的迁移性。
迁移性和扩散系数之间保持的Einstein关系可参见S.M.Hu，“Diffusion in Silicon(硅扩散性)”in“Silicon and Germanium(硅和锗)”in  Atomic Diffusion in Semiconductors(半导体中的原子扩散)，D.Shaw，(ed.)Plenum，London(1973)，p.294ff.：
                 μ(x)＝(q/kT)·D(x)
因此扩散公式为
( ∂ C ( x ) / ∂ t ) = ▿ → · J ( x ) →
对于掺杂物变成了漂移扩散公式，用来模拟模型载流子输送中遇到的情况：
( ∂ C ( x ) / ∂ t ) = ▿ → · ( D ( x ) ▿ → C ( x ) ) + Z ( q / kT ) [ ▿ → · ( D ( x ) C ( x ) E → ( x ) ]
图4的曲线代表在半导体衬底内的磷掺杂物浓度和进入衬底的深度之间的关系。所示为注入掺杂物剖面图以及在大约1000℃下退火6秒之后，在0以及+/-0.05MV/cm的DC电场下的剖面图。注意到正电场会明显的延缓负磷离子的扩散，而负电场会促进扩散。从理论上来说，DC电场会由于累积或是反作用的自由载流子的存在而受到强烈的屏蔽。图中没有反映出这种作用。然而，如果场强达到0.01到0.5MV/cm，在最糟情况下载流子将会出现弱积累或是弱反作用。因此，屏蔽效应很小，可以采用上述的模型。
按照本发明方法的一些实施例，产生的DC电场垂直于半导体衬底表面。按照其它的实施例，产生的DC电场相对于半导体衬底表面有一个角度。将半导体衬底暴露于一个与半导体衬底表面相垂直的DC电场就能够控制掺杂物的垂直扩散。
按照本发明，也可以用DC电场或是一维的AC电场来控制掺杂物的横向扩散。有效地控制掺杂物的横向扩散的一种方法是将半导体衬底暴露于与半导体衬底表面成一个角度布置的DC或一维AC电场。如果采用与半导体衬底表面成一个角度布置的DC或一维AC电场，就能够控制掺杂物在一个多晶硅FET门电路的边沿下面的扩散。这样就能调节FET器件层叠电容(Cov)。
可以按照横向扩散所需的程度来改变DC或一维AC电场相对于半导体衬底表面的角度。例如，相对于半导体衬底表面成15°角布置的DC或一维AC电场相对于垂直方向可以产生25％的横向作用。从理论上来说，电场相对于与半导体衬底表面垂直的一条线的角度可以从0°变到90°。按照本发明的实施例，DC或一维AC电场相对于半导体衬底表面的角度足以对掺杂物的横向扩散产生所需的调制作用。然而，实际中需要考虑到表面附近的电场源的相对位置，这一角度不能超过jmax＝tan-1(h/r)，其中的h是电场板在晶片的中心与衬底相距的间隔的高度，而r是晶片的半径。典型的jmax大约在5°以下。
如果有必要，可以在退火和相对于半导体衬底按一定角度暴露于DC电场的过程中旋转半导体衬底，这样能够获得均匀的横向作用。如果不转动衬底，其作用就会偏向施加电场的方向。在某些情况下也需要这样。
可以采用各种方式产生DC或AC电场。按照一个实施例，将半导体衬底布置在一个提供电压源的导电卡盘上。如图1a所示，卡盘上包括与半导体衬底的整个底面邻接并且保持接触的一个表面。
图1a表示本发明一个实施例的装置的截面图。按照图1a的布局，在硅晶片或是电场源晶片8上事先淀积一个20nm到500nm量级的钨(W)金属薄层3。对准电场源晶片8并且使其与需要退火的目标硅晶片2形成水平接触或者近接触。事先用金属化工艺在金属层3上形成一个10nm到100nm量级的氧化物薄层9。用包括电场源晶片8，金属层3和氧化物/石英层9的金属-氧化物晶片构成电场源的一个电极。在金属卡盘1下面形成另一个电极。通过在电极之间施加一个0伏到5伏范围的DC偏置电压或者是频率为0HZ到60HZ的0V到5V的AC电压来产生所需的电场。在图1a中，另外还在卡盘1和支撑着的晶片上方布置有多个灯4。电压源V16和V27连接到电场源晶片8和卡盘1上。
卡盘的一部分也可以包括这样一个表面，它包括至少一个开放的通道，暴露出至少一部分半导体衬底。晶片可以通过其边沿安装到一个环形卡盘上，如图1b所示，或者是按照公知的现有技术的方式采用一个石英销，如图1c所示。这样的卡盘可以包括一个环形部分，它包括一个与环形部分同心的大开口。这样一个大开口的尺寸大约和半导体衬底一样大，让环形部分仅仅在半导体衬底的边沿附近与半导体衬底啮合。
图1b表示与图1a的实施例相似的另一个实施例的截面图，区别仅仅是将晶片安装在一个环形金属卡盘10上，它仅仅接触到目标晶片的边沿。这种卡盘还包括在目标晶片2下面附着到卡盘10上的一个衬底栅格11。在这种情况下，由环形金属卡盘构成第二电极。
图1c表示与图1a的实施例相似的另一个实施例的截面图。然而，在图1c中，晶片被水平安装在支撑销12上。按照一个实施例，这种销是空心的石英销。当然，这种销也可以采用其它材料并且具有另外的结构。通常至少有三到四个销支撑着晶片，在图1c中表示了两个。如果采用空心销，钨丝可以从中穿过。钨丝可以接触到落在销上面的目标晶片的背面，从而构成第二电极。栅格11可以附着在销上并且用电路连接到钨丝。
如图1b和1c所示，布置在目标晶片下面的卡盘或是主体包括一个由多个预制件构成的中心部分。图1b和1c表示了连接到环形卡盘件或是晶片支撑销上的一个导电金属栅格。放置到卡盘或是销上的半导体衬底可以接触到这一栅格。栅格可以由钨丝或是其它适当的金属制成，或者是在退火采用的温度范围内不会熔化或者劣化的合金。这种栅格与下文中所述的布置在半导体衬底附近但是与其不接触的那种栅格类似。
卡盘可以包括一个夹具。夹具可以包括在上述的环形件中。可以用任何适当的材料制作环形夹具。典型的环形夹具是用金属制成的。金属夹具环可以为电场提供接地电压。
夹具上横向突出到目标晶片的顶面之上的部分通常突出到不超过0.5mm，并且垂直在表面上方不超过0.25mm。如下文所述，横向突出通常足以提供机械的稳定性和良好的电接触，但是不够阻挡由上电极产生的电场。垂直突出量通常是很小的，让上电极能够水平地接近到被夹住的目标晶片附近。如果电源电极需要接触到目标晶片，上述的这种夹具就无法使用了。
采用环形夹具有利于降低热质量，从而有助于半导体衬底温度本身快速下降。在采用这样的结构时，为了保证电场在晶片的面上均匀分布，可以布置一个与半导体衬底和环形卡盘环相接触的精细的丝网栅格，它和下文所述用做电场的另一个极板的栅格类似。这种丝网栅格有助于产生更加均匀的电场，并且尽量减少热质量的增加。
图1d表示本发明的又一个实施例，将一个电场源晶片8布置在目标晶片的两侧。夹在两个电场源晶片之间的目标晶片被布置在一个卡盘1上。如果需要产生均匀的电场，往往就需要采用电场源晶片。
为产生电场还可以包括布置一种导电材料的栅格，例如图2a，2b和2c所示的线或者是一种用金属薄膜制成的导电板。如果需要产生空间上变化的电场，往往就需要采用栅格式的电场源。栅格或是板被布置成与半导体衬底的局部表面接近但是不接触。然而，如果用一个氧化层将栅格或是板隔离，接触也是容许的，只要夹具象上述那样有一个突出部分就能防止接触。
栅格从含义上说包括许多通道。栅格通道对于退化灯发出的热辐射是实际的通道，通过的辐射很少被吸收。然而，如果上电极是用连续的金属-石英/氧化物叠层构成的，热辐射就会受到目标晶片的阻挡。然而，通过叠层传热只需要0.5秒就能通过这些层传播到目标晶片，有些辐射最终被目标晶片吸收作为掺杂物退火的有效热量，这正是本发明的目的。
可以用一种适当的导电材料制作栅格，其结构例如是图2a，2b和2c所示的栅格-石英或-氧化物叠层。这种金属或其他适当的金属或是合金在所需的退火温度下不会熔化和/或卷曲。按照一个实施例，用钨丝制成栅格。具有足够高熔点的其他合适的金属和合金包括铬(Cr)，镍(Ni)，铂(Pt)，钛(Ti)和NiCr。
图2a中的第一丝网栅格层面可以用淀积的石英或氧化物与电场源晶片衬底隔开10nm到100nm的距离。第一丝网栅格层面是厚度为100nm到500nm的平行钨丝构成的图形。可以由施加电场时需要的空间变化程度来限定与晶片的面平行的丝线的宽度。然而，所需的宽度应该足够在每条丝线的一端用丝焊连接到一条外部导线例如是钨或铜线。外部导线可以连接到产生电场的DC或AC电压源。
图2a表示本发明一个实施例的装置的透视图，图中用一层钨丝编织成矩形栅格。在一个裸露的硅晶片13上淀积一个100nm的石英或氧化物薄层14。在淀积石英或氧化物层14之后形成一层平行的钨丝15。可以采用简单的掩模工艺形成这种丝线。
可以用相同的方法形成淀积的另一个100nm的石英或氧化物薄层16，它可以和钨丝的正交列分开。可以通过丝焊形成丝线间的接触点。在第二丝网栅格层面17上可以淀积又一个石英或氧化物层18。这样就能独立地偏置行和列，并且构成DC电场源的一个电极。在目标晶片的面上可以控制撞击目标晶片的电场在空间上的变化。目标晶片的背面可以按图1a，1b，1c或1d的方式支撑。
丝网栅格层面本身可以通过淀积例如上述范围内的所需厚度的钨金属来形成，然后按照公知的现有技术用标准的掩模和蚀刻工艺对金属层构图。可以通过淀积另一层10nm到100nm的石英或氧化物将第二丝网栅格层面与第一层面隔开。淀积石英或氧化物的厚度至少应该达到丝线的厚度额外再加上10nm到100nm，为下一层面留出间隙。按照现有技术，也可以淀积更厚的石英或氧化物，然后通过抛光回到所需的厚度。然后可以按照类似于第一层面的方式形成第二层面上的钨丝，但是丝线的走向与第一层面的丝线正交。在第二层面上可以淀积另外一层100nm到500nm的氧化物或石英薄膜使其钝化，以免和处在这一电场源晶片下面的需要退火的下层晶片发生短路。
图2b表示另一实施例的栅格的透视图，这种栅格构成一个环状的图形。可以按照形成图2a的矩形栅格的类似方式形成图2b所示的环形栅格19。可以通过淀积石英或氧化物薄膜21和22将基础晶片13，环形丝线层19和径向丝线层20隔开。各个环形和半径之间的连接可以通过层间的交叉完成。丝焊可以形成径向丝线与AC或DC偏置的接触。通过径向丝线可以独立地偏置环形丝线。
按照形成上述矩形图形的类似方式也可以形成如图2b所示的径向栅格，但是需要采用精细的掩模，这都是公知的现有技术。
图2c所示的实施例代表图2a所示实施例的一种简化形式。在图2c的实施例中仅仅使用了一层钨丝23。在钨丝23顶上可以布置一个石英或氧化物层24。图2c所示实施例中的丝线按照交叉阴影线的方式构图，在线的交叉处连接。这样，矩形栅格的丝线在受到电压偏置时是等电位的。
图2d表示用一个薄膜25代替图2a，2b和2c中的栅格的一个实施例。薄膜可以用上述的钨或是其他合适的金属或者合金制成。在薄膜25顶上布置一个石英或氧化物层26。
对上述工艺稍加修改就能够形成图2d中的连续的金属薄膜25，这种薄膜不需要构图或是第二层金属。然而，为了防止和下面的需要退火的晶片短路，这种单一金属层必须按照上述方式钝化。
本发明进一步的修改可以包括一个屏蔽层，阻止施加的电场进入处理中的晶片。屏蔽层可以用能够将晶片与施加的电场屏蔽的任何材料构成。按照一个实施例，屏蔽层是由淀积在一个氧化物层上面的一个金属层构成的。金属层可以很厚。例如，金属层的厚度可以达到500nm以上。可以采用任何合适的金属。按照一个实施例，这种金属包括一个钨薄膜。上述的“电场屏蔽掩模”只允许目标晶片上选定的区域接受电场辅助下的退火。
图3表示一个半导体衬底的截面图，在半导体衬底的表面上包括一个分成两件的电场屏蔽掩模或是腐蚀层。图3还表示了上面装有半导体晶片32的一个卡盘30。在半导体衬底的各个区域上已经涂上了磷34和硼36。
腐蚀层38是分成两件的层。这种腐蚀层包括一个氧化物层40和一个金属层42。在晶片32的表面33上延伸的腐蚀层超过硼区域36的边缘，但是远离磷区域34。如图3中所示，在金属氧化物掩模的涂有硼的区域一侧有一个选择的石英或氧化物层44。它提供了一个平面，用来接触或是对准电场源栅格/金属叠层46。
如图3所示的电场源栅格/金属叠层的实施例包括一个晶片48，晶片上面有一个钨金属层50，金属层上面有一个氧化物/石英层52。上文已经具体描述了这种电场源晶片。图3所示的掩模方案包括腐蚀金属层，它可以屏蔽施加的电场，使其不能施加到下面的晶片内的掺杂物上，特别是用来遮掩硼，让这种掺杂物完全暴露于辅助电场的充分作用之下。
电场源栅格/金属叠层可以布置在半导体衬底的一部分表面上面。或者是电场源栅格/金属叠层仅仅盖住半导体衬底的局部。电场源栅格/金属叠层实际上是由许多局部栅格构成的。仅仅在半导体衬底的一或多个选定部位上布置电场源栅格/金属叠层或是局部栅格有助于进一步控制掺杂物的扩散。
布置的电场源栅格/金属叠层与半导体衬底相距的距离是可以改变的，取决于具体的实施例。如图1a，1b，1c和1d所示，电场源栅格/金属叠层可以接触到目标晶片，或者是与半导体衬底相距100nm到500nm。如果布置的电场源栅格/金属叠层接触到半导体衬底，如图2a，2b，2c和2d所示，最顶上的石英或氧化物层能够提供必要的隔离，在电场辅助退火过程中防止电流流经目标晶片。
为了精密控制电场的分布，电场源栅格包括许多可以独立偏置的线。另外，栅格也可以包括许多局部栅格。局部栅格本身包括也包括可以独立偏置的线。这种栅格，每个可以偏置的线和/或每个局部栅格都可以连接到一个电压源，例如图1a，1b，1c和1d所示，在晶片的平面上，卡盘/下栅格和电场源栅格之间产生空间变化的电场。如果电场源是由夹在两个隔离石英/氧化物层之间的均匀的金属薄膜构成的，目标晶片表面上的电场在目标晶片的平面上就会是均匀的。
进而，栅格或是局部栅格可以在多个位置上形成电接触。各个位置可以独立地偏置。按照理想的栅格层次，从理论上来说，采用按照现有技术方式获得的线路层次就能够独立接触到栅格-线部件。这样就能进一步精密地控制电场，进而控制掺杂物的扩散。
如上所述，无论何种结构的栅格都具有足以覆盖半导体衬底整个表面的尺寸。这种栅格能够在晶片表面上并且与其垂直地产生一个恒定的电场。
为了产生垂直于半导体衬底表面的DC或是一维AC电场，将电场源栅格/金属叠层与半导体衬底表面平行地布置。如果需要让DC或一维AC电场和半导体衬底表面有一个角度，就可以相互成一定角度来布置栅格和衬底。如上所述，该角度被限制在Jmax以下。
施加DC电场的强度可以按照具体的实施例而改变。影响场强的一个因素是需要在何种程度上加强或是延缓掺杂物的扩散。半导体衬底表面上的DC电场的场强通常是0.01MV/cm到1.0MV/cm。按照浅层接合半导体技术，掺杂物的穴深度在0.25mm以下，按照现有技术的退火温度范围是900℃到1150℃，退火的时间范围是0.5秒到10秒。在这种情况下，为了加强/延缓n+掺杂物例如是磷或者砷，推荐采用幅值为+/-0.01MV/cm的电场。对于p+掺杂物例如硼的加强/延缓是相反的。为了影响到已经被注入衬底深处的掺杂物的扩散/退火，可能需要更高的电场，例如是0.1到1.0MV/cm。由于载流子屏蔽，目标晶片的衬底表面以下的场强可以随着进入衬底的深度而变。表面上、下的场强实际上都可以改变。
如上所述，本发明的方法包括在半导体衬底的选定部位上改变和/或降低DC或AC电场强度。这样就能局部控制掺杂物的扩散。DC或AC电场可以采取各种控制方式。
控制DC电场强度的一种方式是在半导体衬底上已经注入了掺杂物的表面上的至少一部分上提供至少一个腐蚀层。可以采用能够控制DC或AC电场强度的任何材料，它在所需的退火温度下应该不会熔化，劣化和/或分解。通常，该腐蚀层减少了DC或AC电场强度。这至少一个腐蚀层可以包括一个金属层。如上所述，这种金属的例子有难熔的金属钨，铬，镍，铂以及合金NiCr。
这至少一个腐蚀层还可以包括至少一层介质材料。介质层位于半导体衬底表面之上，处在金属层和半导体衬底之间。介质层可以采用任何介质材料。在至少一个腐蚀层中可以采用的介质材料包括至少一种氮化物和/或至少一种氧化物。可以采用标准的光刻胶掩模技术获得这种腐蚀层。
介质层的厚度可随具体情况而变。典型的介质层厚度是20nm。一般来说，介质层的厚度是10nm到100nm。
金属层的厚度也可随具体情况而变。其典型厚度如上文所述。
腐蚀层的厚度和成分足以对DC电场产生必要的影响。
可以采用一或多个热源为衬底和掺杂物退火。热源可以布置在半导体衬底上已经注入掺杂物的那一侧的背面。至少一个热源的侧面正对着栅格的背面。
如果不用腐蚀层，电场源栅格/金属叠层也可以推进到更加靠近半导体衬底表面但是与其不接触的位置。可以将栅格变成更小的栅格阵列，能够选择激励或是偏置，在晶片的指定区域中产生所需的局部电场。利用局部栅格可以使控制进一步达到一个晶片上的单个芯片的规模。这对于控制器件性能因其他原因在晶片级上的偏移具有特殊的价值。
本发明还提供了一种在半导体衬底中形成理想接合剖面图的装置。本发明的装置可以用来实施上述的方法。按照本发明的这种装置包括对已经注入了至少一种掺杂物的半导体衬底退火的装置。退火装置包括至少一个热源。
图1a，1b，1c和1d代表本发明的装置的几种不同实施例。图1a所示实施例的装置包括支撑着半导体衬底2的一个导电卡盘1，这是一个半导体晶片。卡盘本身如上文所述。如图1b所示，这种卡盘包括一个环，暴露出目标晶片的顶面和底面。卡盘同样可以带着半导体衬底旋转。在必要时，旋转有助于保证均匀地处理整个半导体衬底。
如图1b所示，用导电材料例如上述的一种难熔金属制成的丝线栅格3可以布置在环形卡盘内与电场源栅格/金属叠层相对的一侧。这个栅格不一定非要接触到晶片。或者是如图1c所示，可以将丝线栅格放在目标晶片下面代替卡盘，但是不必接触到晶片。在后一种情况下，如图1c所示，可以将晶片支撑在一个空心石英销上，钨丝穿过石英销与DC电压源V2形成接触。图1d表示另一个实施例，将一个双重电场源栅格/金属叠层安装在目标晶片下面代替图1a，1b和1c中的卡盘或是丝线栅格。在各种情况下，电压源V2都可以为下面的卡盘，栅格或是电场源栅格/金属叠层供电。
用多个灯4来提供对衬底和注入的掺杂物退火所需的热量。热源可以布置在卡盘和支撑着的半导体衬底周围的任何位置。这种热源例如是图1中所示的灯也可以布置在如图1所示的卡盘的相反一侧。将灯布置在图1所示的卡盘的相反一侧能使在丝线栅格和器件侧面或是晶片的顶面之间干扰小一点。
也可以使用各种热源，只要这种热源能够执行上述的处理。
为了产生DC或AC电场，栅格和卡盘1双方连同栅格3都可以分别连接到至少一个电压源6和7。电压源可以连接到上述可以独立偏置的线或者是局部栅格。电压源在栅格和卡盘/栅格3之间产生电场。在图1a，1b，1c和1d所示的实施例中，电场垂直于半导体衬底的表面。如上所述，栅格和/或半导体衬底可以布置成相互有一定的角度，以控制横向扩散和垂直扩散以及垂直与横向扩散的比例，如图5所示。
图5表示对横向扩散实行控制的一个实施例。例如，图5中表示了电场源栅格/金属叠层54相对于目标晶片56表面的法线成θ角倾斜的效果。如图5所示，由此在目标晶片56中产生的电场是不对称的。掺杂物穴58左侧的电场比右侧要强。因此，向外扩散的掺杂物二维剖面图60也是不对称的，左侧的扩散距离L比右侧的扩散距离R要远。因此，相对于垂直向外扩散的距离V而言，左、右的比例不等。
装置的卡盘，灯，栅格和其他部件被装入一个处理舱室(未示出)中。使用处理舱室能够控制处理舱室内的所有状态。按照本发明的一个装置可以包括一个用来控制处理舱室内部压力的泵。该装置还可以包括至少一个气源，用来将任何所需的气体引入处理舱室。
在图2a和2c所示的实施例中，栅格中各个独立的丝线可以通过丝线各端上的丝焊点接触到一个指定的电压源。每个电压源可以具有唯一的强度，从而在目标晶片表面的平面上提供空间变化的电场。在图2b所示的实施例中，第一栅格层的每个丝线环可以通过第二层面上的径向丝线来接触。
利用公知的现有技术，可以通过对介于中间的石英或氧化物进行蚀刻而形成接触。可以在每个径向丝线的悬空端上形成对电压源的丝焊接触。和图2a的实施例一样，各个径向丝线的电压源可以是唯一的。
在图2a，2b和2c所示的实施例中，可以在氧化物或石英薄膜上面淀积金属栅格薄膜。可以通过现有技术中公知的掩模技术形成这种栅格。在图2b和2b所示的实施例中，在覆盖的第二金属栅格之间淀积一个石英或氧化物中间层。
图2c所示的实施例不包括第二栅格层。图2d所示的实施例也不包括栅格。在图2c和2d所示的实施例中不需要石英或氧化物中间层。
由图2c的栅格产生的电场周期性地出现在目标晶片的平面上。另一方面，由图2d中所示的均匀薄膜产生的电场是均匀且恒定地覆盖着目标晶片的整个表面。
本发明的上文从各个角度说明了在目标上对掺杂物扩散进行局部控制所产生的优点。
半导体衬底表面上的DC或AC电场强度是可以改变的。典型的DC或AC电场强度是0.01MV/cm到1.0MV/cm。其极性可根据掺杂物类型来选择，将离子化的物质驱动到表面上产生理想的浅层接合，或者是在需要加强扩散时驱动其远离表面。1.0MV/cm以上的电场可能会导致晶片上的薄栅极氧化物被击穿和/或损坏。通常将厚度小于4.0nm的氧化物看成是“薄的”。
如上所述，DC或AC电场强度从半导体衬底表面的表面之上到表面之下是可以改变的。例如，对于硅晶片上的氧化物，电场值可以是3.9*E，E是在空气或真空中施加的电场强度。对于硅本身，电场的值大约是11.9*E。
本发明的上文已经具体解释了本发明。说明书中的描述仅仅是本发明的最佳实施例，正如上文所述，本发明在应用中可以采取各种其他的组合，修改以及环境，并且能够按照上文中的提示和/或相关技术领域中的知识在本发明的范围内修改或是变更。上述实施例进一步的意图是解释实现本发明的最佳方式，并且让本领域的技术人员能够利用本发明，按照具体用途的需要使用本发明的其他实施例及其各种变形。因此，说明书的作用不是要将本发明局限于所述的内容。另外，附加的权利要求书的用意是要包括各种实施例。

Claims (63)

1.在半导体衬底中形成理想的接合剖面图的一种方法包括：
将至少一种掺杂物引入半导体衬底；并且随后
通过将半导体衬底和所述至少一种掺杂物退火来在所述半导体衬底内扩散至少一种掺杂物，同时使半导体衬底暴露于一个DC或AC电场。
2.按照权利要求1的方法，其特征在于电场是一个AC电场。
3.按照权利要求1的方法，其特征在于电场是一个DC电场。
4.按照权利要求1的方法，其特征在于电场是一个频率为60HZ或其以下的AC电场。
5.按照权利要求4的方法，其特征在于频率是0.5到60HZ。
6.按照权利要求1的方法，其特征在于采用离子注入法注入掺杂物。
7.按照权利要求1的方法，其特征在于退火是一种快速热退火。
8.按照权利要求3的方法，其特征在于DC电场延缓掺杂物的扩散。
9.按照权利要求3的方法，其特征在于DC电场促进掺杂物的扩散。
10.按照权利要求1的方法，其特征在于电场是在半导体衬底的上表面上产生的，并且与半导体衬底的上表面垂直。
11.按照权利要求1的方法，其特征是进一步包括：
将半导体衬底布置在一个提供电压源的导电卡盘上；
与半导体衬底表面的至少一部分邻接地布置至少一个导电材料的栅格；以及
对至少一个栅格和导电卡盘施加偏置电压，产生AC或DC电场。
12.按照权利要求1的方法，其特征是进一步包括：
与半导体衬底的至少一个表面邻接地布置一个电场源晶片；以及
对电场源晶片施加偏置电压。
13.按照权利要求11的方法，其特征是在半导体衬底的整个上表面上布置栅格。
14.按照权利要求11的方法，其特征是将栅格布置在与半导体衬底相隔100nm到500nm的距离。
15.按照权利要求11的方法，其特征是栅格包括许多用于独立偏置的线，而该方法进一步包括独立地偏置这些线。
16.按照权利要求11的方法，其特征在于栅格是用钨制成的。
17.按照权利要求1的方法，其特征是进一步包括：
在半导体衬底上的选定部位降低DC或AC电场的强度。
18.按照权利要求17的方法，其特征是降低场强的步骤包括：
在半导体衬底上表面的部位提供至少一个腐蚀层，用于将至少一种掺杂物与电场屏蔽。
19.按照权利要求18的方法，其特征是至少一个腐蚀层包括设在半导体衬底上表面部位上的一个金属层。
20.按照权利要求19的方法，其特征是腐蚀层进一步包括设在金属层和半导体衬底之间的半导体衬底上表面上的一层介质材料。
21.按照权利要求1的方法，其特征是半导体衬底上表面上的电场强度有0.01MV/cm到1.0MV/cm。
22.按照权利要求3的方法，其特征在于DC电场是正的。
23.按照权利要求3的方法，其特征在于DC电场是负的。
24.按照权利要求1的方法，其特征是在1大气压以下的压力下执行上述方法。
25.按照权利要求1的方法，其特征是由DC电场或AC电场来控制掺杂物的横向和垂直扩散。
26.按照权利要求25的方法，其特征是对掺杂物横向扩散的控制包括：
在半导体衬底的一个上表面上产生DC电场或AC电场，并且相对于半导体衬底的上表面有一个角度。
27.按照权利要求26的方法，其特征是电场相对于半导体衬底上表面的最大角度是15°。
28.按照权利要求27的方法，其特征是进一步包括：
在退火和暴露于DC电场的过程中旋转半导体衬底。
29.按照权利要求1的方法，其特征是执行退火的温度在900℃到1150℃之间。
30.按照权利要求1的方法，其特征是执行退火的时间在0.5秒到10秒之间。
31.按照权利要求29的方法，其特征是将900℃到1150℃的温度维持0.5到10秒。
32.按照权利要求29的方法，其特征是在10秒到60秒的时间周期内将温度从900℃到1150℃的温度降低到室温。
33.用于在半导体器件中形成理想的接合剖面图的一种装置，该装置包括：
用来为内部已经扩散有至少一种掺杂物的半导体衬底退火的装置，退火装置包括至少一个热源；以及
用来产生DC或AC电场并在退火的同时将半导体衬底暴露于这一DC或AC电场的装置，
用来安置半导体衬底的一个导电卡盘；
用于偏置卡盘的装置；
当半导体衬底被安置在卡盘上时与半导体衬底的至少一个表面的至少一部分相邻布置的至少一个导电材料的栅格；以及
用于偏置至少一个栅格的装置。
34.按照权利要求33的装置，其特征在于电场是一个AC电场。
35.按照权利要求33的装置，其特征是进一步包括：在退火和暴露于电场的过程中用来旋转半导体衬底的装置。
36.按照权利要求33的装置，其特征在于所述AC电场是一种一维电场。
37.按照权利要求33的装置，其特征在于电场是一个DC电场。
38.按照权利要求33的装置，其特征在于进一步包括用来在半导体衬底中扩散至少一种掺杂物的装置。
39.按照权利要求33的装置，其特征在于电场产生装置在半导体衬底的上表面上产生一个DC电场，并且与半导体衬底的上表面垂直。
40.按照权利要求33的装置，其特征是至少一个栅格大于半导体衬底的整个上表面。
41.按照权利要求33的装置，其特征是，当半导体衬底被安置到卡盘上时，栅格与半导体衬底相距的距离在100nm到500nm之间。
42.按照权利要求33的装置，其特征在于至少一个栅格包括许多用于独立偏置的线，而栅格偏置装置独立地偏置这些线。
43.按照权利要求33的装置，其特征是进一步包括：
在半导体衬底的选定部位降低电场强度的装置。
44.按照权利要求33的装置，其特征是半导体衬底上表面上的电场强度有0.01MV/cm到1.0MV/cm。
45.按照权利要求33的装置，其特征在于电场是一个频率为60HZ以下的AC电场。
46.按照权利要求44的装置，其特征是进一步包括：
利用电场来控制至少一种掺杂物的横向扩散的装置。
47.按照权利要求46的装置，其特征是用来控制至少一种掺杂物的横向扩散的装置包括：
在半导体衬底的上表面上，并且相对于半导体衬底的上表面有一个角度产生电场的装置。
48.按照权利要求47的装置，其特征在于产生的电场相对于半导体衬底上表面的最大角度是15°。
49.按照权利要求33的装置，其特征是在半导体衬底与栅格相反的一侧布置有至少一个热源。
50.按照权利要求33的装置，其特征在于卡盘包括一个用来夹持半导体衬底的环形夹具和一个连接到环形夹具上的导电材料制成的栅格。
51.用于在半导体器件中形成理想的接合剖面图的一种装置，该装置包括：
用来为内部已经扩散有至少一种掺杂物的半导体衬底退火的装置，退火装置包括至少一个热源；以及
用来产生DC或AC电场并在退火的同时将半导体衬底暴露于这一DC或AC电场的装置，
用来安置半导体衬底的一个导电卡盘；
用于偏置卡盘的装置；
当半导体衬底被安置在卡盘上时与半导体衬底的至少一个表面的至少一部分相邻布置的至少一个电场源晶片；以及
用于偏置至少一个电场源晶片的装置。
52.按照权利要求51的装置，其特征在于电场是一个AC电场。
53.按照权利要求51的装置，其特征是进一步包括：在退火和暴露于电场的过程中用来旋转半导体衬底的装置。
54.按照权利要求51的装置，其特征在于所述AC电场是一种一维电场。
55.按照权利要求51的装置，其特征在于电场是一个DC电场。
56.按照权利要求51的装置，其特征在于进一步包括用来在半导体衬底中扩散至少一种掺杂物的装置。
57.按照权利要求51的装置，其特征在于电场产生装置在半导体衬底的上表面上产生一个DC电场，并且与半导体衬底的上表面垂直。
58.按照权利要求51的装置，其特征是进一步包括：
在半导体衬底的选定部位降低电场强度的装置。
59.按照权利要求51的装置，其特征是半导体衬底上表面上的电场强度有0.01MV/cm到1.0MV/cm。
60.按照权利要求51的装置，其特征在于电场是一个频率为60HZ以下的AC电场。
61.按照权利要求59的装置，其特征是进一步包括：
利用电场来控制至少一种掺杂物的横向扩散的装置。
62.按照权利要求61的装置，其特征是用来控制至少一种掺杂物的横向扩散的装置包括：
在半导体衬底的上表面上，并且相对于半导体衬底的上表面有一个角度产生电场的装置。
63.按照权利要求62的装置，其特征在于产生的电场相对于半导体衬底上表面的最大角度是15°。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1833078B1 (en) * 2004-07-09 2013-03-20 Sekisui Chemical Co., Ltd. Apparatus and method for processing the outer periphery of a substrate
KR20070043028A (ko) * 2004-08-06 2007-04-24 스미토모덴키고교가부시키가이샤 ｐ형 반도체 영역을 형성하는 방법 및 반도체 소자
JP5495920B2 (ja) * 2010-04-23 2014-05-21 グローバルウェーハズ・ジャパン株式会社 シリコンウェーハの熱処理方法
CN103268858B (zh) * 2013-05-13 2015-11-18 华南师范大学 一种近红外光电硅材料的制备方法
CN103258912B (zh) * 2013-05-13 2016-04-13 华南师范大学 一种微构造硅雪崩二极管的制备方法
CN111333348A (zh) * 2020-03-10 2020-06-26 醴陵旗滨电子玻璃有限公司 化学强化方法、化学强化装置和化学强化玻璃
US11335792B2 (en) 2020-04-06 2022-05-17 Tokyo Electron Limited Semiconductor processing system with in-situ electrical bias and methods thereof
US11894240B2 (en) * 2020-04-06 2024-02-06 Tokyo Electron Limited Semiconductor processing systems with in-situ electrical bias

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60224272A (ja) * 1984-04-20 1985-11-08 Nec Corp 絶縁基板ｍｉｓ型電界効果トランジスタの製造方法
US4671845A (en) * 1985-03-22 1987-06-09 The United States Of America As Represented By The Secretary Of The Navy Method for producing high quality germanium-germanium nitride interfaces for germanium semiconductors and device produced thereby
EP1018116A1 (en) * 1998-07-28 2000-07-12 Lg Electronics Inc. Method and apparatus of recording data in the optical recording medium

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63138741A (ja) * 1986-12-01 1988-06-10 Nippon Telegr & Teleph Corp <Ntt> 化合物半導体基板のアニ−ル装置
US5343064A (en) * 1988-03-18 1994-08-30 Spangler Leland J Fully integrated single-crystal silicon-on-insulator process, sensors and circuits
JPH04280425A (ja) 1991-03-07 1992-10-06 Sony Corp 配線形成方法
US5279976A (en) 1991-05-03 1994-01-18 Motorola, Inc. Method for fabricating a semiconductor device having a shallow doped region
KR100309934B1 (ko) 1992-06-24 2002-06-20 구사마 사부로 박막트랜지스터,고체장치,표시장치,및박막트랜지스터의제조방법
JPH0621064A (ja) * 1992-07-06 1994-01-28 Seiko Epson Corp 半導体装置の製造方法
US5412242A (en) 1993-04-14 1995-05-02 Yeda Research And Development Co., Ltd. Semiconductor device with p-n junction based on dopant profile in equilibrium with internal electric field created by this junction
US5463244A (en) 1994-05-26 1995-10-31 Symetrix Corporation Antifuse programmable element using ferroelectric material
JPH09232532A (ja) * 1996-02-22 1997-09-05 Toshiba Corp 強誘電体メモリの製造方法
US5729094A (en) 1996-04-15 1998-03-17 Massachusetts Institute Of Technology Energetic-electron emitters
EP0897594B1 (en) 1996-05-08 2004-07-28 Advanced Micro Devices, Inc. Control of junction depth and channel length using generated interstitial gradients to oppose dopant diffusion
US6033587A (en) * 1996-09-20 2000-03-07 Georgia Tech Research Corporation Method and apparatus for low energy electron enhanced etching and cleaning of substrates in the positive column of a plasma
US6185355B1 (en) 1998-09-01 2001-02-06 Henry H. Hung Process for making high yield, DC stable proton exchanged waveguide for active integrated optic devices
US6623865B1 (en) * 2000-03-04 2003-09-23 Energenius, Inc. Lead zirconate titanate dielectric thin film composites on metallic foils
US6274465B1 (en) 2000-03-30 2001-08-14 International Business Machines Corporataion DC electric field assisted anneal

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60224272A (ja) * 1984-04-20 1985-11-08 Nec Corp 絶縁基板ｍｉｓ型電界効果トランジスタの製造方法
US4671845A (en) * 1985-03-22 1987-06-09 The United States Of America As Represented By The Secretary Of The Navy Method for producing high quality germanium-germanium nitride interfaces for germanium semiconductors and device produced thereby
EP1018116A1 (en) * 1998-07-28 2000-07-12 Lg Electronics Inc. Method and apparatus of recording data in the optical recording medium

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