CN1307280A - 降低所必需的存储器存储量的绘画处理器 - Google Patents

Abstract

在绘画处理系统(RS)中,具有存储通过绘画运算电路(2)产生的绘画象素数据的绘画存储器(3)和存储通过该绘画存储器读出的当前帧图象数据的显示存储器(5);通过从绘画存储器读出的象素数据的每个除规定信息的数据被存储在显示存储器中。可降低显示存储器的存储容量,可缩短显示存储器的数据写入时间。

Description

降低所必需的存储器存储量的绘画处理器

本发明涉及用于绘画显示图象的数据的绘画处理器，尤其是有关根据图象数据作有效地在显示装置上显示图象时的图象数据的缓冲控制的绘画处理器。

例如在三维图形绘画处理系统中，作以下一系列绘画处理，即根据产生用于显示图象的图象数据，把产生的图象数据存储在帧缓冲器等的存储器上，把该帧缓冲器等的存储器上存储的图象数据，在CRT(阴极射线管)等的显示器上显示图象。尤其是，为了圆滑地显示图象，为了根据视频更新周期有效地向显示器传输图象数据，在把图象数据暂存在帧缓冲器等上的缓冲控制中要花费工夫。在象这样的一个缓冲控制中，例如，在特开平6-19675号公报公开有双缓冲控制。

进行该双缓冲控制的绘画处理系统包括：用于产生图象数据的绘画发动机和称为存储每1帧单位图象数据的A面以及B面的2个帧存储器。在把A面上存储的1帧图象数据输出到显示器期间，绘画发动机在B面上写入下一个帧图象数据。一旦完成在A面上存储的1帧图象数据的输出，那么把在B面上存储的接着的帧图象数据输出到显示器。在从该B面到显示器的图象数据的传输期间，绘画发动机把再下一个帧图象数据写入A面。即，称为A面以及B面的2个帧存储器要受控成体现作为用于写入绘画数据的绘画面的功能以及作为用于向显示器输出的显示面的交叉功能。

在三维图形处理中，在2个帧存储器的每个上存储的绘画数据由对应于1帧具有的多个象素的多个象素数据组成。。象素数据的每个包括分别表示象素红、绿、蓝的3个色信息R、G、B和表示象素透过度(图象透明度)的α值信息。

通常，绘画发动机以及两个帧存储器分别由半导体芯片组成。为了提高绘画速度，展宽连接绘画发动机和各帧存储器的总线(バス)或作为帧存储器，例如致力于采用时钟同步型存储器等的高速存储器等。然而，由于存储器输入输出引线端子数量受到限制，而且，由于总线宽度的充放电流变大，所以对于总线宽度存在界限，并且存储器的高速也有界限。

于是，研究用单片构成的绘画发动机上内置帧存储器。然而，问题是使存储大容量数据的2个帧存储器构成在同一半导体芯片上，要扩大芯片的面积和增加成本。

本发明目的在于提供一种绘画处理器，降低缓冲用帧存储器的存储容量。

本发明的另一个目的在于提供一种绘画处理器，实施能降低所必需的存储器存储容量的缓冲控制。

本发明的绘画处理器备有：绘画运算电路，用于产生分别对应构成一个画面的多个象素的多个象素数据的运算；第一存储器，存储由该绘画运算电路产生的多个象素数据；传输电路，接受来自该第一储存器的多个象素数据的各象素数据，传输与除各像素数据的预定信息以外的数据对应的像素数据，存储在第二个存储器中。第二存储器用于输出其存储数据，用于由显示器产生显示画面。

第一存储器上存储的多个象素数据的每个包括分别表示象素的红色、绿色以及蓝色的3种颜色信息，表示象素透明度的α值信息。在传输电路中除去的预定信息包括α值信息。第二储存器由于至少不要求储存α值信息，所以可降低该第二储存器中储存的数据量。并且，传输给第二储存器的数据量少也可减少数据传输中所需时间，可实现高速数据传输。

图1是根据本发明实施例1的绘画处理系统整体结构的示意图；

图2是更详细地表示图1所示的绘画处理系统结构图；

图3是表示图2所示的绘画运算电路绘画图形一个例子的图；

图4是表示传输图2所示的数据总线的结构图；

图5是表示图2所示的数据传输电路结构图；

图6A-图6D是表示图5所示的缓冲储存器主要部分结构的示意图；

图7是表示图2所示的缓冲储存器主要部分结构的示意图；

图8是表示根据本发明实施例2的绘画处理系统整体结构的示意图；

图9是表示往图8所示绘画处理系统的显示存储器的象素数据写入动作顺序图；

图10是表示根据本发明实施例3的绘画处理系统结构图；

图11是表示图10所示的数据传输电路结构的图；

图12是表示绘画储存器结构的示意图；

图13是表示往根据本发明实施例3的绘画储存器3的数据存取动作的信号波形图；

图14是表示根据本发明实施例6的绘画处理系统结构示意图；

图15是更具体地表示图14中所示的滤波电路的配置图。

图1是表示根据本发明实施例1的绘画处理系统结构的示意图。在图1中，绘画处理系统RS包括：绘画运算电路2，执行绘画运算；绘画储存器3，存储由该绘画运算电路2产生的象素数据；显示储存器5，为了储存来自绘画存储器3的象素数据并且用显示器显示图象数据，把存储数据传输给显示器；储存器控制电路4，控制该绘画储存器3和显示储存器5之间的象素数据的传输。

绘画处理系统RS接受来自几何学运算装置1的绘画命令以及数据，根据接受的命令以及数据进行绘画运算产生表示三维图形图象的象素数据，实施在依次显示的画面上显示通过储存器3和5产生的象素数据的绘画处理。几何学运算装置1产生构成图形的多个多边(ポリゴン)各顶点数据和指令绘画的绘画命令并输出。一个多边表示构成图形的最小单位的多边形。各顶点数据包括：表示红、绿、蓝的各颜色信息的R值、B值及G值，和表示1个画面(帧)上的顶点位置的二维座标(X，Y)，和表示对应顶点数据深度方向位置的Z值，和表示该顶点透明度的α值，和顶点K附加的结构的座标(U，V)。几何学运算装置1为了产生该顶点数据，执行模拟变换、视场变换、明暗分布计算、限幅处理、视场变换、以及图象通路(ビュ-ボ-ト)变换等的几何学运算。这些几何学运算学在绘画领域中已经熟知，该几何学运算装置1执行的几何学运算根据应产生的三维图形图象预定。

绘画运算电路2通过几何学运算装置1接受绘画命令和多个顶点数据。该绘画运算电路2根据所给予的绘画命令使用所提供的多个顶点数据进行如混合运算等的绘画运算，借此，产生分别对应于构成1帧画面的多个象素的多个象素数据。

绘画储存器3保存也可称为R面(构思图面)，分别对应于从绘画运算电路2提供的1帧画面的象素的多个象素数据。对应1个象素的象素数据包括表示分别显示对应象素的红色、蓝色、以及绿色的R值、B值、G值，以及表示对应象素透明度的α值。R值、B值、G值以及α值的每个用8位表现。每一帧象素数通过在该绘画处理系统中使用的显示器的显示标准(NTSC、VGA、SVGA、XGA等)确定。

绘画运算电路2和绘画储存器3用双向数据总线连接。即，绘画运算电路2向绘画储存器3写入由绘画运算产生的绘画数据，并且再从该绘画存储器3读出写入该绘画存储器3的象素数据，通过对使用该新读出的象素数据产生新象素数据的处理作必要次数的重复，最终产生应显示的1帧象素数据。绘画运算电路2对于绘画存储器3，一旦使1帧象素数据存储完结，那么，该绘画存储器3上保存的数据当在存储器控制电路4的控制下传输到显示存储器5时，传输除预定位的数据。在本实施例1中，去除表示各象素数据的α值的8位，在存储电路4的控制下只是将表示各象素数据的R值、B值、G值的24位传输到显示储存器5。

显示存储器5也称为D面(显示面)，存储对于分别仅含除α值的R值、B值、G值的1帧的多个象素的象素数据。通过在该显示存储器5上实施光栅扫描，从该显示存储器5依次读出象素数据。即，以在扫描线上应显示的象素顺序从显示存储器5读出象素数据。从显示存储器5读出的象素数据通过DAC(数字/模拟变换器)等，输出给显示器。显示器根据提供的象素数据在其显示画面上显示图象。为了显示图象，无需α值，如果在显示存储器5上仅存储R值、B值、G值，那么就是充分的。

存储器控制电路4在绘画存储器3和绘画运算电路2之间进行双向数据传输，并且通过绘画存储器3向显示存储器5传输数据，这就是控制对绘画存储器3以及显示存储器5的存取效果。

对应于通过绘画运算电路2产生的所有帧的象素的象素数据依次写入绘画存储器3上。存储在绘画存储器3中的各帧的象素数据在由下一帧的象素数据更新之前，依次传输到显示存储器5中。

存储在显示存储器5中的象素数据的每个由于不包括α值，所以可降低显示存储器5的存储容量。从而，在本实施例1中使用的绘画存储器3以及存储器5的总存储量要小于在已有的双缓冲控制中使用的2个存储器的存储容量。

图2是具体地表示图1所示的绘画处理系统RS构成的图。在图2中，绘画处理系统RS包括：图1所示的绘画运算电路2、绘画存储器3、加到存储器控制电路和显示存储器5、容纳Z值的Z存储器11、用于作绘画存储器3和显示存储器5之间以及显示存储器5和显示器之间的数据传输的数据传输电路12、使来自给显示器的显示存储器5的象素数据传输缓冲的缓冲存储器13、对于从缓冲存储器13读出的象素数据进行数字/模拟变换的DAC(数字/模拟变换器)14以及存储图象的结构数据的结构器30。

Z存储器11称为Z面，分别对应构成在绘画存储器3存储的1帧的多个象素，存储多个Z值。各Z值通常由32位构成，表示象素数据的深度信息(Z平面座标)。Z存储器11具有与绘画存储器3同样的存储容量。绘画存储器3和Z存储器11同时由如单通路(シングルポ-ト)的RAM(随机存取存储器)最好是DAM(动态RAM)构成。

数据传输电路12利用存储器控制电路4控制其传输动作，接受存储在绘画存储器3上的1帧的多个象素数据，除各象素数据的α值外，向显示存储器5传输。数据传输电路12接受从显示存储器5输出的1帧的多个象素数据，向缓冲存储器13传输。

缓冲存储器13接受从显示存储器5输出的象素数据，暂时存储，通过DAC14向显示器20传输存储数据。该缓冲存储器13由如双通路(デュアルポ-ト)的FIFO(先进先出)构成。该缓冲存储器13只是通过显示存储器5实施给DAC14的数据传输的缓冲，由于不要求存储1帧的象素数据，所以该缓冲存储器13的存储量比显示存储器5的存储量小。而且，缓冲存储器13的构成作用是，从数据传输电路12输入数据的传输率(单位时间传输的位数)比向DAC14输出数据的传输率要大。

DAC14对于从该缓冲存储器13提供的象素数据，作数字/模拟传输，向CRT等的显示器20输出包括红、绿、蓝3色信息的模拟信号。该DAC14也产生水平同步信号(Hsync)以及垂直同步信号(Bsync)，向显示器20输出。画面的大小预先根据采用显示器20的系统确定，为了预先确定1条扫描线上的象素数以及1帧的象素数，DAC14计算通过该缓冲存储器13传输的象素数据，对每规定数每规定的水平扫描线的象素数据，产生水平同步信号以及垂直同步信号。

结构存储器30存储用于变换成构成图形的各多边形的结构数据。绘画运算电路2根据由几何运算装置1提供的结构座标U、V使结构存储器30存取，将必要的结构数据变换成对应的多边形。

存储器控制电路4根据由绘画运算电路2发出的指示把表示数据写入端和读出端的地址提供给绘画存储器3、Z存储器11和显示存储器5，同时，通过提供动作控制信号，控制对这些存储器3、5和11的数据的读出以及写入。

存储器控制电路4还控制数据传输电路12，控制从绘画存储器3到显示存储器5的数据传输以及控制从显示存储器5到缓冲存储器13的数据传输。尤其是存储器控制电路4为了在显示器20中画面上的显示图象不发生散乱，调整从绘画存储器3到显示存储器5的数据传输的时序和从显示存储器5到缓冲存储器13的数据传输的时序，控制绘画存储器3、显示存储器5以及传输电路12的工作时序，使在显示器中不发生显示图象的空缺。

数据传输电路12、绘画存储器3、Z存储器11以及绘画运算电路2通过具有内部2048位的数据总线15相互连接。内部数据总线15相当于用于双向传输在图1中绘画运算电路2和绘画存储器3之间的数据的数据总线。通过该内部数据总线15，在绘画运算电路2和绘画存储器3之间作像素数据的双向传输，而且，在绘画运算电路2和Z存储器4之间作Z值双向传输。通过该内部数据总线15将来自绘画存储器3的象素数据传输到数据传输电路12。

数据传输电路12通过具有显示存储器5和64位的宽度的双向数据总线16相互耦合。该数据总线16相当于在图1从绘画存储器3到显示存储器5的象素数据传输的数据总线。在图2所示的结构中，数据传输电路12为了执行绘画存储器3和显示存储器5之间的数据传输以及显示存储器5与缓冲存储器13之间的数据传输，该数据传输电路12和显示存储器5之间的数据总线16作双向象素数据传输。

绘画运算电路2、绘画存储器3、存储器控制电路4、Z存储器11、数据传输电路12、缓冲存储器13以及DAC14集成在公共的芯片上，构成1个半导体集成电路。包括象这样绘画运算电路的半导体集成电路装置通常称为构思图处理器或图形加速处理器。

内部数据总线15是该构思图处理器10内部总线，其总线宽度比在板上布线构成的数据总线16还要充分地宽，在本实施例中，具有2048位的总线宽度。该内部数据总线15可有数K位的总线宽度(不存在根据绘画存储器3以及Z存储器11的引线端子的限制，以限制该构思图处理器10的内部数据总线的布线间距K限制总线宽度)。

显示存储器5是与构思图处理器10分别设置的半导体芯片，例如单通路RAM(最好是DAM)上构成。所以，数据总线16由板上布线形成，受显示存储器5的数据输入输出引线端子数限制，在实施例中，具有64位的总线宽度。该数据总线16可具有数十到数百位的总线宽度(由显示存储器5的输入输出数据引线数确定)。

而且，结构存储器30也用与该构思图处理器10以及显示存储器5分开的半导体芯片构成。该结构存储器30仅存储各多边形的结构数据，不要求一次传输许多结构数据，即便该结构存储器30和绘画运算电路2之间的数据总线的总线宽度小也不要紧。以下简单地说明绘画运算电路2往绘画存储器3中写入象素数据的工作。

现在考虑如图3所示的情况情况，在1帧(画面)40中，在某背景色上绘画图形41，再在比其图形41还要靠前绘画图形42。绘画运算电路2在首先通过内部数据总线15清除绘画存储器3的存储内容后，在绘画存储器3上存储表示背景色的R、G、B值和表示透明度0的α值。并且，绘画运算电路2通过内部数据总线15在Z存储器11上存储表示最远位置的Z值。

接着，绘画运算电路2根据来自该几何运算装置1的指令，为了产生图形41的整体的象素数据以及Z值，通过绘画存储器3以及Z存储器11分别读出对应于绘画该图形41的图3的斜线区域的象素数据以及Z值。绘画运算电路2比较从Z存储器11读出的Z值和产生的图形41的Z值，作以比背景靠前的图形41的颜色为有效的隐面消除处理(进行Z运算)。接着，该图形41的Z值通过内部数据总线15被传输到Z存储器11，更新相当于帧图形41的象素的Z值。并且，绘画运算电路2根据自绘画存储器3读出的背景色的象素数据的α值和产生的图形41的α值，执行从该绘画存储器3读出的象素数据的颜色信息(R、G、B值)和图形41的象素数据颜色信息(R、G、B值)混合的半透明运算(α混合运算)。由该半透明运算获得的颜色信息(R、G、B值)以及对应的α值通过内部数据总线15传输到绘画存储器3，作成该帧图形41的部分的象素数据由重新产生的象素数据更新。

接着，绘画运算电路2产生图形42整体的象素数据以及Z值，分别通过绘画存储器3以及Z存储器4读出对应于绘画图形42的帧上区域的象素数据以及Z值。绘画运算电路2比较读出的Z值和产生的图形42的Z值，根据其比较结果，规定作为最前面的图形42的颜色有效。图形42的Z值通过内部数据总线15传输到存储器11，对应帧的该图形42的区域的象素的Z值被更新。还有，绘画运算电路2根据从该绘画存储器3读出的象素数据的α值和图形42的象素数据的α值，作读出的象素数据的颜色信息(R、G、B值)和图形42的对应的象素数据的颜色信息(R、G、B值)混合的半透明运算。通过内部数据总线15把由该半透明运算获得的颜色信息(R、G、B值)以及α值传输到绘画存储器3，更新帧40的图形42对应的象素数据。

通常，绘画比该图3所示的图形更多的图形。因而，该绘画运算电路2从绘画存储器3读出象素数据，还增加新象素数据的读入动作次数。同样，绘画运算电路2从Z存储器11读出Z值，还增加新Z值的读入动作次数。因而，由于对存取次数极大的绘画存储器3以及Z存储器11具有充分存储器存取带宽，所以其构成最好是在绘画电路2和绘画存储器3以及Z存储器11的同一半导体芯片上。存储器存取带宽表示每单位时间从存储器读出或写入存储器的位数，例如用(存储器工作频率和数据总线的位宽度)的数值等表现。从而，通过单一芯片化，可在内部布线实现内部数据总线，可充分展宽总线的宽度。

图4是表示传输到内部数据总线15上的象素数据结构的图。内部数据总线15具有从最上位号码0的总线到最下位号码2047的总线的2048位的总线宽度。从内部数据总线15的位<0：2047>的上位侧(号码小的总线)在每32位的总线传输一个象素数据。因而，该内部数据总线15一次传输的数据<0：2047>包括64个象素数据1号-64号。即当从存储器控制电路4向绘画存储器3提供一个地址时，通过该绘画存储器3在内部数据总线15上并列传输64个象素数据。该象素数据分别用8位构成R、G、B以及α值构成，而且，从对应的数据总线上的上位侧依次固定其位置，沿内部数据总线15传输。

沿内部数据总线15传送像素数据时，传输各象素数据的R、G、B以及α值的位位置专门确定。例如，R值总线<0：7>、<32：39>、…<2016：2023>以外不传输。G值总线<8：15>、<40：47>、…<2024：2031>以外不传输。并且B值总线<16：23>、<48：55>、…<2032：2039>以外不传输。同样α值总线<24：31>、<56：63>、…<2040：2047>以外不传输。最上位的总线是位号码0的总线，最下位的总线是位号码2047的总线。在该各数据总线组中，各象素数据颜色信息以及α值的每个从对应的总线组的上位位置传输上位。

图5是表示图2所示的数据传输电路12构成的示意图。在图5中，数据传输电路12包括对于内部数据总线15并列设置的寄存器50-1～50-64。这些寄存器50-1～50-64分别具有24位的容量，沿内部数据总线15上分别对应于并排地传输的64个象素数据地设置，存储分别对应的象素数据的颜色信息(R、G、B值)。沿内部数据总线15上传输的α值不存储。例如，内部数据总线15的总线<0：23>与寄存器50-1耦合，内部数据总线<24：31>与寄存器50-1分离。同样寄存器50-2与内部数据总线15的总线<32：55>连接，总线<56：63>与寄存器50-2分离。以下同样，在所有的寄存器中，不存储α值。存入读取这些寄存器50-1～50-64所提供的数据的时序，由存储器控制电路4控制。

数据传输电路12还包括：选择器51，通过数据总线55与这些寄存器50-1～50-64并列连接，在存储器控制电路4的控制下，从内部数据总线55每64位从上位依次选择；开关电路52，把由该选择器51选择的象素数据位传输到显示存储器5，并且，把从显示存储器5读出的数据向缓冲存储器13传输。

内部数据总线55具有分别对于寄存器50-1～50-64设置的24位子数据总线，选择器51把该内部数据总线55的1536位数据变换成分别以64位构成的24个传输数据并依次传输。该选择器51的输出位数的64位是与显示存储器5连接的数据总线16的位宽度相同。因此，利用1个存取从绘画存储器3读出的64象素的数据根据24次传输动作通过开关电路52存储在显示存储器5中。

开关电路52包括：缓冲器电路54，在存储器控制电路4的控制下，把从绘画存储器3读出的象素数据传输到显示存储器5的动作模式暂时激活；缓冲器电路53，通过显示存储器5在显示器上的象素数据的传输时存储器控制电路4的控制下被激活。这些缓冲器电路53、54相辅地被激活，分别成为非激活时输出高阻抗状态。这些缓冲器电路53、54传输64位的数据。接着数据说明该图5所示的数据传输电路12的工作。

绘画运算电路2一旦向存储器控制电路4提供表示向绘画存储器3的1帧象素数据写入结束的控制信号，那么相应存储器控制电路4控制绘画存储器3，以读出在显示存储器5中应存储的1帧象素数据。1次存取从绘画存储器3并列读出64个象素数据，通过反复多次地执行该存取，通过绘画存储器3读出1帧的象素数据。

在给显示存储器5的象素数据的存储模式时，在数据传输电路12中使开关电路52的缓冲器电路54激活，另一方面，缓冲器电路53非激活。寄存器50-1～50-64在存储器控制电路4的控制下从通过内部数据总线15传递的2048位象素数据，存储除α值的1536位的颜色信息(R、G、B值)。在这些寄存器50-1～50-64上分别并列存储从绘画存储器3并列读出的64个象素数据。

接着，选择器51从寄存器50-1依次以64位单位选择象素数据，通过缓冲器电路54向显示存储器5传输。因此，在该选择器51中，执行24次选择动作，24个64位的传输数据通过串联缓冲器电路54传输到显示存储器5并存储。存储器控制电路4控制绘画存储器3，使在内部数据总线15上不读出下一64个象素数据，直到全部把存储在寄存器50-1～50-64上的1536位象素数据供给显示存储器5。

沿数据总线16上传输数据时的存储器存取带宽β2可以比沿内部数据总线15上传输数据时的存储器存取带宽β1要小。其原因是，对于显示存储器5只是要求仅一次写入除α值的1帧的象素数据并读出，显示存储器5比起绘画存储器3存取的次数要少得多。而且，数据总线16上的存储器存取带宽β2值受把绘画数据传输到显示器上时的数据传输率限制，无需这样大。

从而，数据总线16与内部数据总线15相比较其总线幅度可小。即，显示存储器5用与构思图处理器10不同的半导体芯片构成，即便这些构思图处理器10和显示存储器5用板上的布线相互连接，也要充分地提供必要的存储器存取带宽β2。另一方面，传输的数据量极多的内部数据总线15与绘画运算电路2和绘画存储器3一起集成在同一半导体芯片上，由于用芯片上内部布线构成，所以绘画运算电路2以高速传输所必需的象素数据，可以高速执行绘画运算。

如果在显示存储器5上除α值的1帧的象素数据的写入结束，那么存储器控制电路4控制显示存储器5，使通过显示存储器5读入象素数据，用显示器20开始图象的显示。显示存储器5通过存储器控制电路4接受地址及其他控制信号，把由64位组成的数据多次向构思图处理器10输出。在数据传输电路12中，开关电路52的缓冲器电路53由存储器控制电路4激活，把通过存储器5传输的64位的数据依次向缓冲存储器13传输。缓冲器电路54处于非激活状态，防止该开关电路52的传输数据的冲突。

一旦给显示存储器5的1帧的象素数据的写入结束，则内部数据总线15被用于绘画运算电路2产生下一个帧的象素数据，写入绘画存储器3。即，通过显示存储器5与给缓冲存储器13的1帧(当前帧)的象素数据的传输动作并列，绘画运算电路2产生下一个帧的象素数据，可把产生的象素数据写入绘画存储器3。

在给绘画存储器3的下一帧的全象素数据的写入结束时的时间，即便在通过显示存储器5给缓冲存储器13的当前帧象素数据传输没有结束的情况下，也可从绘画存储器3向显示存储器5传输下一帧的象素数据。但是，存储器控制电路4控制绘画存储器3以及显示存储器5的地址以及象素数据传输动作，使对于存储已经读出的象素数据的显示存储器5的存储单元，允许下一个帧象素数据的写入，并且通过显示存储器5的存储单元更新还没有读出的象素数据。

从缓冲存储器13输出的数据的传输率β3由显示器20的画面大小(象素数)以及帧率(每单位时间显示的帧数)确定。缓冲存储器13为了在显示器20中执行不使图象散乱的画面显示，要求不断保持这样的数据，只能给不打乱该传输率β3的DAC14传输象素数据。

如前所述，缓冲存储器13的构成应当是，比起其输出，其输入数据传输率大。在传输同样数据量的情况下，为从显示存储器5到缓冲存储器13传输数据所需时间比从缓冲存储器13到DAC14传输数据所需时间短。从而，即便从显示存储器5到缓冲存储器13传输当前帧象素数据的动作和从绘画存储器3到显示存储器5传输下一帧象素数据的动作交叉切换，为了不打乱应向DAC14传输的数据的传输率，向缓冲存储器13提供象素数据。在该情况下，缓冲存储器13通过数据传输电路12从显示存储器5接受象素数据的数据传输率与显示存储器5的存储器存取带宽β2相同。

现在，如图6A所示，对于数据传输电路12的寄存器50-1～50-64考虑存储象素数据PX1-PX64的状态。象素数据PX1-PX64分别包括24位的颜色信息，象素数据PX1-PX64的总计位是1536位。

选择器51将该1536位数据分离成64位传输数据，执行总共24次选择和传输动作。

如图6B所示，在第1次传输时，选择象素数据PX1和PX2，象素数据PX3的R值和G值的16位传输到显示存储器5。

接着，如图6C所示，在下一个传输周期中，并列传输象素数据PX3的剩余颜色信息8位B值、分别包括24位颜色信息的象素数据PX4和PX5、象素数据PX6颜色信息8位R值。

接着如图6D所示，在下一个传输周期中，并列传输象素数据PX6的剩余16位G值和B值、分别包括24颜色信息的象素数据PX7和PX8。该传输周期一共有24个，该图6B-6D所示的象素数据的传输组反复8次。从而，在显示存储器5中，1个象素数据存在通过2个地址存储的状态。然而，如该图4所示，在各象素数据的24位颜色信息中，R、G、B值的位的位置全部相同。利用这一点，在从缓冲存储器13到DAC14的传输时以象素单位选择R、G、B值。

图7是表示缓冲存储器13主要部分构成的示意图。该缓冲存储器13包括并列设置的每一个包括具有64位存储量的寄存器电路13a、13b和13c以及FIFO(先入先出)。该FIFO设置在寄存器电路13a-13c的前级或后级。这些寄存器电路13a-13c根据写入选择信号φws，以64位单位作数据的写入。即，根据该写入选择信号φws，寄存器电路13a-13c中的一个收存由FIFO或数据传输电路12提供的64位数据。

这些寄存器电路13a-13c根据读出选择信号φrs以24位作数据的输出。通过该读出选择信号φrs选择一个象素24位数据。该24位数据包括颜色信息(R、G、B值)。从寄存器电路13a-13c读出的24位象素数据向下一级FIFO或DAC供应。如图4所示，在各象素数据中，R、G、B值配置位置相同。因此，将64位数据依次存储在该寄存器电路13a-13c中，并且，通过以24位单位从寄存器电路13a-13c选择数据，正确地选择一个象素的R、G、B值可传递给下一级电路。利用寄存器电路13a-13c实施给显示存储器5的写入/读出中的复杂地址变换，无须执行以象素数据单位的数据读出，可很容易地以象素数据单位向DAC14作象素数据传输。

这些写入选择信号φws和读出选择信号φrs也可同时在从存储器控制电路4向缓冲存储器13的写入/读出时被提供，而且，在缓冲存储器13内，通过分配写入指示和读出指示，对这些指示计数，写入选择信号/读出选择信号也可使用例如计数电路产生。为了区别接受写入的寄存器电路和输出象素数据的寄存器电路，产生写入选择信号φws以及读出选择信号φrs。

此外，在本实施例1中，如果内部数据总线15的总线宽度比数据总线16的总线宽度大，那么，这些数据总线15和16的总线宽度也可是任意多位。

如果在构思图处理器10上有富裕空间，那么也可把显示存储器5和构思图处理器10作在同一个半导体芯片上。在该情况下，显示存储器5和数据传输电路之间的数据总线16的位宽度可达到数K位，可实现更高速的绘画处理。

再有，DAC14也可设置在构思图处理器10的外部。缓冲存储器13也可设置在构思图处理器10的外部。而且，在数据传输电路12中，寄存器50-1～50-64对应各象素数据并列设置，但50-1～50-64也可用一个寄存器构成1536位数据。

绘画存储器3用单通路存储器构成，然而，该绘画存储器3也可用双通路存储器构成。在绘画存储器3上使用双通路存储器的情况下，绘画存储器3通过其一的通路双向传输绘画运算电路2和象素数据，并且，通过其二的通路把象素数据传输向显示存储器5。如果以64位宽度构成其二的通路，那么去掉数据传输电路12的寄存器50-1～50-64和选择器51，也可使该64位宽度的另一个通路与缓冲器电路54耦合。并且，在该情况下，在另一个通路上构成该多通路的绘画存储器2，以仅输出像素数据R、G和B值。在该情况下，只是在绘画存储器2中分别对应于R、G、B和α值设置存储板，一个通路与所有存储板耦合，另一个通路与存储R、G、B值的存储板耦合。仅通过其一板输出α值。

而且，与内部数据总线15分开设置数据总线，也可通过该分开的数据总线在绘画运算电路2和Z存储器11之间进行Z数据的传输。绘画运算电路2由于与绘画存储器3之间的数据传输和与Z存储器11之间的数据传输并列进行，所以，增加了运算速度。

再有，根据绘画运算电路2的运算，也可用硬布线逻辑进行，并且也可用软件进行。

实施例2

图8是表示根据本发明实施例2的绘画处理系统RS主要部分的构成示意图。在该图8所示的结构中，构思图处理器10中所包括的DAC14生成消隐信号BL1并提供给缓冲存储器13和存储器控制电路4。该消隐信号BL1表示在显示器20中的图象数据显示时的1根扫描线结束时产生的水平消隐期间。其他结构与实施例1的相同，相对应部分用同一参照号码标注。使用该消隐信号BL1通过存储器控制电路4控制从绘画存储器3到显示存储器5的传输时序。

图9是表示根据本发明实施例2的绘画处理系统工作的定时图。在图9中，从时间t1到时间t3期间对应表示1帧的期间。从时间t1到时间t2期间是实际上在显示器的显示画面上表示图象数据的期间。在该期间，重复消隐信号BL1的H电平和L电平。消隐信号BL1的一个H电平期间表示在显示器20中对于水平方向扫描从画面的一端到另一端进行一周的期间。消隐信号BL1的一个L电平期间是表示在该显示器20中水平方向扫描结束回到画面的一端的期间，该期间通常称为H空白区(水平空白区)。并且，从时间t2到时间t3期间的消隐信号BL1在L电平期间，1个画面最终的水平方向扫描结束，回到下一个画面的最初水平方向扫描，所以是表示垂直方向扫描返回的期间，称为V空白区(垂直空白区)。从而，消隐信号BL1在L电平期间可以说成象素数据不提供给显示器20的期间。

接着，参照图9所示的定时图，说明图8所示的绘画处理系统的动作。在构思图处理器10中，缓冲存储器13从DAC14接受消隐信号BL1。该消隐信号BL1在H电平时缓冲存储器13向DAC14输出象素数据，另一方面，消隐信号BL1在L电平时缓冲存储器13禁止象素数据的输出。

从DAC14输出的消隐信号BL1也供给存储器控制电路4。存储器控制电路4在消隐信号BL1为H电平期间，控制数据传输电路4和显示存储器5，使得把显示中的帧(当前帧)的象素数据从显示存储器5传输到缓冲存储器13。存储器控制电路4响应消隐信号BL1的L电平，判断是否应使从绘画存储器3到显示存储器5的下一帧的象素数据的传输起动。在给显示存储器5传输下一帧象素数据的情况下，在更新存储在该显示存储器5的应显示的象素数据的情况下，存储器控制电路4实施到显示存储器5的下一帧象素数据传输。

绘画运算电路2在从当前帧象素数据的绘画存储器3到显示存储器5的传输结束之后，由于产生下一帧象素数据，所以可马上开始运算。通过绘画运算处理，一旦向绘画存储器3写入下一帧象素数据结束，则如该图9所示，绘画运算电路2产生成为H电平脉冲的通知信号，向存储器控制电路4发送，而H电平表示给下一帧象素数据的绘画存储器3的写入结束。

存储器控制电路4具有响应该通知信号的H电平，设定表示向绘画存储器3的写入结束的值的寄存器内部的存储部(未图示)。存储器控制电路4控制绘画存储器3和数据传输电路4及显示存储器5的动作，使得当该消隐信号BL1为L电平，并且该通知信号存储部被设定的情况下，如图9中用斜线表示的期间，在向绘画存储器3写入结束之后产生的H空白区A-E和V空白区中，把下一帧象素数据从绘画存储器3传输到显示存储器5。向下一帧的全象素数据显示存储器5的写入在V空白区期间结束(由于存储器存取带宽不同)，该写入结束同时使通知存储部复位。根据参照该通知信号存储器识别应传输到显示存储器5的下一帧象素数据是否存在。

在向显示存储器5写入下一帧象素数据时，为了禁止更新还没有从显示存储器5读出的象素数据，必需控制绘画存储器3和显示存储器5的动作。并且，为了从时间t3显示对应下一帧的画面，必需在时间t3前将下一帧象素数据的一部分预先从显示存储器5向缓冲存储器13传输。构思图处理器10当在显示器20上显示当前帧画面时，在不把象素数据供给显示器20期间，把下一帧象素数据传输到显示存储器5，在数据传输电路12中，不产生象素数据的冲突，而且，显示存储器5在显示器20的当前画面的显示期间，通过缓冲存储器13向DAC14传输象素数据，不发生当前帧的图象散乱。利用消隐信号BL1，控制向该显示存储器5的写入和读出，容易设定切换显示存储器5的写入和读出的时序，简化向显示存储器5的存取控制。

而且，在假定从数据传输电路12向缓冲存储器13的数据传输率与从缓冲存储器13向DAC14的数据传输率相同的情况下，即，在缓冲存储器13的数据输入输出率相同的情况下，在当前帧内的消隐期间将下一帧的象素数据都写入显示存储器3的可能的情况下，消除缓冲存储器13，也可直接将象素数据从数据传输电路12向DAC14传输(但是在DAC14中，必需从64位数据以象素数据单位发出数据)。

而且，在以更高速向象素数据显示存储器5写入的情况下，从绘画存储器3向显示存储器5的下一帧象素数据传输也可仅在当前帧的V空白区期间内进行。在该情况下，如图9所示，DAC14产生只是V空白区期间成为L电平的消隐信号BL2向存储器控制电路4提供，存储器控制电路4响应该消隐信号BL2的L电平，实施从绘画存储3到显示存储器5的数据传输。此外，由显示器的画面大小确定水平方向和垂直方向的象素数，通过在DAC中对传输象素数据数进行计数，可容易地产生消隐信号BL1和BL2。绘画存储器3和绘画运算电路2以同一芯片集成化，可高速地进行往绘画存储器3的象素数据的写入，因此，给绘画存储器3的下一帧的象素数据写入可在当前帧的V空白区的开始之前结束，只是在V空白区期间，可具有充分宽裕地进行从绘画存储器3向显示存储器5的传输。

实施例3

图10是表示根据本发明实施例3的绘画处理系统RS主要部分构成的示意图。在图10所示的绘画处理系统RS中，作为显示存储器5可使用双通路存储器(RAM)。该显示存储器5的高通路PA与数据传输电路12耦合，并且，通路PB与DAC14耦合。在双通路存储器中，通路PA和通路PB可同时进行数据的输入和输出(在显示存储器5中，禁止通过存储器控制电路4用显示前象素数据的新帧的象素数据更新，不产生地址竞争)。显示存储器5接受自数据传输电路12输出的1帧象素数据并存储在通路PA上，从通路PB输出该存储了的象素数据传输到DA14。从该数据传输电路12向显示存储器5传输写入的象素数据的每个由除α值的颜色信息(R、G、B值)组成。

DAC14设置在构思图处理器10外，在数据传输电路12和DAC14之间无需缓冲存储器13。而且，在数据传输电路12中，无需用于切换象素数据传输方向的开关电路53。为了以高速驱动板上布线数据总线16也可设置缓冲电路54。因此，在该数据传输电路12中，通过图5所示的选择器51，将1536位象素数据分别分割成64位的24个数据，依次传输给显示存储器5。将数据传输给显示存储器5的通路PA的传输率通常大于从通路PB读出数据转数据的传输率。往显示存储器5的通路PA的存取和往通路PB的存取相互独立进行。从而，当在显示存储器5中通过通路PB读出1帧(当前帧)象素数据时，同时，通过通路PA可往显示存储器5存储下一帧象素数据。因此，一旦在绘画存储器3上写入下一帧的象素数据结束时，则与当前帧象素数据读出平行地，构思图处理器10向显示存储器5传输下一帧象素数据，可存储在显示存储器5上。但是，不必更新没有用读出中当前帧象素从显示存储器5内的存储单元读出的象素数据，从数据传输电路12向显示存储器5的数据传输的结构为例如经过从显示存储器5读出1条扫描线的象素数据的期间后执行。此外，在该显示存储器5的通路PA和PB中，在1行(字线)上可写入1536位数据时，从通路PB用该象素单位即24位单位读出数据并提供给DAC14。这根据只是使列地址的分配用通路PA和PB来区分很容易实现。而且，代之使通路PA和PB构成同一地址，在显示存储器5与DAC14之间，设置如图7所示的寄存器电路，也可执行等效缓冲处理。来自显示存储器5的象素数据的读出以光栅扫描顺序进行，地址使用例如计数器产生。通过区别列地址位数，可进行来自通路PA的64位数据写入和来自通路PB的24位单位数据的读出

并且如果作为显示存储器5采用双通路存储器(RAM)，那么，为了往显示存储器5写入数据而使用数据总线16。因此，在往显示存储器5的象素数据的传输期间产生富裕(在向显示存储器5的象素数据传输时可使用从显示存储器向缓冲存储器传输象素数据时间)，从而，向显示存储器5传输定时控制变得容易(缓解定时条件)。

还有，为了使向该数据传输电路12上的数据传输控制容易，如前面的实施例2所产生那样，其构成也可使得如在图10中虚线所示，通过DAC14产生消隐信号BL1、BL2送到存储器控制电路4。存储器控制电路4根据这些消隐信号BL1和/或BL2在显示中的帧的消隐期间的至少V空白区间从绘画存储器3向显示存储器5传输下一帧象素数据。

实施例4

图11是表示根据本发明实施例4的数据传输电路12构成的示意图。在该图11所示的数据传输电路12中，接受存储在绘画存储器3中的每1个象素数据的32位数据，关于各象素数据除8位α值和R值、G值以及B值的每一部分的位，向显示存储器5传输。在该数据传输电路12中，对应传输内部数据总线15的64象素，设置寄存器70-1～70-64。在这些寄存器70-1～70-64中，在8位R值内舍去下3位存储5位R值，在8位G值内舍去下2位存储6位G值，在8位B值内舍去下3位存储5位B值。在寄存器70-1～70-64中不存储α值。利用8位数据可传输256电平信息，通过舍去下位，例如对于R值，传输分离成32电平的R信息。与人眼的感觉不同，为显示图象的象素数据最小位的构成的R、G、B值分别是5位、6位和5位。因此，对于这些R、G、B值，在该数据传输电路12中，即便舍去各下位，在显示器上也可显示不同感觉的图象。

所以，这些寄存器70-1～70-64的每一个，仅存储对应象素数据R值的上5位、G值的下6位和B值的上5位总计16位。因此，在数据总线15中，传输α值全部和R值下3位和G值的下2位及B值下3位的总线不与寄存器70-1～70-64连接。

例如，在寄存器70-1中，在8位R值内存储上5位的数据R(0：4)，在8位G值内存储上6位数据G(8：13)，在8位B值内存储上5位数据B(16：20)。以下同样，即使在寄存器70-2～70-64的每个中，也在R、G、B值的每个内分别存储上5位的R值数据和B值的数据，以及上6位的G值数据。

选择器51的寄存器70-1～70-64的每个存储16位数据，通过1024位数据总线60选择器51与寄存器70-1～70-64耦合。

选择器51从这些上位寄存器70-1依次选择64位数据，通过缓冲器电路54依次传递到数据总线16上。因此该64位数据对应4象素数据，每4象素数据存储显示存储器5数据，并且，每4象素数据从显示存储器5读出。因此，在从缓冲存储器13向DAC14传输象素数据的情况下，不必实施复杂地址变换，只是从4象素数据每1象素数据地选择传输。即，激活开关电路52的缓冲电路54，在向显示存储器5写入象素数据时，数据传输电路12利用寄存器70-1～70-64以及数据总线60，从由绘画存储器向内部数据总线115读出的2048位数据抽出除各象素数据规定位以及α值以外的总计1024位数据。选择器51把该1024位数据分割成64位单位的16个传输数据，通过16次串行传输，传输向显示存储器5每64位传输数据总计1024位的数据。存储器控制电路4控制绘画存储器3的动作，使得下一个64个象素数据在数据总线15上不读出，直到存储在这些寄存器70-1～70-64上的1024位数据全部供给显示存储器5。在该情况下，向显示存储器5的数据传输仅进行16次，可降低数据传输次数，相应可降低数据传输时间。此外，显示存储器5不是单通路RAM，也可以是双通路RAM，在该情况下，不设置缓冲器电路53，从双通路存储器(显示存储器)直接向DAC传输象素数据。

实施例5

图12是表示绘画存储器3的结构示意图。在图12中，绘画存储器3包括：行列状排列的多个存储单元MC；和对应存储单元MC的各行配置，对应每个的行存储单元MC连接的字线WL；和对应存储单元MC列每个配置，具有对应每个的列的存储单元MC连接的多个位线对BLP的存储器阵列3a；和根据提供的地址信号AD给选择状态驱动对应存储器阵列3a地址指定的行的字线的行选择电路3b；和根据提供的地址信号AD选择对应存储器阵列3a的地址指定的列的位线对BLP的选择电路3c；和用列选择电路3c选择的列和内部数据总线15间进行2048位数据传输的输入输出电路3b；相应控制信号/RAS/CAS以及/WE，控制行和列选择动作的控制电路3e。该控制电路3e还控制用于对执行在存储器阵列3a中所含的存储单元数据的检测增益的读出放大器电路以及位线对作予充电的予充电电路的动作。

绘画存储器3由标准DRAM构成，使行地址选通脉冲信号/RAS激活，一旦成为L电平，那么在内部开始行选择动作，当使列地址选通脉冲信号/CAS激活时，则开始列选择动作。当使列地址选通脉冲信号/CAS以及写入启动信号/WE两者都被激活成为L电平时，该绘画存储器3进行对于地址指定的存储单元的数据写入。在写入启动信号/WE为非激活状态的H电平时，该绘画存储器3进行地址指定的存储单元数据的读出。

接着，参照图13所示的信号波形图说明该图12所示的绘画存储器3的动作。在从绘画存储器3读出数据时，首先，使行地址选通脉冲信号/RAS激活。根据行选择电路3b被激活，按照那时提供的地址信号AD，在存储器阵列3e中对选择状态驱动对于地址指定的行的字线WL。一旦向选择状态驱动字线WL，那么在对应的位线对BLP上读出连接到该选择字线WL的存储单元MC的数据(通常位线对具有位线BL和/BL，在其一位线上读出存储单元数据，其二提供存储单元数据的基准电位)。接着通过未图示的读出放大器电路执行位线对BLP的数据检测增益以及闩锁。

接着当列地址选通脉冲信号/CAS被激活时，列选择电路3c根据地址信号AD指定选择存储器阵列3a地址指定的列的读出放大器信号/WE指定数据读出模式，在控制电路3e的控制中，并列读出通过选择电路3c选择的2048位数据，在内部数据总线15上读出。该内部数据总线15上读出2048位(64象素)的象素数据，一旦向数据传输电路传递，则通过存储器控制电路4向内部数据总线15传递清除数据，而且，写入启动信号/WE被设定为L电平，指定数据写入。相应，输入输出电路3b成为数据写入模式，把在该内部数据总线15上提供的清除数据传送到由选择电路3c选择的列上存储单元MC。从而，通过消除数据置换该数据存取的存储单元数据。

在该数据读出后往选择存储单元写入数据的模式通常称为读出变写入模式。一旦数据写入结束，那么使列地址选通信号/CAS非激活，结束列选择动作。下面，一旦往非激活状态的H电平驱动行地址选通信号/CAS，则在控制电路3e控制后使行选择电路3b非激活，选择字线WL成为非选择状态。以一次存储单元存取读出2048位数据，各存取周期的每个，在向选择/非选择状态驱动字线情况下，执行该通常模式(1行为2048位)。在页面模式时，把行地址选通信号/RAS维持在激活状态，仅改变列地址信号，存取与该选择字线WL连接的另外列数据(1行为2048·k位)。

绘画运算电路2在把存储在绘画存储器3中的1帧象素数据传输到显示存储器5之后，开始产生下一帧象素数据。在开始产生下一帧象素数据之前，使绘画存储器3的存储数据初始化，使在下一帧绘画象素数据上不受前帧象素数据的影响。通过给该绘画存储器3作一次存取，使由2048位组成的64象素数据在内部数据总线15上读出，反复地执行读出64象素数据的动作，1帧象素数据通过数据传输电路被传输到显示存储器5。此外，在各64象素数的象素数据读出时，通过清除这些读出的64象素的象素数据，在向显示存储器5的象素数据传输结束时该绘画存储器3的存储内容全部通过清除数据被置换。从而，在向该显示存储器上的数据传输处理结束后，绘画运算电路2马上可开始产生下一帧象素数据的绘画处理，可实现高速绘画处理。给该绘画存储器3的存取控制通过存储器控制电路4执行。此外，如图12所示的绘画存储器3由标准DRAM构成。因此，也可以是与时钟信号同步执行数据输入输出的时钟同步型存储器(SDRAM)。在SDRAM作为绘画存储器3使用的情况下，在给予用于向选择状态驱动字线的有效指令后，提供指示数据读出的读出指令。其后，提供指示数据写入的写入指令，清除数据被写入存储单元后，提供使选择字线处于非激活状态的予充电指令。尤其是最近被广泛使用称为混装DRAM(ERAM)的时钟同步型内部数据总线宽度宽的存储器，把该混装DRAM作为绘画存储器3利用，可实现高速数据传输(由于用同步时钟进行数据传输)。

实施例6

图14是根据本发明实施例6的绘画处理系统构成的示意图。在如该图14所示的构成中，在绘画存储器3和显示存储器5之间，设置滤波电路90。其他构成与图1所示的构成相同。通过绘画存储器3向滤波电路90提供颜色信息(R、G、B值)。该滤波电路90具有如双线性滤波功能，通过对于从绘画存储器3输出的1帧象素数据实施插补和去掉中间部分等的象素密度变换处理，变换1帧象素密度。

图15是更具体地表示图14所示的滤波电路90配置的图。该滤波电路90设置在图5所示数据传输电路12内。在该数据传输电路12中，包括对应于在内部数据总线15上并列传输的64个象素数据的每个设置的寄存器50-1～50-64上仅存储除α值的颜色信息。滤波电路90并列地与这些寄存器50-1～50-64耦合，接受数据(颜色信息)，进行插补和去掉中间部分等的滤波处理运算，变换该1帧象素密度。选择器51和滤波电路90的输出利用选择器51分割成64位传输数据单位，通过开关电路52向显示存储器5传输。选择器50的选择状态相应于从滤波电路90的输出的象素数据的构成而不同。在去掉中间部分运算的情况下，在通过寄存器50-1～50-64并列提供的64象素内，去除规定数量的象素数据，对每规定数量的象素数据取样由滤波电路90提供给选择器51。并且，在进行插补运算处理的情况下，滤波电路在内部具有缓冲电路，使用以二维平面相邻的多个象素进行插补运算，重新产生象素数据。即使在该情况下，选择器51通过从上位位置依次选择象素数据，产生64位传输数据，也能高速地进行具有不同象素密度的VGA(视频图形阵列)、SVGA(超视频图形阵列)、XGA(扩展图形阵列)和NTSC(国家电视系统委员会)等不同的2个象素显示规格间变换。而且，利用该滤波电路的双线性功能获得高品质图象。

双线性功能也称为双线性插补功能，表示从大小2个图象中产生中间图象的功能。利用该双线性滤波功能比起简单放大/缩小来，可获得高品质的图象。利用在该滤波电路90中具有双线性插补功能，通过应用该双线性插补功能可减轻因去掉中间部分而产生的图象变化。

此外，在该图14和图15中所显示的构成中，显示存储器5也可以是双通路RAM。而且，滤波电路90的结构功能也可是，接受减少位数的R、G、B值，执行滤波运算处理。

如上所述，根据本发明，包括对应构成1个画面的多个象素的每一个，并且每个表示象素的红、绿、蓝的颜色信息，和表示象素透明度的α值信息的多个象素数据被存储在第1存储器中，从该第1存储器中存储的多个象素数据中，把对应各象素数据的至少除α值信息的数据的数据传输到第2存储器中存储好。因此可减少第2存储器的存储容量，相应可降低第1和第2存储器的整个存储容量。并且，由于还可降低传输数据数量，所以相应可缩短传输时间，可高速处理。

Claims (28)

1.一种绘画处理系统，备有：绘画运算电路，运算产生对应构成画面的多个象素的象素数据；第1存储器，接受从所述绘画运算电路输出的多个象素数据并存储；所述多个象素数据的每个包括对应象素的红、绿、蓝3色信息和表示对应象素透明度的α值信息；

备有：第2存储器，存储所提供的象素数据，并在显示器上显示所存储的象素数据并输出；

传输电路，从所述的第1存储器中存储的象素数据的每个中去除规定数据，产生对应该象素数据的传输象素数据，传输到所述第2存储器中存储；所述规定数据至少包括所述α值信息。

2.根据权利要求1所述的绘画处理系统，其特征是，所述规定数据还包括所述3颜色信息的红、绿、蓝信息的每个的规定数量的位。

3.根据权利要求1所述的绘画处理系统，其特征是，所述传输电路包括滤波电路，对于从所述第1存储器提供的象素数据，作规定的滤波处理，产生所述传输象素数据。

4.根据权利要求3所述的绘画处理系统，其特征是，所述滤波电路对于从第1存储器传输的象素数据，作变换画面象素密度的运算。

5.根据权利要求3所述的绘画处理系统，其特征是，所述滤波电路对于除所述规定数据的象素数据进行所述运算。

6.根据权利要求1所述的绘画处理系统，其特征是，还备有存储器控制电路，与所述第1存储器耦合，控制所述第1存储器以及所述传输电路，使得根据消隐信号从所述第1存储器向所述第2存储器传输象素数据。

7.根据权利要求1所述的绘画处理系统，其特征是，所述第2存储器备有第1通路，接受从所述传输电路提供的传输象素数据；第2通路，用于在所述显示器中显示输出；所述第1和第2通路可相互并列存取。

8.根据权利要求1所述的绘画处理系统，其特征是，还备有使所述第2存储器和所述传输电路耦合的数据总线；

所述传输电路包括：第1传输缓冲电路，通过所述数据总线向所述第2存储器传输所述传输象素数据并存储；

第2缓冲电路，通所述数据总线向缓冲存储器传输从所述第2存储器读出的传输象素数据；

所述缓冲存储器临时保存从所述第2传输缓冲电路提供的象素数据，并且，输出该保存数据，用于在所述显示器中作图象显示。

9.根据权利要求1所述的绘画处理系统，其特征是，还备有存储器控制电路，控制所述第1存储器的动作；

所述存储器控制电路控制所述第1存储器的动作，在从所述第1存储器向所述第2存储器传输数据时，每个具有多位的多个多位数据从所述第1存储器中被读出，向所述第2存储器传输，在存储该读出的多位数据的存储单元上写入初始值，接着读出下一多位数据。

10.根据权利要求9所述的绘画处理系统，其特征是，所述多个存储单元被配置成多行多列；

所述第1存储器还包括多个字线，对应所述多行配置；多位线，对应所述多列配置；一旦在所述存储器控制电路控制下使所述多个字线的字线激活，那么，从与接着被激活的字线连接的存储单元中读出所述多位数据；

所述存储器控制电路包括：在使所述激活了的字线激活之前，在读出所述多位数据的存储单元上写入所述初始值的部分。

11.根据权利要求1所述的绘画处理系统，其特征是，所述存储器控制电路包括这样的部分，交替地进行从所述第2存储器向所述显示器的数据输出和从所述第1存储器向所述第2存储器的象素数据的写入。

12.根据权利要求11所述的绘画处理系统，其特征是，所述存储器控制电路包括这样的部分，在从第2存储器向所述显示器的数据传输时，在表示所述显示器的画面的垂直空白区期间的V空白区内，结束向所述第2存储器的下一画面的象素数据的写入。

13.一种绘画处理器，备有绘画运算电路，用于运算产生对应于构成画面的多个象素的多个象素数据，各所述象素数据包括红、绿、蓝3色信息，和表示对应象素透明性的α值信息；

备有：第1存储器，存储从所述绘画运算电路输出的所述多个象素数据；传输电路，与所述第1存储器耦合，从除规定数据的所述多个象素数据中得到传输象素数据，把该传输数据向第2存储器传输；所述规定数据至少包括所述多个象素数据每个的α值信息。

14.根据权利要求13所述的绘画处理器，其特征是，所述规定数据还包括表示各所述象素数据的3颜色信息红、绿、蓝的位的各一部分。

15.根据权利要求13所述的绘画处理器，其特征是，备有第1总线，与所述绘画运算电路和所述第1存储器连接，传输所述多个象素数据；所述绘画运算电路通过所述第1总线接受数据，使用该接受的数据进行所述运算，并且，

备有第2总线，与所述传输电路和所述第2存储器连接，传输所述传输数据；第2总线比所述第1总线的总线宽度小。

16.根据权利要求15所述的绘画处理器，其特征是，所述传输电路具有：比所述第2总线宽度大的第3总线；和具有连接所述第3总线的输入和连接所述第2总线的输出的滤波器；所述滤波器选择构成所述第3总线的位的一部分，把该选择部分连接到所述第2总线。

17.根据权利要求13所述的绘画处理器，其特征是，还备有总线，把所述传输数据传输到所述第2存储器上；和缓冲存储器，存储沿所述总线传输的数据，将用于给显示器作图象显示的该数据输出；

所述传输电路包括切换电路，有选择性地形成用于给所述总线提供传输数据的第1信号通路和用于把沿所述总线传输的数据提供给所述缓冲存储器的第2信号通路。

18.根据权利要求17所述的绘画处理器，其特征是，还备有控制电路，控制所述切换电路，使得交替地执行有关通过所述第2信号通路的1个图象的数据传输动作和通过所述第1信号通路的下一图象数据的传输动作。

19.根据权利要求13所述的绘画处理器，其特征是，还备有存储器控制电路，接受表示在显示器上的图象显示时扫描线扫描在别的扫描线上回扫的回扫期间的消隐信号；所述存储器控制电路响应所述消隐信号控制所述第1存储器的动作。

20.根据权利要求19所述的绘画处理器，其特征是，所述回扫期间包括在所述显示器上的垂直方向，从扫描线的扫描到别的扫描线的扫描的回扫期间。

21.根据权利要求13所述的绘画处理器，其特征是，还备有存储器控制电路，控制所述第2存储器的动作；

所述第1存储器具有每个存储1位信息的多个存储单元；

所述存储器控制电路控制所述第1存储器，使得当从所述第1存储器读出所述多个象素数据时，依次从所述第1存储器读出每个具有位的多个多位数据，在读出的各多位数据的存储单元上写入初始值，接着，从所述第1存储器中读出下面的多位数据。

22.根据权利要求21所述的绘画处理器，其特征是，所述多个存储单元被配置在多行和多列上；

所述第1存储器还包括对应所述多行设置的字线多位线和对应所述多列设置的多位线；

在所述存储器控制电路的控制下，当使所述多字线的字线激活时，通过与激活的字线连接的存储单元读出所述多位数据；

对于读出的对应多位数据的存储单元在使激活的字线激活前写入所述初始值。

23.根据权利要求13所述的绘画处理器，其特征是，所述传输电路还备有滤波电路，在除所述多象素数据的规定数据的数据上施加滤波处理，产生所述传输数据，在存储于所述第1存储器上的多象素数据的所述画面上变换象素密度。

24.一种图象绘画方法，设有产生对应构成画面的多个象素的多个第1象素数据的步骤；各所述第1象素数据包括红、绿、蓝3色信息和表示对应象素透明度的α值信息；

设有在第1存储器上存储所述多个第1象素数据的步骤；和通过数据总线向第2存储器传输第1传输数据的步骤；所述传输数据从除各所述第1象素数据至少α值信息的第1象素数据中产生第1传输数据；

备有使所述第1传输数据存储在第2存储器上的步骤；

和传输所述第1传输数据，所述数据用于通过述第2存储器给显示器作图象显示。

25.根据权利要求24所述的图像绘画方法，其特征是，所述第1传输数据除通过所述多个象素数据表示各所述第1象素数据的红、绿、蓝的位的各一部分得到。

26.根据权利要求24所述的绘画处理方法，其特征是，还备有产生对应构成另外画面的象素的多个第2象素数据的步骤；各所述2象素数据包括红、绿、蓝3色信息和表示对应象素透明性的α值信息；并且，

备有在所述第2存储器上存储所述多个第2象素数据的步骤；

和通过所述数据总线把第2传输数据传输到所述第2存储器上的步骤；所述第2传输数据从所述第2象素数据的每个至少除所述α值信息获得；

所述第2传输数据的传输和所述第1传输数据的传输通过所述数据总线交替进行。

27.根据权利要求24所述的绘画处理方法，其特征是，还备有产生对应构成另外画面的象素的多个第2象素数据的步骤；各所述第2象素数据包括红、绿、蓝3色信息和表示对应象素透明性的α值信息；并且，

备有在所述第1存储器上存储所述多个第2象素数据的步骤；

和至少向所述第1传输数据的所述第2存储器并列传输，通过另外的数据总线把第2传输数据存储在所述第2存储器中的步骤；所述第2传输数据从所述第2象素数据的每个至少除所述α值信息获得。

28.根据权利要求24所述的绘画处理方法，其特征是，还备有还备有产生对应构成另外画面的象素的多个第2象素数据的步骤；各所述第2象素数据包括红、绿、蓝3色信息和表示对应象素透明性的α值信息；并且，备有在所述第1存储器上存储所述多个第2象素数据的步骤；

和为了扫描线的扫描的另外的扫描线的扫描中重扫，在停止向显示器的所述第1象素数据的传输的回扫期间，把第2传输数据传输到所述第2存储器的步骤；所述第2传输数据从所述第2象素数据的每个至少除所述α值获得。

Images