CN1300431A - 用于串行存取存储器的方法和设备 - Google Patents

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Abstract

一种串行存储器件(100)包括一提供预测操作模式的Y解码器(108)以及侦测电路(220—231;720—723;226—231;820—827),其中对目标存储单元的数据侦测是在通过侦测许多可能的存储单元(包括目标单元)的数据线而完全知道其地址前开始的。该方法和设备包括在已按时钟输入一些但非全部地址位时侦测可能的存储单元的第一数据位。在按时钟输入附加地址位时,侦测附加的数据位。在完全接收到目标地址前,侦测其第一数据位将完成,从而可在下一时钟上开始目标存储器的串行输出。此侦测推进特征允许增加内部时钟频率,而不影响各种串行存储器件接口所施加的外部定时约束。

Description

用于串行存取存储器的方法和设备
技术领域
本发明涉及串行存取存储器件，尤其涉及允许读出这些器件的内容的流水线方案的访问方法和体系结构。
背景技术
串行存储器件通常具有单个输入引脚和单个输出引脚来提供I/O。虽然对这些器件的访问有许多产品专用和专有协议，但许多行业标准是公知的且处于公开的范畴。例如，I2C是一种双线标准，Microwire是一种三线标准，而串行外围接口(SPI)是一种四线标准。
使用非标准协议的一个优点在于可把存储器件及其接口定制设计成可提供非常高速的访问。然而，其牺牲在于，这些器件通常适用于非常专门的应用，继而不易通用。更重要的是，对于这样的器件，现在只有一个器件供应商。另一方面，诸如SPI等标准接口提供了通用接口的优点。然而，这种方案通常导致器件缺乏最佳的性能特性。
依据读出SPI兼容器件中的存储器的规定，从最高位开始，在每个时钟的上升沿串行地移入目标存储单元的地址位。在按时钟输入了(clock in)最后一个地址位后，在紧接在最后一个地址位后的时钟下降沿锁存(latch out)目标字节的最高位。继而，从该器件接收到地址的最后一位的时间起，对于要发生的后续事件序列大约可有半个时钟周期的时间：必须选择存储页面；必须侦测(sense)该页内选中字节的位；以及必须准备按时钟输出(clock out)最高位。
这些事件中的每一个都引起一延迟。例如，电容性负载因对选中字线和选中存储单元的数据线充电所需的时间而产生延迟。然后，读出放大器需要附加的时间来检测包括存储单元的每条数据线(即，位)的状态。这一系列事件给器件的操作频率加了上限。时钟频率不能超过允许线充电和读出放大器操作所需的时间周期。目前，此上限在2MHz-5MHz的数量级。
在5,663,922号美国专利中揭示了尝试增加串行存储器的读访问速度。′922号专利揭示了一种串行存储器件，其中把存储阵列分解成两个半阵列(M1,M2，图1)。在接收到除地址的最后一位以外的所有位时，访问每个半阵列，以从中产生一个字节。每个半阵列都有相关的读电路(SA1,SA2)，用于检测包括一个字节的八位，即每个半阵列有八个读出放大器的库。读电路的输出馈送到多路复用器(MUX)中。多路复用器根据接收到的最后一个地址位进行控制，以选中适当的字节。
在′922号专利中值得注意的一点是，需要附加的电路来支持被分成多重子阵列的存储阵列。这增加了制造这种器件的复杂性和成本。更明显的是，每个子阵列需要一列读出放大器来读出该子阵列中被访问的字节。读出放大器对硅资产和功率的消耗是声名狼藉的。因而，虽然′922专利的器件减少了读访问时间，但提供这种能力的电路的尺寸和功率负担超过了该电路所实现的利益。
需要不使用额外的电路在串行存储器中实现高速读访问。还想要提供这种能力而没有额外的功率要求。
发明内容
依据本发明，一种访问串行存储器的方法包括串行地按时钟输入目标存储单元的N个地址位。在已按时钟输入了几个(小于N)地址位时，该存储器阵列被访问。此部分地址相应于两个或多个可能的存储单元(包括目标单元)。选择和侦测每个可能单元的数据线。更具体来说，仅侦测每个这样的单元的数据线的子集。在接收到该目标地址的后续位时，把地址范围减少了一半，结果可能的单元数减半。在减半的可能存储单元(仍旧包括目标单元)中，除了已侦测的数据线的第一子集以外，选择和侦测数据线的第二子集。因而，虽然还未接收到目标单元的整个地址，但已开始侦测目标单元的某些位。更具体来说，由于未侦测所有的数据线，所以把该操作所需的读出放大器的数目保持到最小。
在本发明的一个实施例中，在接收到目标地址的后续位时，重新使用某些读出放大器，从而进一步减少了读出目标单元所需的读出放大器的数目。这是可能的，因为在接收后续地址位时把可能的单元数减少了一半。
附图概述
图1是串行存储器件的方框图。
图2示出依据本发明设计的图1所示Y解码器电路的逻辑图。
图3A和3B示出图2所示解码器电路的典型实现。
图4A-4B是示出依据本发明各实施例的地址位和数据位的相对定时的时序图。
图5是本发明的操作的流程图。
图6A-6D示出在依据本发明的器件操作期间的有效线。
图7A-7E示出本发明的Y解码器的另一实施例及其操作期间的有效线。
图8示出依据本发明的Y解码器的第三实施例。
图9是图8所示切换电路的实现。
本发明的较佳实施方式
虽然本发明不需要SPI接口，但图1的串行存储器件按照SPI标准进行操作，它也可适用于诸如I2C或Microwire标准等其它总线标准。串行存储器100包括外部焊盘(pad)，包括由于串行输入地址和数据位的地址/DATA IN(数据输入)焊盘122、由于串行数据输出的DATA OUT(数据输出)焊盘124以及用于外部所提供的时钟信号的时钟焊盘126。
存储矩阵102包括组织成行和列的多个存储单元。存储器的每一行(aka页)由存储地址的X部分来寻址，一页内存储器的每一列由存储地址的Y部分来寻址。存储器的每一列由一组位线107构成，通常为八位，包括存储单元。每一列的位线107馈入一Y解码器106。
仅为了说明的目的，假定该存储器件100使用16位寻址，更具体来说，该地址的X部分占据高12位A15-A4,Y部分占据地址字的低4位A3-A0。进一步假定每一存储单元为八位数据。因而，该存储矩阵102是一4096行X16列的阵列，每一列由八条位线构成。然而，清楚的是，本发明可容易地扩大或缩小，以满足其它地址尺寸和地址字的不同尺寸的X和Y部分。还可使用八位以外的数据尺寸。
地址/DATA IN焊盘122馈入地址缓冲电路112。地址缓冲电路提供了目标地址的X部分及Y部分。地址的X部分馈入X解码器104，该X解码器104耦合到存储矩阵102并选择指定的存储页面。地址的Y部分馈入Y解码器106,Y解码器106选择选中页面中的指定存储单元。如以下所示，Y解码器106包括用于侦测被访问的存储单元的位线的读出电路。Y解码器106还包括用于在DATA OUT焊盘124上输出目标单元的位的电路。
地址/DATA IN焊盘122接受外部提供的串行位流并把它馈入输入缓冲器108。如下所述，输入缓冲器108包括用于存储待写入其一页或一部分的位流的电路。控制逻辑110提供了用于操作各种部件(包括存储器件100)的控制信号和定时信号。
现在将参考图2来讨论Y解码器106的结构。本发明的Y解码器包括解码器电路200，它接收来自存储矩阵102的每一列的八条位线107作为输入。记住，为了说明的目的，存储阵列为4096行乘以16列的八位数据阵列。继而，馈入解码器电路200的位线数目为128(16x8)。解码器电路200包括用于阵列中每一字节(即，字节B0-B15)的一组八个输出数据线D7-D0，继而在输入的位线与输出的数据线之间提供一对一的映射。
在地址控制线A2_SEL和A1_SEL和地址线A3-A0的控制下，可操纵解码器电路200起到16-4解码器或16-2解码器或16-1解码器的作用。如果只对A2_SEL加电(assert)，则解码器电路将输出四字节的数据线，其两个高地址位等于A3、A2。如果仅对A1_EL加电，则解码器电路将输出两字节的数据线，其三个高地址位等于A3、A2、A1。最后，在不对A2_SEL或A1_SEL加电时，解码器电路将产生以地址位A3-A0寻址的一个字节。
现在转到图3A，其中示出解码器电路200的典型实现。每一字节具有一串相关的解码晶体管402。通过把其解码晶体管耦合到适当的地址线A3-A0和/或其补数(complement)上发生了对给定字节的解码。每一字节还具有一组相关的传输(pass)晶体管404，这些晶体管选通其相应的数据线D7-D0。由相应于给定字节的解码链402的终端线401来切换该字节的传输晶体管404。因而，例如，如果地址线A3-A0呈现出“0110”，则如图3A的粗线所示，将由字节6的解码链对该地址进行解码。其相应的传输晶体管将经由终端线401而导通，继而把其数据线D7-D0直接传输到解码器电路200的输出。
如上所述，A2_SEL和A1_SEL控制线改变了解码器电路200的行动。这是通过使用OR门410、412来实现的。地址线A1和A2_SEL线馈入OR门410。地址线A0和A2_SEL及A1_SEL线馈入OR门412。地址位A1和A0代表地址的低阶位。当对A2_SEL加电时，推动了A1和A0的全部四个组合，从而指定位A3和A2使得解码器200可输出以下四个字节：A3,A2,0,0；A3,A2,0,1；A3,A2,1,0；以及A3,A2,1,1，而与A1和A0无关。例如，图3B以粗线示出当A3=0、A2=1及对A2_SEL加电时所启动的字节。因而，对A2_SEL加电使得解码器电路200起到16-4解码器的作用。类似地，在对A1_SEL加电时，推动了A0地址线的组合。继而，指定A3、A2和A1将产生以下两个字节：A3,A2,A1,0及A3,A2,A1,1。因此，对A1_SEL加电导致16-2解码器工作。
现在返回对图2所示Y解码器106的描述。解码器电路200的数据线分别耦合到四线总线204、双线总线202和六线总线206。四线总线204由线7-0、7-1、7-2和7-3构成。双线总线202由线6-1和6-0构成。六线总线206由线5、4、3、2、1和0构成。
四线总线204的每条线把每个第四字节的最高位即来自解码器200的D7数据线耦合在一起。继而，线7-0把以字节B0开始的每个第四字节的D7数据线耦合在一起。线7-1把以字节B1开始的每个第四字节的D7数据线耦合在一起。线7-2把以字节B2开始的每个第四字节的D7数据线耦合在一起。线7-3把以字节B3开始的每个第四字节的D7数据线耦合在一起。在阵列由16列字节构成的例子中，由线7-0把字节B0、B4、B8和B12的D7位耦合在一起；由线7-1把字节B1、B5、B9和B13的D7位耦合在一起；由线7-2把字节B2、B6、B10和B14的D7位耦合在一起；以及由线7-3把字节B3、B7、B11和B15的D7位耦合在一起。
接着是双线总线202。这里，把每隔一个字节的第二最高位(D6)的数据线耦合到6-0线或6-1线。具体来说，把以字节B0开始的每隔一个字节的第二最高数据线耦合到线6-0，把以字节B1开始的每隔一个字节的第二最高数据线耦合到线6-1。因而，以B0开始的偶数字节的D6线耦合到线6-0。类似地，奇数字节的D6线耦合到线6-1。
最后，六线总线206把每一字节的其余六条数据线(D5-D0)中的每一条耦合在一起。因而，如图2所示，每一字节的D5数据线耦合到六线总线的线5，每一字节的D4数据线耦合到线4，每一字节的D3数据线耦合到线3，依此类推。
忽略通过晶体管211-218的行程的时间，Y解码器106还包括读出电路(读出放大器)220-231，每个读出电路具有耦合到总线202-206中的一条线的输入。因而，四线总线204的线7-0耦合到读出电路220的输入，以读取线7-0上的数据。类似地，四线总线202的线7-1耦合到读出电路221的输入，以读取线7-1上的数据，依此类推。通过这种方式的耦合，读出电路220-223读出每四个邻接字节(例如，字节B0-B3、B4-B7，依此类推)的最高位(D7)。以相同的方式，读出电路224和225读出每两个邻接字节(例如，字节B0和B1、B2和B3、B4和B5，依此类推)的下一个最高位(D6)。最后，读出电路226-231读出每一字节的其余位(D5-D0)。
读出电路220-223中每一个的输出馈入4:1选择器232。选择器232由地址线A1、A0来控制，选择器232的输出馈入锁存器240的位置L7。读出电路224和225的输出馈入2:1选择器234。选择器234由地址线A0来控制，选择器234的输出馈入锁存器240的位置L6。最后，读出电路226-231中每一个的输出馈入锁存器240的各个位置L5-L0。由控制逻辑110驱动锁存控制线242而对来自读出电路220-231的数据锁入提供定时锁存序列。锁存器240的输出馈入8:1选择器236，它由选择器控制BIT_SEL来控制。选择器236的输出耦合到输出焊盘124。
现在返回晶体管211-218。晶体管211-214把四线总线204和双线总线202中的各条线耦合到其各自的读出电路。晶体管215-217把四线总线204中的全部四条线耦合到读出电路223中。类似地，晶体管218把双线总线202中的两条线耦合到读出电路225中。当控制信号SENSE-AHEAD为HI时，晶体管211-214导通，而在SENSE-AHEAD为L0时，晶体管215-218通过倒相器219导通。
依据SPI接口，在每个时钟上升沿，从最高位开始，串行地移入目标存储单元的地址位。在按时钟输入最后一个地址位后，在紧接在最后一个地址位后的时钟下降沿，锁存目标字节的最高位。
现在将参考图1、2、4A、4B、5和6A-6C来描述本发明的操作。在图4A中，相对于按时钟输入的地址位来识别每个时钟上升沿；例如，在时钟A15上移入地址位A15，在时钟A14上移入地址位A14，依此类推。
串行地移入目标的每个地址位，直到已移入包括目标地址的X部分的高阶位A15-A4，步骤502、503。在时钟A4处，把目标地址的X部分发送到X解码器104。这是通过在地址缓冲电路112中适当地缓冲进入的地址位并在已接收到位A15-A4时把X部分发送到X解码器来实现的。因此，知道了目标字节所在的行(页)。接着，移入目标地址的Y部分的地址位，同时由X解码器104选中该行，步骤504A、504B。
如图5的虚线所示，页面选择和下一地址位的接收是并发操作，以通过步骤504A和504B的事件E0来识别。接收地址位，直到已移入A2位，步骤504B、505。
在图4A所示的时钟A2处，已接收到地址位A3和A2，地址缓冲电路112把这两个地址位馈入Y解码器106。控制逻辑110对至解码器电路200的A2_SEL加电，从而产生具有相同A3和A2地址位的选中行中的四个字节的数据线，步骤506A。假定目标字节位于选中行的字节位置B5，即A3/A2为“01”，则产生字节B4(“0100”)、B5(“0101”)、B6(“0110”)以及B7(“0111”)。控制逻辑110也把SENSE-AHEAD控制线保持为HI，从而把这四个选中字节的四个D7数据线耦合到四个读出电路220-223，并由其进行侦测。与此同时，移入下一个地址位，步骤506B。事件线E1指示这两个事件的并发。
图6A示出此时的有效线(加黑显示的)，示出D7数据线的侦测。可看出，在完整地接收到Y地址前已开始目标字节B5的侦测。实际上，通过侦测这四个字节的D7线，根据地址位A3和A2来进行目标字节的预测。虽然在图6A中未加黑显示，但字节B4-B7的四条D6数据线馈入两个D6读出电路224、225。然而，此时，输出是不确定的，因为每个读出电路正在读取两个数据线的输出。同样，D5-D0的输出是不连贯的，因为每一个正在接收来自这四个选中字节的四条数据线。由于读出电路224-231的输出是不确定的继而在此时不起任何作用，所以可给读出电路提供使能电路，从而可断开这些读出电路来节电。
在时钟A1处接收到A1地址时，控制逻辑110向解码器电路200对A1_SEL加电而不对A2_SEL加电。这造成对高阶地址A3-A1的解码，产生了共有这些高阶地址位的两个字节，即在目标字节为字节B5的例子中为“010”。因而，产生了字节B4和B5。结果，只继续侦测原始的四个D7数据线中的两个，步骤508A。此外，现在开始侦测这两个选中字节的两个D6数据线，步骤508B。继续对目标字节的预测。与此同时，移入A0位。事件线E2指示这些事件的并发。
图6B示出此时的有效线(加黑显示的)，示出对D7和D6数据线的侦测。如图6A，读出电路226-231中的每一个都接收来自字节B4和B5的数据线D5-D0，因此其输出是不确定的。继而，读出电路226-231保持处于断开状态。此外，可使电路222和223停用来节电，这是因为目标字节既不是B6也不是B7。
在事件E3处，当在时钟A0期间移入A0位时，控制逻辑110既不对A2_SEL线加电也不对A1_SEL线加电，从而解码器电路200将产生以A3-A0寻址的目标字节，即字节B5。这样仅留下原始D7数据线中的一条，步骤510A。此外，现在，已侦测到数据线D7并准备移出该数据线D7。与此同时，在原始的两条D6数据线中仅有一条保持选中并将被继续侦测，步骤510B。此时，开始对目标字节的数据线D5-D0的平行侦测，步骤510C。最后，选择器232和234选择地址位A1和A0所确定的读出电路输出。控制逻辑110指令锁存线242依次锁存D7、D6且最终锁存D5-D0。图6C示出该时间点处的有效线。注意，可断开读出电路220及222-224来节电，而保持有效的读出电路226-231。
在时钟A0后的下降沿处，移出目标字节的数据线D7，对该位的侦测早在五个半周期前的时钟A2处就开始了。类似地，如图4A及由时钟D6所示，准备在下一个下降沿处移出数据位D6。注意，对数据线D6的侦测也早在五个半周期前就开始了。类似地，在被移出前的五个半周期处就侦测到数据线D5。然而，对于数据线D4-D0，将在比前一条数据线长两个半周期的时间内发生对每个成功数据线的侦测。因而，在输出前，D4将在七个半周期的时间内被侦测，而D0将在十五个半周期内被侦测。
如上所述，适合已有技术SPI的器件必须在接收到最后一个地址位后的半个周期内完成行选择和数据侦测，以在下降沿开始数据输出。此半个周期如图4A中的t1所示。本发明的预测操作模式提供了双重改进：首先，一接收到地址的X部分就开始行选择；其次，一按时钟输入一些Y地址位就开始目标字节的数据侦测。图4A中的时序示出本发明可获得至少五个半周期的时间(t2)来侦测目标字节的数据位。因而，本发明的器件中所使用的时钟的运行可比已有技术的器件快五倍。实际上，此倍数稍高于五，因为，在本发明中，行选择是在数据侦测前发生的。
继续该器件的操作，考虑后续字节的读出。地址缓冲电路112简单地递增当前地址。在第一种情况下，当下一字节位于同一页上时，这简单地涉及递增地址的Y部分，而行保持不变。在第二种情况下，当下一字节位于新的一页上时，地址的X和Y部分都改变。
参考图6D，考虑下一字节位于与前一字节相同的页面上第一种情况，即字节B6。控制逻辑110现在不对SENSE-AHEAD线加电。这断开了晶体管211-214，且接通了晶体管215-218，继而把所有的D7线都馈入读出电路223，并把所有的D6线都馈入读出电路225。由于此时本发明不再处于预测模式，所以不再需要每次侦测不止一条D7或D6线，所以不对A1_SEL和A2_SEL加电。继而，在递增地址而选中字节B6时，仅B6的八条数据线将馈入其各自的读出电路。选择器232和234的进一步特征是响应于不对SENSEO-AHEAD加电而分别选择读出电路223和225。图6D示出此情况下的有效线。
转到图4A-4B，可看出，在D5时钟后，在锁存数据位D5-D0时，读出电路变得可侦测下一字节。继而，在图4B所示的情况(scenario)A中，在D5时钟后的某时递增地址。其后不久侦测下一字节的数据线D7-D0。这给下一字节提供了不止五个半周期的侦测时间，从而在图4B所示的时钟D7处，准备移出下一字节的D7位。
接着考虑当下一字节位于新的一页上的情况。再次不对SENSE-AHEAD线加电且递增地址。此时，地址的X和Y部分都改变。继而，在图4B的情况B中，在D5时钟后的某时递增地址。然而，现在必须进行行选择来选择下一页。因而，侦测新的第一字节的步骤必须延迟一些时间。从时序图可看出，可延迟侦测步骤，直到D2时钟后的上升沿，大致为四个半周期。这保证了可获得五个半周期来侦测新页的第一个字节。然而，在本较佳实施例中，由于行选择几乎紧接在地址递增后立即发生，所以对下一字节的数据侦测可如图4B所示立即开始。在这两种情况中，行选择和侦测步骤可获得许多时钟周期，这是因为总是有一个字节已被侦测并存储在锁存器240中，该字节正被按时钟输出。
在图2所示的Y解码器的实施例中，使用十二个读出电路。现在参考图7A，描述依据本发明的Y解码器106，它利用十个读出电路。将变得清楚起来的是，通过在目标字节的解码期间重新使用某些读出电路可减少读出电路。与图2中所示相同的图7A中所示的这部分Y解码器保留其各自的原始标号。在本实施例中使用图2和3所示的解码器电路200。
暂时忽略侦测推进(sense-ahead)晶体管711-718，把四线总线204和双线总线202耦合到多路复用器740-743。每个多路复用器是一个二选一选择器，它具有被标为“1”输入的左侧输入线、被标为“0”输入的右侧输入线以及一位多路复用器选择器输入772。当对多路复用器选择器输入加电(即，HI)时，在其输出处产生“1”输入，当不对多路复用器选择器加电(即，L0)时，产生“0”输入。这适用于图7A所示的多路复用器740-761。
四线总线204的D7数据线耦合到所示的多路复用器740-743的“1”输入。具体来说，7-0线耦合到多路复用器740的“1”输入，7-1线耦合到多路复用器741的“1”输入，7-2线耦合到多路复用器742的“1”输入，7-3线耦合到多路复用器743的“1”输入。
以另一种方式把带有D6数据线的双线总线202耦合到多路复用器740-743的“0”输入。继而，把6-0线耦合到多路复用器740和742的“0”输入，把6-1线耦合到多路复用器741和743的“0”输入。如以上参考图2所示，把六线总线206耦合到读出电路226-231。
把每个多路复用器740-743的输出分别馈入读出电路720-723。把每个读出电路的输出依次馈入两个多路复用器750、751。更具体来说，读出电路720和721分别馈入多路复用器750的“1”和“0”输入，而读出电路722和723分别馈入多路复用器751的“1”和“0”输入。
最后，多路复用器750和751的输出交叉耦合到多路复用器760和761。尤其是，多路复用器750耦合到多路复用器760的“1”输入及多路复用器761的“0”输入，而多路复用器751耦合到多路复用器761的“1”输入及多路复用器760的“0”输入。多路复用器760的输出馈入数据锁存器240的L7锁存器，多路复用器761的输出馈入L6数据锁存器。L5-L0数据锁存器如图所示分别耦合到读出电路226-231的输出。
多路复用器控制器710提供控制信号A-F，这些信号耦合到多路复用器740-761的多路复用器选择器输入772。控制信号A-F是地址位A1-A0、控制线A2_SEL和A1_SEL及SENSE-AHEAD线的函数。通过以下逻辑公式来定义信号A-F：
A=A2_SEL＾(～A2_SEL & -A1)＾-SENSE-AHEAD,
B=A2_SEL＾(～A2_SEL & -A1),
C=A2_SEL＾(～A2_SEL & A1 & SENSE-AHEAD),
D=A2_SEL＾(～A2_SEL & A1),
E=-A0＾～SENSE-AHEAD,and
F=-A1＾～SENSE-AHEAD,
这里：
符号＾为逻辑或；
符号&为逻辑和；
符号～指取补；
A2_SEL在A2时钟处为真；以及
～A2_SEL在A1和A0时钟处为真。
侦测推进晶体管711-718起到与图2所示其对应物相同的作用，即在预测模式操作期间控制D7线和D6线的流动，随后依次连续访问的存储单元。在图7A中，如此安排晶体管711-718，从而当SENSE-AHEAD为L0时，所有的D7线馈入多路复用器740的“1”输入，所有的D6线馈入多路复用器742的“0”输入。
在操作中，图7A所示的Y解码器106依据图4A和4B所示的时序图进行。对于以下讨论，参考图7B-7E并假定目标单元为选中行的字节B6(目标地址的Y部分，“0110”)。如上所述，解码器电路200在A2时钟处产生四个候选字节，即字节B4-B7。由于对SENSE-AHEAD线加电，侦测推进晶体管711-713是导电的，从而把字节B4-B7的四条D7数据线发送入每个多路复用器740-743的“1”输入。在此时对A2_SEL线加电，依据以上逻辑公式，这使得多路复用器控制器710对控制信号A-D加电，从而选中多路复用器740-743的“1”输入，并把D7线馈入读出电路720-723。图7B示出有效线。
在A1时钟处，解码器电路200产生字节B6和B7；即，这些字节共有相同的高阶地址位：A3-A1，“011”。此时不对A2_SEL加电，由于地址位A1为“1”，所以多路复用器控制器710对控制信号C和D加电而选中多路复用器742和743的“1”输入。结果，多路复用器742和743继续把字节B6和B7的D7线馈入读出电路722和723，而字节B4和B5的数据线D7与读出电路720和721断开。虽然在侦测数据的同时把数据线与其读出电路断开的观点看上去违背直觉，但不再需要字节B4和B5的D7线，因为这时已在此时字节B4和B5都不是目标字节。因此可重新使用这些读出电路。由于来自多路复用器控制器710的A和B为L0，所以选中多路复用器740和741的“0”输入，以把字节B6和B7的D6数据线馈入读出电路720和721，继而重新使用这些电路。图7C示出有效线。
在A0时钟处，目标字节的地址是完全已知的，因此解码器电路200产生字节B6。从时钟A1起控制信号A-D保持不变。此外，多路复用器控制器710对E和F控制线加电。E控制线是A0的函数，它通过操作多路复用器750和751而选中每一D6和D7对中的一条线。在此情况下，由于A0为“0”，所以选中多路复用器750、751的“1”输入，从而从字节B6产生D6和D7线。控制线F操作多路复用器760和761，以如此切换D6和D7线，从而它们馈入其在锁存器240中的适当位置。F信号基于A1地址位，这是因为该位确定了多路复用器740-743在D6和D7数据线之间如何成对分置。图7D示出有效线，包括D5-D0数据线。
最后，对于后续被访问的存储单元，不对SENSE-AHEAD线加电。这样通过断开晶体管711-713而使晶体管715-717导通，把四线总线204的四条线7-0到7-3联接(bond)在一起，从而把这些线馈入多路复用器740的“1”输入。类似地，通过晶体管718把两条线6-0和6-1联接在一起，并馈入多路复用器742的“0”输入。多路复用器控制器710选择多路复用器740、750和760的“1”输入，以把D7线馈入锁存器L7内的读出电路720。类似地，多路复用器控制器710选择多路复用器742的“0”输入，以把D6线馈入读出电路722，从那里选中多路复用器751和761的“1”输入，以把D6线发送到L6锁存器中。图7E示出后续字节即字节B7的数据流。
图2和图7A所示的本发明的实施例分别使用十二个和十个读出电路。在有读出电路可供把地址的后续位按时钟输入存储器件时，利用多路复用电路把数据线选择性地切换到这些读出电路产生了图7A的实施例所实现的读出电路的减少。
图8示出把重新使用读出电路的原理扩展到另一步骤的实施例。先前在图2和7A中所引入及讨论的元件保留其标号。图8引入了另外的一组多路复用器850-853。这些多路复用器具有三个输入：“2”输入、“1”输入及“0”输入。每个多路复用器850-853还具有一两位选择器输入874，其中选择器输入874上的“10”产生“2”输入，选择器输入874上的“01”产生“1”输入，选择器输入874上的“00”产生“0”输入。
多路复用器850-853的“2”输入分别耦合到每个多路复用器740-743的输出。因此，“2”输入依据多路复用器740-743中所进行的选择而接收D7数据线或D6数据线。多路复用器850-853的“1”和“0”输入分别耦合到总线206的5号和4号线。多路复用器850-853的输出馈入读出电路820-823的输入。如下所述，多路复用器740-743和850-853的存在使得可把目标字节的数据线D7、D6、D5和D4馈入读出电路，而仍旧提供本发明的预测操作模式。
读出电路的输出馈入切换电路860的输入M-P。开关860的输出Q-T分别馈入数据锁存器240的D7-D4锁存器。切换电路860使得可在八位控制线860的控制下把任何输入M-P切换到任何输出Q-T。图9示出此开关的实现。
多路复用器控制器810提供控制信号A-I，这些控制信号耦合到多路复用器选择器输入872、874和876。控制信号是地址位A1-A0、控制线A2_SEL和A1_SEL及SENSE-AHEAD线的函数。通过以下对非预测操作模式的要求来定义信号A-I，当不对SENSE-AHEAD加电时：传输晶体管711-713断开而传输晶体管715-717导通，继而把所有的D7数据线联接在一起并把它们馈入多路复用器740的输入“1”。同样，传输晶体管714断开且传输晶体管718导通，则所有的D6数据线联接在一起并将它们馈送到多路复用器742的“0”输入。因此，在非预测操作模式下，对控制信号A-I加电，从而多路复用740产生其“1”输入，多路复用器850产生其“2”输入，开关860把其M输入按路由传送到其Q输出，导致通过读出电路820把数据线D7传输到D7数据锁存器。类似地，多路复用器742产生其“0”输入，多路复用器852产生其“2”输入，开关860把其0输入按路由传送到其R输出，导致通过读出电路822把数据线D6传输到D6数据锁存器。与此同时，通过多路复用器851的输入“1”，按路由传送相应于D5数据线的总线206的5号线且此5号线从开关860的输入N耦合到输出S，从而通过读出电路821把D5数据线锁存入D5锁存器。最后，通过853多路复用器的“0”输入，按路由传送相应于D4数据线的总线206的4号线，且此4号线从开关860的输入P耦合到输出T继而通过读出电路823进入数据锁存器D4。
通过以下在预测操作模式期间的要求来进一步定义多路复用器控制器810的控制信号A-I(见图4A的时序图)，在对SENSE-AHEAD加电时：在A2时钟处，当选中四个可能的字节时，多路复用器740-743中的每一个产生其“1”输入，多路复用器850-853中的每一个产生其“2”输入，继而在数据侦测开始时把四条D7数据线呈现在其各自的读出电路820-823上。
在A1时钟处且依据A1地址位，一对多路复用器(多路复用器740和741或多路复用器742和743)将继续产生“1”输入，继而把D7线中的两条馈送到多路复用器的下一级。切换另一对来产生“0”输入，现在该输入带有两条可能的D6数据线。多路复用器850-853继续产生“2”输入。其效果在于，读出电路中的两个将继续侦测D7数据线，而D7线将与另两个读出电路断开，以开始侦测D6数据线。
在A0时钟处，当输入所有的地址位时，解码器电路200将知道目标字节并选中该字节。将把四个多路复用器850-853中的两个切换到产生总线206的5号和4号线，将开始对D5和D4数据线的侦测。与此同时，读出电路824-827也将开始侦测D3-D0。与此同时，对目标字节的D7数据线的侦测将完成且准备输出，且继续侦测D6数据线。最后，通过控制线876操作开关860，以提供输入M-P到输出Q-R的必要交叉切换，从而保证把数据线D7-D4锁存到其相应的数据锁存器中。
图2A、7A和8所示的实施例示出，通过适当地使用多路复用电路，可减少对读出电路的需要。其它设计是可能的，每个设计具有不同的复杂度和硅资产要求。图2A的实施例是直接的，但需要十二个读出电路。图8的实施例使用八个读出电路，但需要附加的多路复用器和更复杂的控制器来操作这些多路复用器。虽然所揭示的实施例在A2时钟处提供了预测性的侦测，当可在更早的时钟处开始操作，以实现更大的速度增加。特定的实现方案将依据在以下这些因素之间所进行的权衡，包括想要的器件速度、电路复杂性、存储器尺寸、芯片尺寸和功率要求。
本发明所揭示的实施例实现了把目标存储单元的最后一位按时钟输入的时间与把目标的第一位按时钟输出的时间之间的时间减少了五倍，从而允许时钟速度增加五倍。然而，可使用这里所揭示的原理来实现把时间减少七倍。在以上讨论中，地址的Y部分由四位构成，且本发明的预测操作模式是在接收到Y部分的第二位后开始的。参考图4A，如果预测模式在接收到第一位后开始，则对D7数据线的侦测将在A3时钟上开始，从而把时间减少七倍。除了所述的三个解码模式以外，还对逻辑的必要改变包括更改解码器电路200来提供16-8八解码；其原因在于，在A3时钟处将有八个候选字节。此外，将需要额外的读出放大器。根据图2的体系结构，将需要八个读出放大器来侦测八个候选D7数据线，将需要四个读出放大器来侦测四个候选D6数据线，还需要两个读出放大器来侦测两个可能的D5数据线，以及需要五个读出放大器来侦测目标字节的D4-D0数据线；总共需要十九个读出放大器。根据图7A和8的体系结构，通过使用附加的多路复用器可减少读出放大器的数目，从而在目标地址的Y部分的附加地址位可供使用时重新使用随着候选目标数目的减少而可供使用的读出放大器。另一方面，需要如此多的读出放大器可能是本方案的一个障碍。另一方面，时间的减少可允许使用较慢但较简单(继而较小)的读出放大器，这可抵销读出放大器数目的增加而引起的尺寸要求。
或者，可延迟预测操作模式，直到已按时钟输入除目标地址的最后一位以外的所有位时。继而参考图4A，当位A3-A1已知时，直到A1时钟时才开始侦测D7数据线。在该处，仅有两个候选字节，所以只侦测两个候选D7数据线。在此结构中，需要九个读出放大器来实现把接收目标地址和输出目标存储单元的字节的时间减少三倍，这样转换成把时钟增加三倍。
在本发明所揭示的实施例中，在接收到每一地址位前仅提早侦测一位。继而，参考图2和4A，在A2时钟上接收到地址位A2时，对四个候选D7数据线的预测侦测开始。在接收到下一地址位A3时，对两个候选D6数据线的预测侦测开始。然而，在本发明的另一个实施例中，可提早侦测每个候选字节的不止一个数据线，而不背离本发明所范围和精神。例如，在A2时钟处，可侦测四个候选字节的D7和D6数据线。
通常，本发明的较佳实施例是对目标地址的最低位(即，地址的Y部分)的预测操作。然而，本发明容易适用于对地址的最高位部分进行操作，而不背离本发明的操作原理，也不牺牲本发明可获得的利益。
依据SPI协议的要求，本发明的较佳实施例对候选字节的最高位进行操作。继而，在侦测D6数据线前侦测D7数据线，诸如此类。按照SPI协议，这使得首先移出最高位。或者，对于SPI以外的协议，可使本发明实现首先对最低位进行操作，从而首先输出最低位。继而，可首先侦测候选字节的D0数据线，接着是D1数据线，依此类推。本方案符合本发明的操作原理，并享有与以上所揭示本发明的实施例所实现的相同的利益。参考图2和3A，可适用包括解码器电路200的逻辑，从而把位零线耦合到D7数据线，把位一线耦合到D6数据线，把位二线耦合到D5数据线，诸如此类，从而实现侦测候选字节的低阶位。

Claims (41)

1．在具有多个存储单元的串行存储器件中，每个存储单元的内容由多个数据位构成，一种读出目标存储单元的内容的方法，其特征在于包括：
接收目标存储单元的部分地址；
对于其地址包含该部分地址的每个存储单元，侦测少于其全部数据位；
接收剩余地址位，从而使得知道目标存储单元；
侦测目标存储单元的剩余数据位，与此同时读出其第一数据位；以及
在侦测剩余数据位后，读出剩余数据位。
2．如权利要求1所述的方法，其特征在于侦测少于全部数据位的步骤是仅侦测第一数据位的步骤，从而在接收到其地址前开始对目标存储单元的第一位的侦测。
3．如权利要求1所述的方法，其特征在于接收部分地址的步骤包括接收目标存储单元的前N个地址位，N小于构成该地址的地址位的数目。
4．如权利要求3所述的方法，其特征在于前N个地址位是N个最高地址位。
5．如权利要求1所述的方法，其特征在于接收部分地址的步骤是接收除该地址的最后一位以外的所有位的步骤，接收剩余地址位的步骤是接收该地址的最后一位的步骤。
6．如权利要求1所述的方法，其特征在于侦测少于全部数据位的步骤是仅侦测第一数据位的步骤，接收剩余地址位的步骤包括：
接收目标存储单元的下一地址位，以产生第二部分地址；以及
对于其地址包含第二部分地址的每个存储单元，侦测其第二数据位，从而在知道其地址前开始对目标存储单元的第二数据位的侦测。
7．如权利要求6所述的方法，其特征在于接收部分地址的步骤包括接收目标存储单元的地址的前N个地址位，从而第二部分地址代表该地址的前N+1位，N+1小于构成该地址的地址位的数目。
8．如权利要求7所述的方法，其特征在于第一和第二数据位分别为第一和第二最高数据位。
9．如权利要求7所述的方法，其特征在于前N个地址位是最高地址位。
10．如权利要求1所述的方法，其特征在于侦测少于全部数据位的步骤是仅侦测第一数据位的步骤，接收剩余地址位的步骤包括：
接收目标存储单元的最后第二个地址位，以产生第二部分地址；以及
对于其地址包含第二部分地址的每个存储单元，侦测其第二数据位，从而在知道其地址前开始对目标存储单元的第二数据位的侦测；
接收目标存储单元的最后一个地址位，以产生目标存储单元的整个地址；以及
侦测目标存储单元的剩余数据位，其中对第一和第二数据位的侦测还在进行中或已完成。
11．如权利要求10所述的方法，其特征在于第一和第二数据位分别是最高和次最高数据位。
12．在具有以行和列排列的存储单元阵列的串行存储器件中，每个存储单元具有B条位线和唯一的地址，以A位代表每个地址，一种侦测目标存储单元的内容的方法，其特征在于包括：
(ⅰ)串行地接收目标存储单元的N个地址位，N＜A；
(ⅱ)根据此N个地址位，选择该阵列中的一行存储单元；
(ⅲ)串行地接收I个附加的地址位，并选择相应于选中行中的第一多个存储单元的位线，每个这样的存储单元的地址中具有与(N+I)个接收到的地址位相同的(N+I)位，(N+I)＜A；
(ⅳ)对于第一多个存储单元中的每个存储单元，侦测其位线的第一子集；
(ⅴ)在侦测第一多个存储单元中每个存储单元的位线的第一子集的同时，接收一新的地址位，从而把第一多个存储单元的数目减少一半，导致第二多个存储单元；以及
(ⅵ)对于第二多个存储单元中的每个存储单元，侦测其位线的第二子集。
13．如权利要求12所述的方法，其特征在于步骤(ⅳ)的侦测步骤包括通过把它们耦合到读出电路来对第一子集中的每条位线进行侦测；步骤(ⅴ)包括响应于接收到下一地址位，把位线的第一子集的一半与读出电路断开，继而使一半读出电路可供使用；以及步骤(ⅵ)的侦测步骤包括通过把它们耦合到可供使用的读出电路来侦测第二子集中的某些位线。
14．如权利要求12所述的方法，其特征在于第一多个存储单元中的每个存储单元的位线的第一子集仅由存储单元的最高位构成。
15．如权利要求14所述的方法，其特征在于第二多个存储单元中的每个存储单元的位线的第二子集仅由存储单元的第一和第二最高位构成。
16．如权利要求12所述的方法，其特征在于步骤(ⅳ)的侦测步骤包括，对于第一多个中的每个存储单元，把其位线中的第一条耦合到F个读出电路中的一个，F为第一多个中的存储单元数。
17．如权利要求16所述的方法，其特征在于步骤(ⅵ)的侦测步骤包括选择性地把第一位线的一半与读出电路断开，且对于第二多个中的每个存储单元，把其位置中的第二条耦合到断开的读出电路。
18．如权利要求17所述的方法，其特征在于每个存储单元的第一和第二条位线为两个最高位。
19．一种读出串行存储器件中的存储单元的方法，其特征在于包括以下步骤：
接收目标存储单元的部分地址；
在数据线上产生其地址包括该部分地址的第一存储单元的数据位；
把第一存储单元的第一数据线耦合到第一组读出放大器；
接收下一地址位以产生第二部分地址，从而仅一半第一存储单元的地址包括第二部分地址，从而消除了另一半第一存储单元；以及
把剩余的一半第一存储单元的第二数据线耦合到第二组读出放大器。
20．如权利要求19所述的方法，其特征在于还包括接收剩余的地址位以产生一完整的地址，继而知道目标存储单元；把相应于目标存储单元的剩余数据位的数据线耦合到第三组读出放大器，与此同时输出目标存储单元的第一数据线。
21．如权利要求19所述的方法，其特征在于第一组读出放大器包括第一多个读出放大器，第二组读出放大器包括第二多个读出放大器。
22．如权利要求19所述的方法，其特征在于第二组读出放大器包含在第一组读出放大器中，耦合第一存储单元的剩余一半的第二数据线的步骤包括把第一存储单元中被消除的一半的第一数据线与其相关的读出放大器断开，并把第二数据线耦合到所断开的读出放大器。
23．如权利要求22所述的方法，其特征在于还包括接收剩余地址位以产生一完整的地址，继而知道目标存储单元；侦测目标存储单元的剩余数据位，与此同时输出目标存储单元的第一数据线。
24．如权利要求23所述的方法，其特征在于接收剩余数据位的步骤消除了剩余的一半第一存储单元中的至少一半；侦测目标存储单元的剩余数据位的步骤包括把剩余的一半第一存储单元中被消除的一半的第一数据线与其相关的读出放大器断开，把剩余数据位中的至少一个耦合到被断开的读出放大器中的一个。
25．一种串行存储器件，其特征在于包括：
排列成多行的存储阵列，每一行具有多个存储单元，每个存储单元具有多个数据位，该存储阵列具有用于输出选中行的每一存储单元的数据位的位线；
耦合到接收来自存储阵列的位线的解码器电路，该解码器电路包括数据线和选通电路，该选通电路以一对一的对应关系选择性地把选中行的每一存储单元的位线与数据线耦合，该解码器电路还包括操作地耦合到选通电路的地址线，以把选中的一些位线耦合到其相应的数据线；
第一多个N读出放大器，具有与相应于选中行的每一个第N个存储单元的第一数据线电气通信的输入；以及
至少一个读出放大器，具有与选中行中的每个存储单元的数据线之一电气通信的输入。
26．如权利要求25所述的串行存储器件，其特征在于解码器电路还包括操作地耦合到选通电路的控制线，以同步地把N个选中的存储单元的位线耦合到其相应的数据线。
27．如权利要求25所述的串行存储器件，其特征在于还包括第二多个M读出放大器，具有耦合到相应于选中行的每一个第M个存储单元的第二数据线的输入，M等于N/2。
28．如权利要求27所述的串行存储器件，其特征在于第一数据线中的每一条是最高位，第二数据线中的每一条是第二最高位。
29．如权利要求27所述的串行存储器件，其特征在于还包括输出缓冲器；第一选择器电路，它具有单个输出且具有耦合到N个读出放大器的输出的输入；第二选择器电路，它具有单个输出且具有耦合到M个读出放大器的输出的输入，第一和第二选择器电路的输出耦合到输出缓冲器。
30．如权利要求25所述的串行存储器件，其特征在于还包括控制电路，该控制电路具有N条独立加电的使能线，每条使能线耦合到第一读出放大器之一，每个读出放大器具有响应于在其相关使能线上所加电的控制信号而接通和断开读出放大器的电路；从而可断开某些读出放大器，而留下其它读出放大器导通。
31．如权利要求25所述的串行存储器件，其特征在于还包括具有耦合到第一数据线的N个输入端且具有N个输出端的第一侦测推进电路，每个输出端耦合到第一读出放大器之一，第一侦测推进电路具有第一可选结构，其中N个输入端中的每一个与一相应的输出端电气通信，第一侦测推进电路具有第二可选结构，其中N个输入端中的每一个仅与N个输出端中的一个电气通信。
32．如权利要求31所述的串行存储器件，其特征在于还包括：
第二多个M读出放大器，每个读出放大器具有耦合到选中行的每一个第M个存储单元的第二数据线的一个输入，M等于N/2；以及
具有M个输入端和M个相应的输出端的第二侦测推进电路，每个输入端耦合到第二数据线之一，每个输出端耦合到第二读出放大器之一；
第二侦测推进电路，具有第一可选结构，其中其每个输入端电气耦合到其相应的输出端，还具有第二可选结构，其中其全部输入端仅电气耦合到其中一个输出端。
33．一种串行存储器件，其特征在于包括：
排列成多行的存储阵列，每一行具有多个存储单元，每个存储单元具有多个数据位，该存储阵列具有用于输出选中行的每一存储单元的数据位的位线；
耦合到接收来自存储阵列的位线的解码器电路，该解码器电路包括数据线和选通电路，该选通电路以一对一的对应关系选择性地把选中行的每一存储单元的位线与数据线耦合，该解码器电路还包括操作地耦合到选通电路的地址线，以把选中的一些位线耦合到其相应的数据线；
多个N第一总线，每条总线耦合到选中行中的每一个第N个存储单元的第一数据线；
多个M第二总线，每条总线耦合到选中行中的每一个第M个存储单元的第二数据线，M等于N/2；
多个N读出放大器，每个具有一输入和一输出；以及
具有输入线和输出线的多路复用电路，输入线耦合到第一总线和第二总线，输出线耦合到读出放大器，多路复用电路还具有用于把选中的一些第一和第二总线耦合到读出放大器的控制输入；
从而N个读出放大器共享N条总线和M条总线。
34．如权利要求33所述的串行存储器件，其特征在于多路复用电路包括N个2-1多路复用器；每个第一数据线耦合到2-1多路复用器之一的第一输入；每个第二数据线耦合到2-1多路复用器中两个多路复用器的第二输入。
35．如权利要求33所述的串行存储器件，其特征在于还包括第二多路复用电路和一数据锁存器，第二多路复用电路具有耦合到读出放大器的输出的输入并具有耦合到数据锁存器的输出。
36．如权利要求33所述的串行存储器件，其特征在于还包括具有N个独立可加电的使能线的控制电路，每条使能线耦合到读出放大器之一，每个读出放大器具有响应于在其相关使能线上所加电的控制信号而接通和断开读出放大器的电路；从而可断开某些读出放大器，而留下其它读出放大器导通。
37．如权利要求33所述的串行存储器件，其特征在于还包括第三多条总线，每条总线耦合到选中行中每一存储单元的剩余数据线之一；多路复用电路还具有一耦合到第三总线中的至少一条的输入；从而N个读出放大器共享N条第一总线、M条第二总线以及至少一条第三总线。
38．如权利要求37所述的串行存储器件，其特征在于多路复用电路包括第一多路复用器和第二多路复用器，第一多路复用器中的每一个接收N条总线之一和M条总线之一作为输入，第二多路复用器中的每一个具有耦合到第一多路复用器之一的输出及至少一条第三总线的输入；第二多路复用器具有耦合到读出放大器的输出。
39．如权利要求38所述的串行存储器件，其特征在于还包括第三多路复用器和一数据锁存器，第三多路复用器具有耦合到读出放大器的输出的输入并具有耦合到数据锁存器的输出。
40．在具有多个存储单元的串行存储器件中，每个存储单元的内容由多个数据位构成，一种读出目标存储单元的内容的方法，其特征在于包括：
接收目标存储单元的第一地址，第一地址为目标存储单元的部分地址；
对于其地址包含此第一地址的每个存储单元，侦测少于其所有的数据位；
在侦测步骤期间，(ⅰ)接收一个或多个附加的地址位，以产生第二地址，从而减少包含第一地址的存储单元的数目，以及(ⅱ)侦测被减少的每个存储单元的一个或多个附加数据位；以及
读出已被侦测的数据位。
41．如权利要求40所述的方法，其特征在于接收一个或多个附加地址位的步骤是接收目标存储单元的剩余一个或多个地址位的步骤，侦测一个或多个附加数据位的步骤是侦测目标存储单元的剩余一个或多个数据位的步骤。
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