CN1288754C - 半导体装置与其图案设计方法 - Google Patents

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Abstract

本发明的目的在于提高激励器驱动用的半导体装置的加工精度。本发明的半导体装置与其图案设计方法其特征在于构成激励器驱动用的各晶体管，与阴极激励器(11)、阳极激励器(10、12、13、16)以及标记用阳极激励器(14、15)所构成的各个输出比特群的端部相邻接，各自形成模拟图案(3A，3B，3C，3D，3E，3F，3G，3H，3I，3J，3K，3L，3M，3N)。

Description

半导体装置与其图案设计方法
技术领域
本发明涉及半导体装置及其图案设计方法，进而言之，涉及例如具有阳极激励器、阴极激励器等，并将它们集成于一个芯片内的、用来驱动表示显示器的激励器等的图案设计结构及其图案设计方法。
现有技术
下面参照附图对构成上述用来驱动表示显示器的激励器等的半导体装置予以说明。
上述表示显示器，有LCD显示器、LED显示器、有机EL(电发光)显示器、无机EL显示器、PDP(等离子显示器)、FED(场放电显示器)等各种平面板显示器。
下面举例予以说明。例如，对具有阳极激励器、阴极激励器并向有机EL元件提供恒定电流，使有机EL元件发光的，用来驱动有机EL显示器的激励器予以说明。EL元件是自发光元件，所以液晶显示装置具有不需要后照灯、视野范围不受限制等诸多优点，有望应用于新时代的液晶显示装置。特别是，在实现高亮度、高效率、高应答特性以及多样化方面，有机EL元件比无机EL元件优越。
上述用来驱动有机EL显示器的激励器，是由逻辑系的N沟道MOS晶体管、P沟道MOS晶体管，高耐压系的N沟道MOS晶体管、P沟道MOS晶体管，谋求低导通电阻化的高耐压系的N沟道MOS晶体管、P沟道MOS晶体管，以及电平移动用的N沟道MOS晶体管等构成。本文所用的谋求低导通电阻化的高耐压系的MOS晶体管，使用的是D(Double Diffused)MOS晶体管等。上述DMOS晶体管的结构是，在半导体衬底表面所形成的扩散层上，再扩散导电类型不同的杂质，形成新的扩散层。这些扩散层横方向的扩散差，将被用来作为实际的沟道长。短沟道的则成为最适于低通导电阻化的元件。
构成上述用来驱动有机EL显示器的激励器等各种激励器的半导体装置的图案设计，是将输出1比特的图案设计，按所需要的输出数反复配置而构成的。
图13是用来驱动激励器的半导体装置的图案设计平面图，如图所示，以输出1比特的图案设计为单位，按所需要的输出数反复配置。
图13中的1，是相当于1比特的输出区域，按所需要的输出数，反复配置1比特的输出区域1，则构成激励器部。2是在上述输出区域1内所形成的栅电极用布线，与该栅电极用布线2相邻接，形成源区域(S)、漏区域(D)(参照图中圆内的扩大图)。
发明内容
在此，随着多比特化，出现了比特之间的误差问题。即该比特之间的误差是由于栅电极形成图案的疏密差，在光蚀平版印刷与腐蚀时发生微加载效应，由此而产生栅电极精加工的形状及其加工尺寸的失常。
特别是，如上所述，在将具有阳极激励器、阴极激励器等用来驱动有机EL显示器的激励器集成于一个芯片时，因各个激励器部自然地被混载，所以如上所述的栅电极形成图案的疏密的差别变大，在进行光蚀平版印刷与腐蚀时，容易发生微加载效应，从而使栅电极的精加工形状及其加工尺寸的偏差变大，出现显示不佳的情况。
本发明提供了一种由多个输出比特排列而成的半导体装置，其特征在于：与输出比特群的端部相邻接地，形成与构成该输出比特的栅电极用布线形状相同的模拟图案。
于是，本发明半导体装置及其图案设计方法，其特征在于：由多个输出比特排列而成，与输出比特群的端部相邻接地，形成与构成该输出比特的栅电极用布线形状相同的模拟图案。
其特征还在于：该半导体装置构成用来驱动激励器的各晶体管，上述模拟图案分别形成为邻接于构成阴极激励器、阳极激励器、标记用阳极激励器的各输出比特群的端部。
其特征还在于：上述模拟图案形成在配置有多个上述输出比特的区域内的空白空间。
其特征还在于：在与构成上述阴极激励器、阳极激励器、标记用阳极激励器的各输出比特群相邻的区域所形成的模拟图案的输出数，比在与各个输出比特群不相邻的区域所形成的模拟图案的输出数少。
其特征还在于：上述模拟图案的形状与栅电极用布线相同。
附图说明
图1示出本发明某一实施方式下的半导体装置制造方法的断面图。
图2示出本发明某一实施方式下的半导体装置制造方法的断面图。
图3示出本发明某一实施方式下的半导体装置制造方法的断面图。
图4示出本发明某一实施方式下的半导体装置制造方法的断面图。
图5示出本发明某一实施方式下的半导体装置制造方法的断面图。
图6示出本发明某一实施方式下的半导体装置制造方法的断面图。
图7示出本发明某一实施方式下的半导体装置制造方法的断面图。
图8示出本发明某一实施方式下的半导体装置制造方法的断面图。
图9示出本发明某一实施方式下的半导体装置制造方法的断面图。
图10示出本发明某一实施方式下的半导体装置制造方法的断面图。
图11示出本发明某一实施状态下的半导体装置的图案设计平面图。
图12示出本发明某一实施状态下的半导体装置的图案设计平面图。
图13示出现有的半导体装置的图案设计平面图。
实施方式
下面参照图，对有关本发明的半导体装置及图案设计方法的一种实施方式进行说明。在本实施方式下，以用有机EL显示器作为表示显示器为例，对用来驱动有机EL显示器的，由各种MOS晶体管混装而成的激励器的半导体装置进行说明。
上述用来驱动有机EL显示器的激励器，是由图10(a)从左侧开始的逻辑系(例如3V)N沟道型MOS晶体管及P沟道型MOS晶体管、电平移动用(例如30V)N沟道型MOS晶体管、高耐压系(例如30V)N沟道型MOS晶体管，以及图10(b)由左侧开始的谋求低通导电阻化的高耐压系(例如30V)N沟道型MOS晶体管、高耐压系(例如30V)P沟道型MOS晶体管、以及谋求低通导电阻化的高耐压系(例如30V)的P沟道型MOS晶体管所构成。另外，为了便于说明和区别上述高耐压系的MOS晶体管与谋求低通导电阻化的高耐压系的MOS晶体管，在下面的说明中，把谋求低通导电阻化的高耐压系的MOS晶体管称为SLED(Slit channel by counter doping with extended shallowdrain)MOS晶体管。
用来驱动有机EL显示器的，由各种MOS晶体管混载而成的激励器的半导体装置。如图10所示，将具有上述高耐压系的P沟道型MOS晶体管和上述谋求低通导电阻化的高耐压系的P沟道型SLED MOS晶体管所构成的N型阱23，作为段差高部，由其它各种MOS晶体管构成的P型阱22，作为段差低部。换言之，是将微细逻辑系列(例如3V)的N沟道型MOS晶体管及P沟道型MOS晶体管配置在段差低部而构成。
下面对上述半导体装置的制造方法予以说明。
首先，在图1中为了划定构成各种MOS晶体管的区域，采用LOCOS法，在P型半导体衬底(P-sub)21内形成P型阱(PW)22和N型阱(NW)23。即，(省略图示说明)在上述衬底21的N型阱区域的上方形成垫氧化膜和氮化硅膜，并将它们作为掩膜。例如，用约80KeV加速电压、8×1012/cm2的离子注入条件，注入B(硼)离子，形成离子注入层。然后，将上述氮化硅膜作为掩膜，采用LOCOS法场效氧化衬底表面，形成LOCOS膜。这时，在LOCOS膜形成区域的下方，被离子注入了的硼离子扩散到衬底内部，形成P型层。
其次，除去上述垫氧化膜和氮化硅膜之后，将上述LOCOS膜作为掩膜，在衬底表面，以约80KeV的加速电压、9×1012/cm2的离子注入条件，注入P(磷)离子，形成离子注入层。接着，除去上述LOCOS膜之后，将注入到上述衬底的各种杂质离子热扩散形成P型阱和N型阱，如图1所示，在上述衬底21内所形成的P型阱22配置在段差低部，N型阱23配置在段差高部。
如图2所示，为了按各MOS晶体管元件分离，采用LOCOS法，形成500nm左右的元件分离膜24，利用热氧化法，在这个元件分离膜24以外的活性区域上形成厚达80nm左右的高耐压用的栅氧化膜25。
将保护膜作为掩膜，形成第1低浓度N型及P型的源、漏层(以下称LN层26，LP层27)。也就是说，首先在用未图示出的保护膜覆盖了LN层形成区域上以外的区域的状态下，在衬底表层，用约120KeV的加速电压、8×1012/cm2的离子注入条件，注入磷离子，形成LN层26。然后，在用保护膜(PR)覆盖LP层形成区域上以外的区域的状态下，在衬底表层，用约120KeV的加速电压、8.5×1012/cm2的离子注入条件，注入硼离子，形成LP层27。实际上，经过后来的退火工序(例如在1100℃的N2气中，2小时)，上述被离子注入了的各离子种被热扩散，成为LN层26和LP层27。
接着，在图3中，在P沟道型和N沟道型SLEDMOS晶体管形成区域所形成的上述LN层26之间和LP层27之间，将保护膜作为掩膜，分别形成第2低浓度N型及P型的源、漏层(以下称SLN层28及SLP层29)。即，首先在用未图示出的保护膜覆盖了SLN层形成区域上以外的区域的状态下，在衬底表层，用约120KeV的加速电压、1.5×1012/cm2的离子注入条件，注入磷离子，形成与上述LN层26相连接的SLN层28。然后，在用保护膜(PR)覆盖SLP层形成区域上以外的区域的状态下，在衬底表面，例如用约140KeV的加速电压、2.5×1012/cm2的离子注入条件，注入二氟化硼离子(49BF2 +)，形成与上述LP层27相连接的SLP层29。上述LN层26和上述SLN层28或上述LP层27和上述SLP层29的杂质浓度设定为几乎相同或某一方较高。
图4示出，将保护膜作为掩膜，形成高浓度的N型及P型的源、漏层(以下称N+层30，P+层31)，即，首先在用未图示出的保护膜覆盖了N+层形成区域上以外的区域的状态下，在衬底表层，例如用约80KeV的加速电压、2×1015/cm2的离子注入条件，注入磷离子，形成N+层30。然后，用保护膜(PR)覆盖P+层形成区域上以外的区域，在衬底表层，例如用约140KeV的加速电压、2×1015/cm2的离子注入条件，注入二氟化硼离子，形成P+层31。
如图5所示，将具有比形成上述SLN层28和SLP层29用的掩膜开口径(参照图3)还细的开口径的保护膜作为掩膜，在与上述LN层26相连接的SLN层28的中央部以及与上述LP层27相连接的SLP层29的中央部，分别离子注入逆导电型的杂质，由此形成将该SLN层28和SLP层29分断开的P型体层32和N型体层33。即，首先在用未图示出的保护膜覆盖了P型层形成区域上以外的区域的状态下，在衬底表层，例如用约120KeV加速电压、5×1012/cm2的离子注入条件，注入二氟化硼离子，形成P型体层32。然后，在用保护膜覆盖N型层形成区域上以外的区域，在衬底表面，例如用约190KeV的加速电压、5×1012/cm2的离子注入条件，注入磷离子，形成N型体层33。有关上述图3～5所示的离子注入工程的作业工序，是可以适当变化的，在上述P型体层32和N型体层33的表层部构成沟道。
图6示出，在上述通常耐压用的微细化N沟道型和P沟道型MOS晶体管形成区域的衬底(P型阱22)内，形成第2P型阱(SPW)34以及第2N型阱(SNW)35。
即，将在上述通常耐压的N沟道型MOS晶体管形成区域上具有开口的未图示出的保护膜作为掩膜，在上述P型阱22内，例如用约190KeV的加速电压、1.5×1013/cm2的第1离子注入条件，注入硼离子，然后再用约50KeV的加速电压、2.6×1012/cm2的第2离子注入条件，注入相同的硼离子，形成第2P型阱34。将在上述通常耐压用的P沟道型MOS晶体管形成区域上具有开口的保护膜(PR)作为掩膜，在上述P型阱22内，例如用约380KeV的加速电压、1.5×1013/cm2的离子注入条件，注入磷离子，形成第2N型阱35。在没有380KeV的高加速电压发生装置的情况下，也可以采用190KeV的加速电压、1.5×1013/cm2的离子注入条件，注入2价磷离子的双电荷方式。接着，再用约140KeV的加速电压、4.0×1012/cm2的离子注入条件，注入磷离子。
其次，除掉通常耐压用N沟道型及P沟道型MOS晶体管形成区域上和电平移动用N沟道型MOS晶体管形成区域上的上述栅氧化膜25之后，如图7所示，在这个区域上，再重新形成所需厚度的栅氧化膜。
即，首先用热氧化法，全面形成用于电平移动用N沟道型MOS晶体管的、厚度约为14nm(这个阶段约为7nm，在形成后述的通常耐压用栅氧化膜时，膜的厚度变厚)的栅氧化膜36。接着，除掉在通常耐压用的N沟道型及P沟道型MOS晶体管形成区域上所形成的上述电平移动用的N沟道型MOS晶体管的栅氧化膜36之后，在这个区域，用热氧化法形成通常耐压用的、薄的栅氧化膜37(约7nm厚)。
然后，如图8所示，全面形成厚度约为100nm的多晶硅膜，以POCl3作为热扩散源，对该多晶硅膜进行热扩散，并导电化，之后，在这个多晶硅膜上，堆积厚度约为100nm的钨硅化物膜，和厚度约为150nm的SiO2膜，用未图示出的保护膜进行图案设计，形成各个MOS晶体管用的栅电极38A，38B，38C，38D，38E，38F，38G。上述SiO2膜，在图案形成时，起到硬掩膜的作用。
其后，如图9所示，再形成上述通常耐压用N沟道型和P沟道型MOS晶体管用的低浓度源、漏层。
即，首先，将覆盖通常耐压用的N沟道型MOS晶体管用的低浓度源、漏层形成区域上以外的区域的未图示出的保护膜作为掩膜，，用约20KeV的加速电压、6.2×1013/cm2的离子注入条件，注入磷离子，形成低浓度的N-型源、漏层39。再以覆盖在通常耐压用P沟道型MOS晶体管用的低浓度源、漏层形成区域上以外的区域上的保护膜(PR)作为掩膜，用约20KeV的加速电压、2×1013/cm2的离子注入条件，注入二氟化硼离子，形成低浓度的P型源、漏层40。
如图10所示，用LPCVD法形成约250nm厚的TEOS膜41，将上述栅电极38A，38B，38C，38D，38E，38F，38G全面覆盖，将在上述通常耐压用N沟道型和P沟道型MOS晶体管形成区域上具有开口的保护膜(PR)作为掩膜，各向异性腐蚀上述TEOS膜41。这样，如图10所示，在上述栅电极38A，38B的两侧壁部就形成了侧壁衬垫膜41A，用上述保护膜(PR)覆盖的区域上的TEOS膜41仍保留。
将上述栅电极38A、侧壁衬垫膜41A和上述栅电极38B、侧壁衬垫膜41A作为掩膜，形成用于上述通常耐压用的N沟道型和P沟道型MOS晶体管的高浓度源、漏层。
即，将覆盖在用于通常耐压用N沟道型MOS晶体管的高浓度源、漏层形成区域上以外的区域上的未图示出的保护膜作为掩膜，用约100KeV的加速电压、5×1015/cm2的离子注入条件，注入As(砷)离子，形成高浓度的N+型源、漏层42。再以覆盖在用于通常耐压用P沟道型MOS晶体管的高浓度源、漏层形成区域上以外的区域上的未图示出的保护膜作为掩膜，用约40KeV的加速电压、2×1015/cm2的离子注入条件，注入二氟化硼离子，形成高浓度的P+型源、漏层43。
以下，省略了图示说明。在全面形成由TEOS膜及BPSG膜等构成的厚度约600nm的层间绝缘膜之后，再形成与上述各高浓度源、漏层30、31、42、43触点接续的金属布线层。这样就完成了，构成上述用来驱动表示有机EL显示器的激励器的通常耐压用N沟道型MOS晶体管、P沟道型MOS晶体管；电平移动用N沟道型MOS晶体管；高耐压用N沟道型MOS晶体管、P沟道型MOS晶体管；谋求低导通电阻化的高耐压用的N沟道型SLED MOS晶体管、P沟道型SLED MOS晶体管(参照图10)。
在此，本发明的特征在于，以力图提高上述各栅电极38A、38B、38C、38D、38E、38F、38G的精加工形状及尺寸的精确度为目的的半导体装置及其图案设计方法。
以下，利用简化图，对本发明的图案设计结构加以简略说明。并且，凡与现有装置(图13)相同结构部分，均使用同一符号予以说明。
图11(a)中的1，是相当于输出1比特的输出区域，用来驱动表示显示器的各种激励器的半导体装置的图案设计，是将1比特输出区域1，按所需要的输出量，反复配置构成所需要的输出比特群。
2是在上述1比特的输出区域1内，所形成的栅电极用布线，与该栅电极用布线2相邻接，形成源区域S、漏区域D(参照图中圆内的上述输出区域1的放大图)。
3是作为本发明特征的模拟图案，此模拟图案3与反复配置上述1比特的输出区域1的输出比特群的端部相邻接。在该模拟图案3内，形成模拟的栅电极用布线4，其形状与上述1比特输出区域1内所形成的栅电极用布线2相同。在这里，与上述模拟栅电极用布线4相对应的源区域和漏区域尚未形成。
本发明如同用来驱动表示显示器的各种激励器那样，在反复配置1比特输出区域1，形成输出比特群的图案设计时，形成与实际工作电路的设计相同的模拟图案3，并使其与输出比特群端部相邻接。因此，可以抑制因图案形成时的栅电极用布线2的疏密差所引起的光蚀平版印刷以及腐蚀时的微加载效应的发生。从而提高了栅电极用布线2的精加工形状和尺寸的均匀性，降低了输出间的差。
图11(a)所示的栅电极用布线2的形状仅是1例，也可以是例如图11(b)、(c)、(d)所示的各种形状的栅电极用布线2B，2C，2D。S、D示出了源区域和漏区域。
作为一例，已经介绍了，具有与栅电极用布线2所对应的，模拟栅电极用布线4的，本实施方式下的模拟图案3。本发明也可以如此配置模拟图案，即，使其与其它布线和元件分离用场效氧化膜相对应。
图12是本发明适用于用来驱动表示显示器的激励器时的设计图。
上述用来驱动表示显示器的激励器，具有阳极激励器、阴极激励器，供给有机EL元件(有机电发光元件)恒定电流，使有机EL元件发光的用来驱动有机EL显示器的激励器。当这样的阳极激励器、阴极激励器、兼备存储的控制器等，集成于一个芯片上时，因各个激励器部自然地被混载，所以如上所述的栅电极形成图案的疏密的差别变大。在进行光蚀平版印刷与腐蚀时，容易发生微加载效应，从而使栅电极的精加工形状和加工尺寸的偏差变大，出现显示不佳的情况。
本发明是将阳极激励器、阴极激励器、兼备存储的控制器等集成于一个芯片上，从图12左上角开始，分别由32比特阳极激励器区域10(整流子片：SEG)、128比特阴极激励器区域11(公用块：COM)、32比特阳极激励器区域12(SEG)；左下角开始，分别由32比特阳极激励器区域13(SEG)、10比特标记用阳极激励器区域14(标记SEG)、10比特标记用阳极激励器区域15(标记SEG)、32比特阳极激励器区域16(SEG)所配置而成。并且各激励器区域，以输出1比特时所需要的输出区域为单位，按所需要的输出次数反复配置，构成所需要的输出比特群。
将32比特阳极激励器区域10(SEG)的一方端部(靠近图案的终端部)，配置2比特SEG模拟图案3A(两个上述输出区域1)，在另一方端部(靠近图中央)，配置1比特SEG模拟图案3B。并且在128比特阴极激励器区域11(COM)的一端(靠近SEG模拟图案3B)与上述SEG模拟图案3B相邻接处，配置1比特COM模拟图案3C，在另一方的端部，也配置1比特COM模拟图案3D。而在32比特阳极激励器区域12(SEG)的一端(靠近COM模拟图案3D)与SEG模拟图案3D相连接处配置1比特SEG模拟图案3E，在另一端(靠近图案的终端部)配置2比特SEG模拟图案3F。
进而，在32比特阳极激励器区域13(SEG)的一方的端部(靠近图案的终端部)配置2比特SEG模拟图案3G，另一端(图中央)配置1比特SEG模拟图案3H。并且在10比特标记用阳极激励器区域14(标记SEG)的一端(SEG模拟图案3H附近)与上述SEG模拟图案3H相连接处配置1比特标记SEG模拟图案3I，另一端配置2比特标记SEG模拟图案3J。在10比特标记用阳极激励器区域15(标记SEG)的一端(图中央)，配置2比特标记SEG模拟图案3K。另一端(靠近32比特阳极激励器区域16(SEG))，配置1比特标记SEG模拟图案3L。在32比特阳极激励器区域16(SEG)的一端(靠近SEG模拟图案3L)，配置1比特SEG模拟图案3M，另一端(靠近图案的终端部)配置2比特SEG模拟图案3N。
17，18配置在图中央位置，表示存储数据等的存储器。
这时，形成与各输出比特群的端部的各输出比特形状相同的模拟图案时，在本实施方式下，能够提高加工的精度。
例如，适用于本发明的，具有阳极激励器、阴极激励器等用来驱动表示显示器的激励器，当将它们集成于一个芯片时，能够抑制加工精度的波动。所以与现有的分散物品相比，达到了更精密、低廉的效果。
各模拟图案的形成并不一致(以相同的输出数)。在以相邻的形式的输出比特群所存在区域中，配置模拟图案的输出数(例如，本实施方式下为1比特)，比不存在相邻形式的输出比特群的区域，配置的模拟图案输出数(例如，本实施方式下为2比特)要少。
因此，本发明在输出比特群的端部，不存在相邻输出比特群时，例如，配置2比特模拟图案；存在相邻输出比特群时，并且每一个相邻比特群，例如，配置1比特模拟图案(相邻各输出比特群所形成的各自模拟图案合并成2比特大小)，此时，图形面积并非陡然增大，而是被有效利用。并且，也可以在输出比特群端部存在相邻输出群与不存在相邻输出群时，以相同数(例如2比特)配置模拟图案。
不仅只是在输出比特群的端部形成上述模拟图案，在输出比特被多次配置的区域内的未形成图案的空白区域，也可以以填补此区域的形式形成模拟图案。正是如此，本发明在考虑加工图案的疏密关系上，将模拟图案以所需要的比例配置在所需的位置上即可。
在本实施方式下，以有机EL显示器作为表示显示器为例，对其激励器驱动用进行了说明。但本发明并非仅局限于此，也适用于，例如，LCD显示器、LED显示器、无机EL显示器、PDP(等离子显示器)、FED(场发射显示器)等的各种平板显示器的激励器驱动用。也可适用于插入反复回路，基于需要决定比特数的场合。
本发明的效果
本发明，由于在输出比特群的端部形成模拟图案，从而提高了加工精密度。
由于适用具有阳极激励器、阴极激励器的用来驱动表示显示器的激励器，并集成于一个芯片上，从而有希望实现精密化和低成本化。
以相邻的形式，在输出比特群存在的区域中，配置模拟图案时的输出数，比不存在相邻输出比特群的区域内配置模拟图案的输出数少，因此，图形面积不会增大。

Claims (10)

1.一种由多个输出比特排列而成的半导体装置，其特征在于：
与输出比特群的端部相邻接地，形成与构成该输出比特的栅电极用布线形状相同的模拟图案。
2.一种排列多个输出比特而构成所需要的输出比特群的激励器驱动用的半导体装置，其特征在于：
与输出比特群的端部相邻接地，形成与该输出比特形状相同的模拟图案。
3.权利要求1所记载的半导体装置，其特征在于：
上述模拟图案在多个配置上述输出比特的区域内的空白空间形成。
4.权利要求2所记载的半导体装置，其特征在于：
上述模拟图案分别形成为与构成阴极激励器、阳极激励器、标记用阳极激励器的各输出比特群的端部相连接。
5.权利要求4所记载的半导体装置，其特征在于：
在与构成上述阴极激励器、阳极激励器、标记用阳极激励器的各输出比特群相邻的区域所形成的模拟图案的输出数，比与各个输出比特群不相邻区域所形成的模拟图案的输出数少。
6.一种由多个输出比特排列而成的半导体装置的图案设计方法，其特征在于：
与输出比特群的端部相邻接地，形成与构成该输出比特的栅电极用布线形状相同的模拟图案。
7.一种排列多个输出比特而构成所需要的输出比特群的激励器驱动用的半导体装置的图案设计方法，其特征在于：
与输出比特群的端部相邻接地，形成与该输出比特形状相同的模拟图案。
8.权利要求6所记载的半导体装置的图案设计方法，其特征在于：
在多个配置上述输出比特区域内的空白空间形成上述模拟图案。
9.权利要求7所记载的半导体装置的图案设计方法，其特征在于：
与构成阴极激励器、阳极激励器、标记阳极激励器的各输出比特群的端部相连接地，分别形成上述模拟图案。
10.权利要求9所记载的半导体装置的图案设计方法，其特征在于：
配置在与构成上述阴极激励器、阳极激励器、标记用阳极激励器的各输出比特群相邻的区域所形成的模拟图案的输出数，比与各个输出比特群不相邻区域所形成的模拟图案的输出数少。
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