CN1266745C - 衬底处理装置及衬底处理方法 - Google Patents
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- CN1266745C CN1266745C CNB028044940A CN02804494A CN1266745C CN 1266745 C CN1266745 C CN 1266745C CN B028044940 A CNB028044940 A CN B028044940A CN 02804494 A CN02804494 A CN 02804494A CN 1266745 C CN1266745 C CN 1266745C
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- 238000000034 method Methods 0.000 title claims abstract description 36
- 239000000758 substrate Substances 0.000 title claims description 67
- 238000012545 processing Methods 0.000 claims abstract description 172
- 238000011282 treatment Methods 0.000 claims description 133
- 230000032258 transport Effects 0.000 claims description 38
- 239000011248 coating agent Substances 0.000 claims description 24
- 238000000576 coating method Methods 0.000 claims description 24
- 238000012546 transfer Methods 0.000 claims description 14
- 238000005286 illumination Methods 0.000 claims description 13
- 230000005540 biological transmission Effects 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 5
- 238000012986 modification Methods 0.000 claims description 3
- 230000004048 modification Effects 0.000 claims description 3
- -1 wherein Substances 0.000 claims description 3
- 208000034189 Sclerosis Diseases 0.000 claims description 2
- 238000007669 thermal treatment Methods 0.000 claims description 2
- 239000012530 fluid Substances 0.000 claims 1
- 230000008569 process Effects 0.000 abstract description 24
- 239000011229 interlayer Substances 0.000 abstract description 15
- 230000006866 deterioration Effects 0.000 abstract description 2
- 238000004140 cleaning Methods 0.000 abstract 1
- 238000010894 electron beam technology Methods 0.000 abstract 1
- 238000009281 ultraviolet germicidal irradiation Methods 0.000 abstract 1
- 235000012431 wafers Nutrition 0.000 description 101
- 238000001816 cooling Methods 0.000 description 35
- 238000010438 heat treatment Methods 0.000 description 33
- 206010021143 Hypoxia Diseases 0.000 description 20
- 239000012528 membrane Substances 0.000 description 17
- 239000000463 material Substances 0.000 description 15
- 239000002904 solvent Substances 0.000 description 13
- 238000009826 distribution Methods 0.000 description 11
- 208000018875 hypoxemia Diseases 0.000 description 10
- 230000001146 hypoxic effect Effects 0.000 description 10
- 239000010949 copper Substances 0.000 description 9
- 239000010410 layer Substances 0.000 description 8
- 230000007246 mechanism Effects 0.000 description 8
- 239000004065 semiconductor Substances 0.000 description 8
- 239000007789 gas Substances 0.000 description 7
- 238000009413 insulation Methods 0.000 description 7
- 239000001301 oxygen Substances 0.000 description 7
- 229910052760 oxygen Inorganic materials 0.000 description 7
- 230000032683 aging Effects 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 6
- 239000013256 coordination polymer Substances 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 238000001879 gelation Methods 0.000 description 4
- 230000003028 elevating effect Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 235000014347 soups Nutrition 0.000 description 3
- IMNFDUFMRHMDMM-UHFFFAOYSA-N N-Heptane Chemical compound CCCCCCC IMNFDUFMRHMDMM-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 230000001413 cellular effect Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 210000001951 dura mater Anatomy 0.000 description 2
- 239000000499 gel Substances 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- FFUAGWLWBBFQJT-UHFFFAOYSA-N hexamethyldisilazane Chemical compound C[Si](C)(C)N[Si](C)(C)C FFUAGWLWBBFQJT-UHFFFAOYSA-N 0.000 description 2
- 230000008676 import Effects 0.000 description 2
- 229910010272 inorganic material Inorganic materials 0.000 description 2
- 239000011147 inorganic material Substances 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000011368 organic material Substances 0.000 description 2
- 238000012958 reprocessing Methods 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 238000005245 sintering Methods 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 239000007921 spray Substances 0.000 description 2
- 241001466460 Alveolata Species 0.000 description 1
- 229910008807 WSiN Inorganic materials 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000000084 colloidal system Substances 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 238000013036 cure process Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 239000003814 drug Substances 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 239000007888 film coating Substances 0.000 description 1
- 238000009501 film coating Methods 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000011068 loading method Methods 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 description 1
- 239000003960 organic solvent Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000011112 process operation Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000010926 purge Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000011378 shotcrete Substances 0.000 description 1
- 238000003980 solgel method Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 239000011240 wet gel Substances 0.000 description 1
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
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- H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
- H01L21/67161—Apparatus for manufacturing or treating in a plurality of work-stations characterized by the layout of the process chambers
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- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67011—Apparatus for manufacture or treatment
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- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67011—Apparatus for manufacture or treatment
- H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
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- H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
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- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
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Abstract
因为采用了将在常压下形成层间绝缘膜的常压处理区,和在真空或者加压下进行如电子射线或紫外线照射、CVD、或者洗净处理等的真空/加压处理区设置成一体的结构,所以,尤其能够缩短金属镶嵌工序的处理时间,能够减少每个处理能力所占用的面积。同时,由于缩短了处理时间,因此,例如,即使在采用多孔膜作为绝缘膜的情况下,也能够防止因吸收大气中的水分而使膜的质量恶化,从而能够形成质量良好的绝缘膜。
Description
技术领域
本发明属于如半导体器件制造等的技术领域,具体地说,本发明涉及用于在衬底上形成层间绝缘膜等的衬底处理装置及衬底处理方法。
背景技术
在半导体器件的制造工序中,例如,在常压下,利用SOD(Spin onDielectric)系统形成层间绝缘膜。在SOD系统中,利用溶胶-凝胶等方法在晶片上旋涂涂敷膜,进行化学处理或者加热处理等,从而形成层间绝缘膜。
利用溶胶-凝胶方法生成层间绝缘膜时,首先,向半导体晶片(以下简称晶片)上供应在有机溶剂中分散了绝缘膜材料,如胶质的TEOS(四乙基原硅酸盐)的溶液。然后,对供应了此溶液的晶片进行凝胶化处理,接着再进行溶剂的置换、热烘处理。
一方面,近年来,为了追求器件的高速化和高度集成化,通常层叠多层的低介电常数的绝缘膜,形成多层的配线结构,并用金属镶嵌法进行布线。金属镶嵌法是,用蚀刻法在层间绝缘膜上预先生成规定沟槽,然后采用喷射法或者CVD法,在沟槽内部填埋Al和Cu等导电性配线材料,最后利用CMP技术等去除堆积在沟槽外的配线材料,从而生成配线的技术。
然而,在金属镶嵌处理工序中,如果将利用SOD系统进行的绝缘膜涂敷处理、凝胶化处理以及热烘处理等一系列处理所需要的时间与利用CVD方法进行的金属配线处理所需要的处理时间进行比较,则由SOD系统消耗的处理时间明显过长,并且步骤繁多。因此,越来越要求CVD装置等能与SOD系统协调,从而达到高效率化。
此外,从绝缘膜的质量方面来看,也存在如下问题:在金属镶嵌工序中,将已经形成绝缘膜的晶片从该SOD系统取出到放入CVD装置中之前,还需要一段时间,而在这期间绝缘膜的状态会恶化。
特别是近年来,为了力求器件的高速化和低耗能化,有时会使用低介电常数的绝缘膜,例如膜中形成有气泡的多孔膜,但是,如果像上述那样在搬入之前要花费一定时间的话,则因为多孔膜中的气泡会吸收大气中的水分,从而,可能会使膜质量恶化。
发明内容
鉴于上述情况,本发明的目的是:提供一种衬底处理装置及衬底处理方法,该衬底处理装置及衬底处理方法能够缩短在绝缘膜以及配线形成处理中的处理时间,并且,能够使涂敷绝缘膜的质量保持良好状态。
为了实现上述目的,本发明的第一方面包括:
常压处理区,设有多个第一处理单元,所述第一处理单元用于在常压下,在衬底上形成绝缘膜;
第一运送单元,对所述多个第一处理单元进行衬底的运送;
真空/加压处理区,设有多个第二处理单元,所述第二处理单元在真空或者加压条件下对所述已经形成绝缘膜的衬底进行处理;
多个装载锁定室,分别与所述多个第二处理单元连接,能够控制内部压力;
第二运送单元,在所述常压处理区与所述多个装载锁定室之间进行衬底的传递;
运送臂,设置在所述装载锁定室内,将通过所述第二运送单元运送过来的衬底向所述第二处理单元运送;
控制部分,通过控制,使得在所述第一处理单元形成绝缘膜之后,通过所述第二运送单元将衬底运送到所述装载锁定室中,同时,通过所述运送臂向所述第二处理单元运送,并在该第二处理单元进行处理。
根据本发明的一种方式,在上述第一方面的基础上,还包括:
存放盒站,与所述常压处理区相邻而设,配有多个存放衬底的存放盒;
衬底运送体,在所述多个存放盒与常压处理区之间进行衬底的运送。
在本发明中,例如,因为采用了将在常压下形成层间绝缘膜的常压处理区,和在真空或者加压下进行如电子射线或紫外线照射、CVD、或者洗净处理等的真空/加压处理区设置成一体的结构,所以,能够连续进行在常压处理区进行的绝缘膜的形成和在真空/加压处理区进行的电子射线或紫外线的照射等后处理,从而能够缩短处理时间并且能够形成质量良好的绝缘膜。尤其能够缩短金属镶嵌工序中的处理时间,能够减少每个处理能力所占的面积(Footprint)。而且,由于缩短了处理时间,因此,即使在采用多孔膜作为绝缘膜的情况下,也能够防止因吸收大气中的水分而使膜的质量恶化的情况,从而能够形成质量良好的绝缘膜。
根据本发明的一种方式,所述第二处理单元沿水平方向排列,第二运送单元在水平方向进行运送。或者,所述第二处理单元沿垂直方向配置成多层,所述第二运送单元在垂直方向进行运送。这样,第二处理单元无论是沿水平方向排列,还是沿垂直方向排列,都能够向第二处理单元进行衬底的运送。
根据本发明的一种方式,所述常压处理区至少具有向衬底上旋涂处理液的涂敷处理单元和、对衬底进行热处理的热处理单元。所述真空/加压处理区,至少具有使所述绝缘膜硬化的电子射线照射单元和对所述绝缘膜的表面状态进行改性的紫外线照射单元中的一个单元。于是,能够连续进行通过常压处理区的绝缘膜的形成和、通过真空/加压处理区的电子射线或紫外线的照射等后处理,从而,能够缩短处理时间,同时能够形成质量良好的绝缘膜。
根据本发明的一种方式,所述真空/加压处理区还具有CVD装置。这样,例如在金属镶嵌工序中,能够缩短形成层间绝缘膜和形成配线的处理时间,从而能够高效率地进行处理。此外,通过缩短处理时间,能够将绝缘膜质量维持在良好的状态,从而能够形成质量良好的绝缘膜。
另外,由于具有在所述第二处理单元和所述装载锁定室之间运送衬底的运送臂,所以能够将装载锁定室内的衬底运送到第二处理单元中,从而,能够从第一处理单元经过第二运送单元和装载锁定室向第二处理单元连续运送衬底。这种运送臂,例如,最好设置在装载锁定室内。此外,也可以在常压处理区中的至少一个单元上设置多个销,从而在第一运送单元和第二运送单元之间进行衬底的传递。
根据本发明的一种方式,在上述第一方面的基础上,还包括:
存放盒站,与所述常压处理区和所述多个装载锁定室相邻设置,配有多个存放衬底的存放盒,
所述第二运送单元还可以在所述多个存放盒和所述常压处理区之间,以及所述多个存放盒和所述多个装载锁定室之间进行衬底的运送;
在本发明中,用一个存放盒站连结着形成绝缘膜的常压处理区和、例如在真空或加压条件下进行电子射线或紫外线的照射、或CVD处理等的真空/加压处理区,因此,尤其能够缩短金属镶嵌工序中的处理时间,能够减少每个处理能力所占的面积。此外,因为缩短了处理时间,所以,能够将绝缘膜质量维持在良好的状态,从而能够形成质量良好的绝缘膜。
本发明的衬底处理方法具有如下工序:
在常压处理区内,在常压下,在衬底上形成绝缘膜的工序;
向中间传递部分运送衬底的工序,其中,中间传递部分设置在所述常压处理区内,向相邻于常压处理区的真空/加压处理区进行衬底的运送;
从所述中间传递部分向所述真空/加压处理区进行运送的工序;
在所述真空/加压处理区内,在真空下,向衬底照射电子射线的工序。
在本发明中,连续进行在常压下的常压处理区内进行的绝缘膜的形成和、在真空下的真空/加压处理区内进行的电子射线的照射。此外,通过中间传递部分进行从常压处理区向真空/加压处理区的衬底的运送。通过这种在常压及真空条件下的连续的处理,能够缩短处理时间,并且能够形成质量良好的绝缘膜。这里,在常压处理区内配置多个在常压下对衬底进行处理的第一处理单元。同样,在第二处理单元内配置多个在真空下对衬底进行处理的第二处理单元。
此外,本发明,也可以在所述常压处理区内,在常压下对所述已经形成绝缘膜的衬底进行加热处理;或者,也可以在所述真空/加压处理区内,在真空下对所述已经形成绝缘膜的衬底进行加热处理。这样,通过在常压或真空条件下进行加热处理,尤其使得与金属镶嵌工序对应的处理成为可能,从而能够缩短其处理时间,还能够形成质量良好的绝缘膜。
本发明又一方面,具有以下部分:
常压处理区,设有多个第一处理单元,所述第一处理单元在常压下,在衬底上形成绝缘膜;
CVD装置,通过CVD,在衬底上形成其他绝缘膜;
运送单元,在所述常压处理区和CVD装置之间进行衬底的运送;
并具有以下工序:通过所述常压处理区中的所述第一处理单元,在衬底上形成层间绝缘膜的工序;和
通过所述运送单元将所述已经形成绝缘膜的衬底运送到所述CVD装置中,并追加形成其他绝缘膜的工序。
在本发明中,因为采用了通过利用运送单元运送衬底,使得通过常压处理单元进行的绝缘膜的形成和通过CVD装置进行的、其他多层绝缘膜的形成连续进行的结构,所以,尤其能够缩短金属镶嵌工序中的处理时间,还能够减少每个处理能力所占的面积。
附图说明
图1是本发明一个实施方式的绝缘膜处理系统整体结构的平面图。
图2是图1所示的绝缘膜处理系统的主视图。
图3是图1所示的绝缘膜处理系统的后视图。
图4是一个实施方式的装载锁定室的截面图。
图5是一个实施方式的传递单元的分解立体图。
图6是一个实施方式的SOD涂敷处理单元的平面图。
图7是图6所示的SOD涂敷处理单元的截面图。
图8是低氧烘焙(cure)·冷却处理单元的平面图。
图9是图8的低氧烘焙·冷却处理单元的截面图。
图10是绝缘膜处理系统的控制系统框图。
图11是绝缘膜处理系统的一系列处理工序的流程图(其中之一)。
图12是一个实施方式的半导体元件形成工序的截面图(其中第一种)。
图13是一个实施方式的半导体元件形成工序的截面图(其中第二种)。
图14是一个实施方式的半导体元件形成工序的截面图(其中第三种)。
图15是处理工序的另一个实施方式的流程图。
图16是处理工序的再一个实施方式的流程图。
图17是另一个实施方式的绝缘膜处理系统的整体结构平面图。
图18是再一种绝缘膜处理系统的整体结构立体图。
图19是图18中的绝缘膜处理系统的变形例的立体图。
具体实施方式
以下,参照附图对本发明的实施方式进行说明。
图1~图3是本发明一个实施方式的绝缘膜处理系统的整体结构图,其中,图1是平面图,图2是主视图,图3是后视图。
该绝缘膜处理系统1由存放盒站10、常压处理区11、真空/加压处理区12形成一体而构成,其中,所述存放盒站10,用于将作为衬底的半导体晶片W用晶片盒CR以若干片(例如25片)为单位,从外部搬入系统中,或从系统中搬出,或是对晶片盒CR进行晶片W的搬入和搬出;所述常压处理区11,在规定位置上,配置多层单片式的各种处理单元而构成,所述各种处理单元在SOD涂敷工序中,在常压下对晶片W一片一片实施规定处理;所述真空/加压处理区12,由在真空或加压条件下,对晶片W进行规定处理的单片式各种处理单元排列而成。以下,所加的压力高于常压时,称为“加压”。
如图1所示,在存放盒站10中,多个(例如最多至4个)晶片盒CR以单列X方向承载在存放盒承载台20中的凸起20a的位置上,而且其各自的晶片出入口均朝向常压处理区11,使得晶片运送器件21有选择地对每个晶片盒CR进行存取(access),其中,该晶片运送器件21可在存贮盒排列方向(X方向)和存放于晶片盒CR内的晶片的排列方向(Z方向,即垂直方向)上移动。而且晶片运送器件21还可以在θ方向旋转,此外,如后面所述,也可以对属于常压处理区11侧的第三处理装置组G3的多层单元部分的传递·冷却板(TCP)进行存取。
常压处理区11,如图1所示,在中心部分设有垂直运送的垂直运送单元22,而在其周围配有多组、多层的常压处理单元。在本例中,有G1、G2、G3、G4等四组,其中,第一、第二处理装置组G1、G2的多层单元并列设置在系统的正面(图1的前面),第三处理装置组G3的多层单元与存放盒站10相邻配置,第四处理装置组G4的多层单元与真空/加压处理区12相邻配置。
如图2所示,在第一处理装置组G1、第二处理装置组G2中,SOD涂敷处理单元(SCT)和溶剂置换处理单元(DSE)按照自下而上的顺序排成两层,其中,所述SOD涂敷处理单元(SCT)在杯CP内,将晶片W装载在旋转卡盘上并供应绝缘膜材料,同时使之旋转,从而在晶片上涂敷均匀的绝缘膜,所述溶剂置换处理单元(DSE)在杯CP内,将晶片W装载在旋转卡盘上供应HMDS(六甲基二硅胺烷)以及庚烷等用于置换的药液,从而在干燥工序前,将涂敷在晶片上的绝缘膜中的溶剂置换为其他的溶剂。
在第一处理装置组G1中,其SOD涂敷处理单元(SCT)位于上层。当然,根据需要,也可以在第一处理装置组G1的下层,配置SOD涂敷处理单元(SCT)和溶剂置换处理单元(DSE)等。
如图3所示,在第三处理装置组G3中,按由下至上的顺序多层排列着传递·冷却板(TCP)、2个冷却处理单元(CPL)、伸长单元(EXT)、陈化(aging)处理单元(DAC)以及2个低温加热处理单元(LHP)。
在第四处理装置组G4中,多层配置着传送单元(TRS)、2个冷却处理单元(CPL)、陈化处理单元(DAC)、低温加热处理单元(LHP)、低氧烘焙·冷却处理单元(DCC)以及低氧高温加热处理单元(OHP)。
传递·冷却板(TCP),形成以冷却晶片的冷却板为下层、以传递台为上层的双层结构(图中没有表示),从而在存放盒站10和常压处理区11之间进行晶片W的传递。此外,伸长单元(EXT)也同样在存放盒站10和常压处理区11之间进行晶片W的传递。陈化处理单元(DAC)将NH3+H2O输入到可密封的处理室内,腐蚀晶片W,然后将晶片W上的绝缘膜材料湿式凝胶(wet gel)化。冷却处理单元(CPL)具有放置晶片W的冷却板,对晶片进行冷却处理。低温加热处理单元(LHP)具有加热晶片W的热板,从而例如在100℃~200℃的温度下,进行加热处理。低氧高温加热处理单元(OHP)在可密闭的处理室内,具有放置晶片W的热板,该单元一边从热板四周的小孔均匀喷出N2气体,一边通过处理室顶部中央进行排气,从而在低氧气氛中对晶片W进行高温加热处理。而关于传送单元(TRS)则在以后叙述。
参照图3,垂直运送单元22在筒形支撑件49的内侧,安装有在上下方向(Z方向)升降自如的晶片运送装置46。筒形支撑件49连接在图中没有表示的马达旋转轴上,从而在马达的旋转力的带动下以该旋转轴为中心,和晶片运送装置46一起旋转。因此,晶片运送装置46可在θ方向上自由旋转。在晶片运送装置46的运送基座47上例如具有3根销钉组48,这些销钉组48对配置在垂直运送单元22周围的常压处理单元进行存取,从而在这些处理单元之间,进行晶片W的传递。
在真空/加压处理区12的系统后面,配有用于运送晶片W的水平运送单元23,此单元可沿导轨26在Y方向上移动,同时,在马达28的带动下,可在θ方向旋转。
在真空/加压处理区12的正面,在Y方向并列设有CVD装置37、加热处理装置38、电子射线照射单元(EB)39以及紫外线照射单元(UV)40。这些CVD装置37、加热处理装置38、电子射线照射单元(EB)39以及紫外线照射单元(UV)40,可在真空状态下进行各自的处理。
这些CVD装置37、加热处理装置38、电子射线照射单元(EB)39以及紫外线照射单元(UV)40例如与4个各自的装载锁定室31连接,而上述水平运送单元23可对这些装载锁定室31进行存取。
如图4所示,在装载锁定室31的背面和正面分别形成有开口部分32和50,并且在开口部分32和50中设有用于密封其各自内部的闸阀44和45。水平运送单元23的运送臂可以从后面的开口部分32进行存取,而内部的操作臂35可以从正面的开口部分45向CVD装置37、加热处理装置38、电子射线照射单元(EB)39侧进行存取。
装载锁定室31内有升降销41和运送臂35。升降销41可根据升降缸33的驱动在Z方向上下移动,而从水平运送单元23运送过来的晶片W由该上升驱动从内侧支撑。另一方面,运送臂35可根据图中没有表示的移动机构在X方向移动,从而在升降销41下降时,升降销41所支撑的晶片W被传递到运送臂35上。
此外,在装载锁定室31内安装有使室内达到真空或者进行加压使室内压力大于常压的压力控制器42,从而使CVD装置37内、加热处理装置38内、电子射线照射单元(EB)39内以及紫外线照射单元(UV)内的真空状态下的压力分别相等。这样,通过在每个真空/加压处理单元安装装载锁定室31,使得,即使每个真空/加压处理单元内的压力各不相同,也可以容易地对应不同压力进行压力调节。
图5是第四处理装置组G4中的传送单元(TRS)的分解立体图。在该传递单元(TRS)中,支撑晶片W的3根支撑销92可以通过驱动机构(图中没有表示)在X方向移动,同时在Z方向上升降。作为X方向和Z方向的驱动机构,例如可使用通过步进马达的带驱动。此外,在传送单元(TRS)的两侧具有开口部分91,销钉组48和水平运送单元23的运送臂可以从此开口部分91出入。于是,通过支撑销92从销钉组48向水平运送单元23传递晶片W,在常压处理区11和真空/加压处理区12之间运送晶片W。
在本实施方式的绝缘膜处理系统1中,作为真空/加压处理区12的各处理装置37、38、39、40,列举了在真空下进行处理的装置,但是在此基础上,可以在Y方向增设在加压条件下洗净晶片W的洗净装置和使光刻工序中所使用的保护膜在真空下脱落的灰化装置。
图6和图7是上述SOD涂敷处理单元(SCT)的平面图和截面图。在该SOD涂敷处理单元(SCT)的中央部分安装有具有废液管53的环形杯CP,在环形杯CP内侧安装有使衬底保持水平的旋转卡盘52。旋转卡盘52在依靠真空吸附固定晶片W的状态下通过马达54旋转驱动。该旋转马达54可升降移动地配置于底板51上的开口51a上,并通过例如由铝制成的、盖状的法兰盘58与例如由气缸构成的升降驱动装置60和升降导向装置62结合在一起。
在将层间绝缘膜材料喷到晶片W表面上的喷嘴77上,连接有从绝缘膜材料的供给源(图中没有表示)延伸出来的管路83。该喷嘴77通过喷嘴固定部件72可拆卸地安装在喷嘴扫描臂76前端部分。该喷嘴扫描臂76安装在垂直支撑部件75的顶端部分,而该垂直支撑部件75可以沿着铺设在单元底板51上的轨道74在某一方向(Y方向)水平移动,因此,该喷嘴扫描臂76可以通过图中没有表示的Y方向驱动机构,与垂直支撑部件75一起沿Y方向移动。
在杯CP的侧面,设有用于喷嘴77待机的喷嘴待机部分73,在该喷嘴待机部分73中,为了能够喷出不同种类的绝缘膜材料,设置了与其种类相对应的多个喷嘴,从而根据需要来更换喷嘴,进行涂敷处理。
图8是上述的低氧烘焙·冷却处理单元(DCC)的平面图,图9是其截面图。
低氧烘焙·冷却处理单元(DCC)具有加热处理室341和与之相邻接设置的冷却处理室342,而该加热处理室341具有设定温度可以达到200~470℃的热板343。在低氧烘焙·冷却处理单元(DCC)与垂直运送单元22之间,还具有用于在传送晶片W时开启关闭的开口遮板(Gateshutter)344、用于开闭加热处理室341和冷却处理室342之间的开口遮版345、以及在热板343周围包围晶片W并随着第二开口遮板345一起升降的连接遮板346。而且,在热板343中还升降自如地设有3根升降销347,用于放置晶片W进行升降。当然,在热板343和连接遮板346之间也可以设置遮挡幕。
在加热处理室341下方设有用于升降上述升降销347的升降机构348;用于一起升降第二个开口升降板345和连接遮板346的升降机构349;用于升降第一开口遮板344来进行开启关闭的升降机构350。
在加热处理室341内,如后所述那样,从连接遮板346供应作为净化气体的N2气体。同时,排气管351连接在加热处理室341的上部,从而在加热处理室342内形成经过该排气管351进行排气的结构。
该加热处理室341和冷却处理室342通过连通口352而连通,用于放置晶片W进行冷却的冷却板353可以通过移动机构355,沿导向板354在水平方向自由移动。这样,冷却板353能够通过连通口352进入加热处理室341内,从升降销347上取出被加热处理室341内的加热板343加热的晶片W送入冷却处理室342内,并在冷却晶片后,再将晶片W送回升降销347上。
此外,冷却板353的设定温度,例如为15℃~25℃;用于冷却晶片W的合适温度范围,例如为200℃~470℃。
而且,冷却处理室342构成如下结构:即,可经过供给管356向其内部供应N2等惰性气体,同时,可经过排气管357向其外部排气。这样,与加热处理室341一样,使冷却处理室342内部保持低氧浓度(例如50ppm以下)的气氛。
图10是绝缘膜处理系统1的控制系统框图。标号84表示上述晶片运送器件21、垂直运送单元22、水平运送单元23以及装载锁定室31的运送臂35等运送系统,85表示SOD涂敷处理单元(SCT)和溶剂置换处理单元(DSE)等涂敷处理系统单元,86表示热处理系统单元,37表示CVD装置,38表示加热处理装置,39表示电子射线照射单元(EB),40表示紫外线照射单元(UV)。
这些各单元和装置都具有用于分别进行各处理的各自的控制器(图中没有表示),而中央控制装置90集中控制每个控制器。
下面,参照图11所示的流程,对以上说明的绝缘膜处理系统1的一系列处理工序进行说明。
首先,从晶片盒CR经过晶片运送器件21、第三处理装置组G3的伸长单元(EXT)、垂直运送单元22、第四处理装置组G4的传递单元(TRS)、水平运送单元23以及装载锁定室31向CVD装置37运送。然后,如图12A所示,例如形成作为下层配线的Cu膜201(步骤1)。
然后,如图12B所示,在该CVD装置37内,通过CVD形成用于保护Cu膜的绝缘膜202(Cu覆盖层)(步骤2)。作为该Cu覆盖层,例如,形成SiN膜和SiC膜。
于是,经过装载锁定室31、水平运送单元23、传递单元(TRS)以及垂直运送单元22,将晶片W运送到冷却处理室(CPL)内,并在这里进行冷却处理(步骤3)。
接下来,通过垂直运送单元22将晶片W运送到SOD涂敷处理单元(SCT)中,并在该SOD涂敷处理单元(SCT)中,在常压下,通过旋涂方式在晶片W上涂敷厚度例如为200nm~500nm左右、最好为300nm左右的有机材料绝缘膜(步骤4)。由此,如图12C所示,在晶片W上形成有机绝缘膜203。这里,作为有机绝缘膜材料使用SILK。
接下来,通过垂直运送单元22将晶片W运送到低温加热处理单元(LHP)中。在这里,例如在150℃左右下对晶片W进行将近60秒的低温加热处理(步骤5)。
接下来,通过垂直运送单元22将晶片W运送到低氧高温处理单元(OHP)中,从而在低氧气氛中,例如在200℃~350℃左右温度下对晶片W进行将近60秒的高温加热处理(步骤6)。
接下来,通过垂直运送单元22将晶片W运送到低氧烘焙·冷却处理单元(DCC)中,从而在低氧气氛中,在450℃左右下对晶片W进行将近60秒的高温加热处理,然后在23℃左右下进行冷却处理(步骤7)。
接下来,通过垂直运送单元22将晶片W运送到冷却处理单元(CPL)中,从而晶片W被冷却处理到23℃左右(步骤8)。
接下来,通过垂直运送单元22将晶片W运送到SOD涂敷处理单元(SCT)中,并被涂敷厚度例如为300nm~1100nm左右、最好为700nm左右的无机材料绝缘膜(步骤9)。于是,如图12D所示,在有机绝缘膜203上形成无机绝缘膜204。这里,作为无机绝缘膜材料使用纳米玻璃(Nanoglass)。
接下来,通过垂直运送单元22将晶片W运送到陈化处理单元(DAC)中,并向处理室内导入(NH3+H2O)气体,对晶片W上的无机绝缘膜材料进行凝胶化处理(步骤10)。
接下来,通过垂直运送单元22将晶片W运送到溶剂置换处理单元(DSE)中,向晶片W供应用于置换的药液,进行用其他溶剂置换涂敷在晶片上的绝缘膜中的溶剂的处理(步骤11)。
接下来,对晶片W,在低温加热处理单元(LHP)进行低温加热处理(步骤12),在低氧气氛的低氧高温加热处理单元(OHP)进行高温加热处理(步骤13),在低氧气氛的低氧烘焙·冷却处理单元(DDC)进行高温加热处理,然后在23℃左右下进行冷却处理(步骤14),在冷却单元(COL)对晶片W进行冷却处理(步骤15)。
接下来,通过垂直运送单元22将晶片W运送到SOD涂敷处理单元(SCT)中,并通过旋涂方式在晶片W上涂敷厚度例如为200nm~500nm左右、最好为300nm左右的有机材料绝缘膜(步骤16)。于是,如图12E所示,在无机绝缘膜204上形成有机绝缘膜205。这里,作为有机绝缘膜材料使用SILK。
接下来,对晶片W,在低温加热处理单元(LHP)进行低温加热处理(步骤17),在低氧气氛中的低氧高温加热处理单元(OHP)进行高温加热处理(步骤18),在低氧气氛中的低氧烘焙·冷却处理单元(DDC)进行高温加热处理,然后在23℃左右下进行冷却处理(步骤19),在冷却处理单元(COL)进行冷却处理(步骤20)。
接下来,通过垂直运送单元22将晶片W运送到SOD涂敷处理单元(SCT)中,并在晶片W上涂敷厚度例如为300nm~1100nm左右、最好为700nm左右的无机材料绝缘膜(步骤21)。于是,如图13A所示,在有机绝缘膜205上形成无机绝缘膜206,在晶片W上的下层配线201上形成有机绝缘膜和无机绝缘膜叠加的层间绝缘膜。这里,作为无机绝缘膜材料使用纳米玻璃。
接下来,通过垂直运送单元22将晶片W运送到陈化处理单元(DAC)中,并向处理室内导入(NH3+H2O)气体,对晶片W上的无机绝缘膜材料进行凝胶化处理(步骤22)。
接下来,通过垂直运送单元22将晶片W运送到用于置换的药液涂敷处理单元(SCT)中,并向晶片W供应用于置换的药液,进行用其它溶剂置换涂敷在晶片上的绝缘膜中的溶剂的处理(步骤23)。
接下来,对晶片W,在低温加热处理单元(LHP)进行低温加热处理(步骤24),在低氧气氛中的低氧高温加热处理单元(OHP)进行高温加热处理(步骤25),在低氧气氛中的低氧烘焙·冷却处理单元(DDC)进行高温加热处理,然后在23℃左右下进行冷却处理(步骤26),在冷却单元(COL)进行冷却处理(步骤27)。
接下来,通过传递单元(TRS)、水平运送单元23以及装载锁定室31将晶片W运送到CVD装置37,如图13B所示,形成作为后工序中的CMP的保护膜的硬膜207(步骤28)。
接下来,通过装载锁定室31、水平运送单元23、传递单元(TRS)、垂直运送单元22、伸长单元(EXT)以及晶片运送器件21,将晶片运送到存放盒站10的晶片盒CR中。然后在图中没有表示的其他装置中,例如通过光刻工序在规定模板上显影。
接下来,将晶片W运送到图中没有表示的蚀刻装置中。然后,如图13C所示,将抗蚀图案(Resist pattern)作为保护罩通过干燥蚀刻,蚀刻硬膜207、无机绝缘膜206以及有机绝缘膜205(步骤29)。于是,能够形成相当于配线的凹部分210。这里,例如使用CF4气体进行蚀刻处理。
当然,在蚀刻处理后,如上所述,例如也可以将灰化装置等设置在真空/加压处理区12内,来剥落抗蚀图案。
然后,晶片W再次经过光刻工序,从而如图13D所示,蚀刻无机绝缘膜204和有机绝缘膜203(步骤30)。于是,能够形成相当于接头的凹部分211。这里,例如使用CF4气体进行蚀刻处理。
接下来,如图13E所示,剥掉保护膜的晶片W经过装载锁定室31及水平运送单元,利用CVD装置37,在相当于配线的凹部分210以及相当于接头的凹部分211的内部侧壁上,形成氮化钛(TiN)侧壁保护膜208,以防止铜扩散(步骤31)。作为侧壁保护膜,除了TiN之外,还可以采用Ti、TiW、Ta、TaN、WSiN等。
接下来,如图14A所示,例如利用电镀,在相当于配线的凹部分210以及相当于接头的凹部分211的内部,埋入铜材料209。然后用图中没有表示的CMP装置研磨表面部分的铜,从而只留下沟槽内的铜,作为配线209a和接头209b。于是,形成半导体元件200。
如以上说明,根据本实施方式,对于在常压下形成层间绝缘膜的常压处理区11,由于将在真空或者加压状态下进行CVD或者清洗处理等的真空/加压处理区12设计成一体化结构,因此,尤其是在金属镶嵌工序中,可以缩短处理时间,并能够减少所占面积。
而且,因为缩短了从在常压处理区形成层间绝缘膜后到在真空/加压处理区12进行处理的时间,所以,能够保证所形成绝缘膜的良好状态。尤其是,当绝缘膜为多孔膜材质时,可以防止由于处理时间的延迟而造成的对相邻绝缘膜的吸收作用。
而且,对应各种器件的处理步骤,可以在垂直方向增设常压处理区11中的各处理单元,同样,也可以在水平方向增设真空/加压处理区12中的各处理单元。
图15是另一种实施方式的流程图。在该实施方式中,到步骤27与图11所示的流程一样,在形成各层间绝缘膜203~206之后,在电子射线单元(EB)39中进行电子射线照射(步骤28-1)。这样,例如可以使绝缘膜成多孔状,来使膜的介电常数变低。或者,为预防图案的损坏,例如可以通过使膜质变硬来改善膜质。
此外,形成各层间绝缘膜203~206后,在紫外线照射单元(UV)40中进行紫外线照射处理(步骤28-2)。这样可以使膜的质量得到改性,从而能够提高绝缘膜表面的粘合性。
当然,也可以同时进行电子射线照射和紫外线照射,此时,可以先进行这两种处理中的任一种。
当然,在完成电子射线照射或者紫外线照射后,与图11所示的流程一样进行处理(步骤29~~步骤33)。
图16是再一种实施方式的流程图。在此实施方式中,到步骤27与图11所示的流程一样,在形成各层间绝缘膜203~206之后,在电子射线单元(EB)39中进行电子射线照射(步骤28-1)。这样,例如可以使绝缘膜成多孔状,来使膜的介电常数变低。然后,在加热处理装置38中,在真空下进行加热处理(步骤29-1)。因为通过这样在真空下进行加热处理,就可以在低氧气氛中进行加热,所以,即使在400℃以上进行加热,也不会使衬底氧化。并通过该加热处理进行绝缘膜最后的烧结固化(硬化处理)。在本实施方式中,通过将电子射线单元(EB)39和加热处理装置38配置在与同一加压处理区12相邻接的位置上,能够对在常压处理区11中形成的绝缘膜连续进行电子射线照射和加热处理,因此,能够缩短处理时间的同时,还能够形成质量良好的绝缘膜。
同时,改变这种在真空下的加热处理和电子射线照射的顺序,按照步骤28-2及步骤29-2表示的顺序进行处理也是可行的。此时,利用电子射线照射进行膜的多孔化和最后的烧结固化。因为利用这种流程也能够连续进行加热处理和电子射线照射,所以,能够缩短处理时间的同时,还能够形成质量良好的绝缘膜。此外,为了使电子射线照射和加热处理同时进行,也可以在电子射线处理单元(EB)39内设置具有能够对处理晶片W进行加热处理的加热器功能的感受器。
本发明并不局限于上述实施方式,可以进行各种变形,例如,如图17所示的绝缘膜处理系统那样,也可以经存放盒站10将上述实施方式中的常压处理区11和真空/加压处理区12设计成一体。
这种结构也有利于缩短从常压处理区11形成绝缘膜之后到在真空/加压处理区12进行处理的时间,从而能够保证优良的膜的质量。
此外,也可以例如在常压处理区11或者真空/加压处理区12上组合检测膜厚或膜的质量的检测装置。
此外,对于常压处理区11的SOD涂敷处理单元(SCT)和溶剂置换处理单元(DSE),可以不必如图2所示那样设置成上下两层,而是也可以在水平上并列设置。
图18是绝缘膜处理系统的再一种实施方式的整体结构立体图。本实施方式和上述实施方式一样,在常压处理区11上连接着真空/加压处理区12。常压处理区11内的各单元的配置例如可以与图1中的配置一样。在本实施方式的不同点在于,两层重叠放置了真空/加压处理区12的处理单元及装载锁定室31。例如,在CVD装置37上配有电子射线照射单元(EB)39,而在加热处理装置38(图中没有表示)上则配有紫外线照射装置(UV)40。在这些CVD装置37、加热处理装置38、电子射线照射单元(EB)39、紫外线照射单元(UV)40中都分别连接着装载锁定室31,并可以通过各自的开口部分50运送晶片。此外,装载锁定室31与运送室85相连接,运送室中的运送单元23被设计成可以在X方向、Y方向及Z方向上移动。运送室85和装载锁定室31可以通过装载锁定室31的开口部分32运送晶片。根据这种系统,也可以按照图11、图15或图16所示的流程来高效形成金属镶嵌工序中的绝缘膜。
图19是又一种实施方式的绝缘膜处理系统的示意性立体图。在此系统中,也在常压处理区11连接着真空/加压处理区12。在该实施方式中,通过将图18中的真空/加压处理区12旋转90°,从而在常压处理区11上经过运送室85分两层垂直重叠了装载锁定室31和电子射线照射单元(EB)39等处理单元。该实施方式下的常压处理区11内的各单元的配置,也可以设成与图1所示的相同。此时,常压处理区11和真空/加压处理区12之间的晶片的运送,也可以与上述一样,通过常压处理区11内的传递单元(TRS)中的支撑销92进行。即,可以如图5所示的那样运送晶片。
在以上图18和图19所示的实施方式中,因为以多层多列的形式配置了各真空/加压处理单元以及装载锁定室31,所以,与平面配置的结构相比,大大增加了所占面积。
工业实用性:如以上说明,根据本发明,能够缩短绝缘膜以及配线形成的处理时间,同时,还能够将涂敷绝缘膜的质量保持在良好的状态。
Claims (13)
1.一种衬底处理装置,其特征在于,具有:
常压处理区,设有多个第一处理单元,所述第一处理单元在常压下,在衬底上形成绝缘膜;
第一运送单元,对所述多个第一处理单元进行衬底的运送;
真空/加压处理区,设有多个第二处理单元,所述第二处理单元在真空或者加压条件下对所述已经形成绝缘膜的衬底进行处理;
多个装载锁定室,分别与所述多个第二处理单元连接,能够控制内部压力;
第二运送单元,在所述常压处理区与所述多个装载锁定室之间进行衬底的传递;
运送臂,设置在所述装载锁定室内,将通过所述第二运送单元运送过来的衬底向所述第二处理单元运送;以及
控制部分,通过控制,使得在所述第一处理单元形成绝缘膜之后,通过所述第二运送单元将衬底运送到所述装载锁定室中,同时,通过所述运送臂向所述第二处理单元运送,并在该第二处理单元进行处理。
2.如权利要求1所述的衬底处理装置,其特征在于,还具有:
存放盒站,与所述常压处理区相邻而设,配有多个存放衬底的存放盒;和
衬底运送体,在所述多个存放盒与常压处理区之间进行衬底的运送。
3.如权利要求1所述的衬底处理装置,其特征在于,还具有:
存放盒站,与所述常压处理区和所述多个装载锁定室相邻设置,配有多个存放衬底的存放盒;
所述第二运送单元也可以在所述多个存放盒和所述常压处理区之间,以及所述多个存放盒和所述多个装载锁定室之间进行衬底的运送。
4.如权利要求1所述的衬底处理装置,其特征在于,
所述第二处理单元沿水平方向排列,第二运送单元进行水平方向上的运送。
5.如权利要求1所述的衬底处理装置,其特征在于,
所述第二处理单元沿垂直方向多层配置,所述第二运送单元进行垂直方向上的运送。
6.如权利要求1至3中任一项所述的衬底处理装置,其特征在于,
所述常压处理区至少具有:
涂敷处理单元,在衬底上旋转涂敷处理液;
热处理单元,对衬底进行热处理。
7.如权利要求1至3中任一项所述的衬底处理装置,其特征在于,
所述真空/加压处理区至少具有使所述绝缘膜硬化的电子射线照射单元和对所述绝缘膜的表面状态进行改性的紫外线照射单元中的一个单元。
8.如权利要求7所述的衬底处理装置,其特征在于,
所述真空/加压处理区还具有CVD装置。
9.如权利要求1所述的衬底处理装置,其特征在于,
还具有多个销,至少设在所述常压处理区中的一个单元上,用于在所述第一运送单元和所述第二运送单元之间进行衬底的传递。
10.如权利要求9所述的衬底处理装置,其特征在于,
具有使所述多个销在水平方向移动的装置。
11.一种衬底处理方法,其特征在于,具有:
在常压处理区内,在常压下,在使衬底上形成绝缘膜的工序;
向中间传递部分运送衬底的工序,其中,中间传递部分设置在所述常压处理区内,向相邻于常压处理区的真空/加压处理区进行衬底的运送;
从所述中间传递部分向所述真空/加压处理区进行运送的工序;
在所述真空/加压处理区内,在真空下向衬底照射电子射线的工序。
12.如权利要求11所述的衬底处理方法,其特征在于,
还具有在所述常压处理区内,在常压下对所述已经形成绝缘膜的衬底进行加热处理的工序。
13.如权利要求11所述的衬底处理方法,其特征在于,
还具有在所述真空/加压处理区内,在真空下对所述已经形成绝缘膜的衬底进行加热处理的工序。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP191978/2001 | 2001-06-25 | ||
JP2001191978 | 2001-06-25 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN1491431A CN1491431A (zh) | 2004-04-21 |
CN1266745C true CN1266745C (zh) | 2006-07-26 |
Family
ID=19030501
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CNB028044940A Expired - Fee Related CN1266745C (zh) | 2001-06-25 | 2002-06-24 | 衬底处理装置及衬底处理方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US20040115956A1 (zh) |
JP (1) | JPWO2003001579A1 (zh) |
KR (1) | KR100499545B1 (zh) |
CN (1) | CN1266745C (zh) |
TW (1) | TW588403B (zh) |
WO (1) | WO2003001579A1 (zh) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
AU2004265189B2 (en) | 2003-08-15 | 2010-03-04 | Banyu Pharmaceutical Co., Ltd. | Imidazopyridine derivatives |
US7611996B2 (en) * | 2004-03-31 | 2009-11-03 | Applied Materials, Inc. | Multi-stage curing of low K nano-porous films |
JP4381909B2 (ja) * | 2004-07-06 | 2009-12-09 | 大日本スクリーン製造株式会社 | 基板処理装置および基板処理方法 |
US7918940B2 (en) | 2005-02-07 | 2011-04-05 | Semes Co., Ltd. | Apparatus for processing substrate |
CN101208770B (zh) * | 2005-06-22 | 2010-10-27 | 艾克塞利斯技术公司 | 用于处理介电材料的设备和方法 |
US20080242118A1 (en) * | 2007-03-29 | 2008-10-02 | International Business Machines Corporation | Methods for forming dense dielectric layer over porous dielectrics |
JP4840872B2 (ja) * | 2007-03-29 | 2011-12-21 | 東京エレクトロン株式会社 | 基板処理装置及びその大気搬送ユニット |
WO2012026823A1 (en) * | 2010-08-23 | 2012-03-01 | Norsk Hydro Asa | Brazing pre-flux coating |
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US9012912B2 (en) * | 2013-03-13 | 2015-04-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Wafers, panels, semiconductor devices, and glass treatment methods |
TWI837391B (zh) | 2019-06-26 | 2024-04-01 | 美商蘭姆研究公司 | 利用鹵化物化學品的光阻顯影 |
WO2022010809A1 (en) * | 2020-07-07 | 2022-01-13 | Lam Research Corporation | Integrated dry processes for patterning radiation photoresist patterning |
Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US119678A (en) * | 1871-10-03 | Improvement in saws for sawing fret-holes in fan-sticks | ||
JPH0666295B2 (ja) * | 1983-06-29 | 1994-08-24 | 東京応化工業株式会社 | 多段プラズマ処理装置 |
EP0166319B1 (en) * | 1984-06-14 | 1993-03-17 | Sumitomo Electric Industries Limited | Process for producing an insulated twisted electric wire |
JPH0734426B2 (ja) * | 1986-06-25 | 1995-04-12 | 日本電気株式会社 | レジスト材の塗布現像装置 |
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JPH0936195A (ja) * | 1995-07-14 | 1997-02-07 | Dainippon Screen Mfg Co Ltd | 基板処理装置 |
JP3510727B2 (ja) * | 1995-12-01 | 2004-03-29 | 大日本スクリーン製造株式会社 | 基板処理装置 |
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TW504941B (en) * | 1999-07-23 | 2002-10-01 | Semiconductor Energy Lab | Method of fabricating an EL display device, and apparatus for forming a thin film |
KR100701718B1 (ko) * | 1999-09-14 | 2007-03-29 | 동경 엘렉트론 주식회사 | 기판처리방법 |
JP3623134B2 (ja) * | 1999-09-14 | 2005-02-23 | 東京エレクトロン株式会社 | 基板処理装置 |
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US6977014B1 (en) * | 2000-06-02 | 2005-12-20 | Novellus Systems, Inc. | Architecture for high throughput semiconductor processing applications |
-
2002
- 2002-06-21 TW TW091113666A patent/TW588403B/zh not_active IP Right Cessation
- 2002-06-24 WO PCT/JP2002/006297 patent/WO2003001579A1/ja active IP Right Grant
- 2002-06-24 US US10/473,161 patent/US20040115956A1/en not_active Abandoned
- 2002-06-24 KR KR10-2003-7002664A patent/KR100499545B1/ko not_active IP Right Cessation
- 2002-06-24 JP JP2003507876A patent/JPWO2003001579A1/ja active Pending
- 2002-06-24 CN CNB028044940A patent/CN1266745C/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20040115956A1 (en) | 2004-06-17 |
WO2003001579A1 (fr) | 2003-01-03 |
JPWO2003001579A1 (ja) | 2004-10-14 |
KR100499545B1 (ko) | 2005-07-05 |
KR20030038712A (ko) | 2003-05-16 |
TW588403B (en) | 2004-05-21 |
CN1491431A (zh) | 2004-04-21 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
C17 | Cessation of patent right | ||
CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20060726 Termination date: 20110624 |