KR100499545B1 - 기판 처리 장치 및 기판 처리 방법 - Google Patents

기판 처리 장치 및 기판 처리 방법 Download PDF

Info

Publication number
KR100499545B1
KR100499545B1 KR10-2003-7002664A KR20037002664A KR100499545B1 KR 100499545 B1 KR100499545 B1 KR 100499545B1 KR 20037002664 A KR20037002664 A KR 20037002664A KR 100499545 B1 KR100499545 B1 KR 100499545B1
Authority
KR
South Korea
Prior art keywords
substrate
processing
processing unit
insulating film
unit group
Prior art date
Application number
KR10-2003-7002664A
Other languages
English (en)
Other versions
KR20030038712A (ko
Inventor
이시다히로시
Original Assignee
동경 엘렉트론 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동경 엘렉트론 주식회사 filed Critical 동경 엘렉트론 주식회사
Publication of KR20030038712A publication Critical patent/KR20030038712A/ko
Application granted granted Critical
Publication of KR100499545B1 publication Critical patent/KR100499545B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67155Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67161Apparatus for manufacturing or treating in a plurality of work-stations characterized by the layout of the process chambers
    • H01L21/67173Apparatus for manufacturing or treating in a plurality of work-stations characterized by the layout of the process chambers in-line arrangement
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67155Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67161Apparatus for manufacturing or treating in a plurality of work-stations characterized by the layout of the process chambers
    • H01L21/67178Apparatus for manufacturing or treating in a plurality of work-stations characterized by the layout of the process chambers vertical arrangement
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67155Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67184Apparatus for manufacturing or treating in a plurality of work-stations characterized by the presence of more than one transfer chamber
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67155Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67207Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process
    • H01L21/67213Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process comprising at least one ion or electron beam chamber
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76825Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by exposing the layer to particle radiation, e.g. ion implantation, irradiation with UV light or electrons etc.
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832Multiple layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76835Combinations of two or more different dielectric layers having a low dielectric constant

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)

Abstract

상압 하에서 층간 절연막 형성하는 제 1 처리 유닛군에 대해, 진공 하에서 또는 가압 하에서, 예컨대 전자선이나 자외선의 조사, CVD, 혹은 세정 처리 등을 행하는 제 2 처리 유닛군을 일체적으로 마련하는 구성으로 하였기 때문에, 특히 대머신 공정에 있어서 처리 시간을 단축할 수 있고, 처리 능력 당의 풋프린트(footprint)를 감소시킬 수 있다. 또한, 이와 같이 처리 시간을 단축시킴으로써, 예컨대, 절연막으로서 포러스막을 사용한 경우에도, 대기 중의 수분을 흡수하여 막질이 악화하게 되는 것을 방지하여, 양질의 절연막을 형성할 수 있다.

Description

기판 처리 장치 및 기판 처리 방법{SUBSTRATE TREATING DEVICE AND SUBSTRATE TREATING METHOD}
본 발명은, 예컨대 반도체 디바이스 제조 등의 기술 분야에 속하는 것으로, 특히, 기판 상에 층간 절연막을 형성하기 위한 기판 처리 장치 및 기판 처리 방법에 관한 것이다.
반도체 디바이스의 제조 공정에 있어서는, 예를 들면, SOD(Spin on Dielectric) 시스템에 의해 상압 하에서 층간 절연막을 형성하고 있다. 이 SOD 시스템에서는, 졸-겔 방법 등에 의해, 웨이퍼 상에 도포막을 스핀 코트하여, 화학적 처리 또는 가열 처리 등을 실시하여 층간 절연막을 형성하고 있다.
졸-겔 방법에 의해 층간 절연막을 형성하는 경우에는, 우선 반도체 웨이퍼(이하, 「웨이퍼」라고 부름.)상에 절연막 재료, 예컨대 TEOS(테트라에톡시실란)의 콜로이드를 유기 용매에 분산시킨 용액을 공급한다. 다음에, 용액이 공급된 웨이퍼를 겔화 처리하고, 이어서 용매의 치환을 행하여, 베이킹 처리 등을 행한다.
한편, 최근에는, 디바이스의 고속화 및 고집적화를 도모하기 위해서, 저 유전율의 절연막을 다층으로 적층하여 배선 구조를 다층으로 하고, 대머신법에 의해 배선 형성을 행하고 있다. 대머신법은, 층간 절연막에 에칭 등에 의해 소정의 그루브를 미리 형성하고, 스퍼터법이나 CVD법에 의해 그루브 내부에 Al이나 Cu 등의 도전성의 배선 재료를 매립하며, CMP 기술 등에 의해 그루브 외부에 퇴적한 배선 재료를 제거하는 것에 의해 배선을 형성하는 기술이다.
그러나, 대머신 공정에 있어서는, SOD 시스템에 의한 절연막 도포 처리, 겔화 처리, 혹은 베이킹 처리 등의 일련의 처리에 요하는 시간과, CVD 등의 금속 배선 형성에 요하는 처리 시간을 비교하면, 압도적으로 SOD 시스템에 의한 처리 시간 쪽이 길고 또한 프로세스 수도 많다. 따라서, 고효율화를 위해, SOD 시스템에 대해 CVD 장치 등을 인라인(in-line)화하는 요청이 높아지고 있다.
또한, 절연막질의 관점으로부터도, 대머신 공정에 있어서, 해당 SOD 시스템으로부터 절연막이 형성된 웨이퍼가 반출된 후, CVD 장치에 반입할 때까지 시간이 필요하고, 이 동안에 절연막의 상태가 악화한다고 하는 문제가 있다.
특히, 최근에는 디바이스의 고속화 및 저소비 전력화를 도모하기 위해, 저 유전율의 절연막, 예컨대 막 중에 기포가 형성된 포러스(porous)막을 사용하는 경우가 있지만, 상술한 바와 같이 반입까지 시간이 걸리면, 포러스막 중의 기포에 의해 대기 중의 수분을 흡수하게 되어, 막질이 악화할 우려가 있다.
발명의 개시
이상과 같은 사정을 감안하여, 본 발명의 목적은, 절연막 및 배선 형성 처리에 있어서의 처리 시간의 단축, 또한 도포 절연막질 상태의 양호 유지를 달성할 수 있는 기판 처리 장치 및 기판 처리 방법을 제공하는 것에 있다.
상기 목적을 달성하기 위해, 본 발명의 제 1 관점은, 상압 하에서 기판 상에 절연막을 형성하기 위한 복수의 제 1 처리 유닛이 배치된 제 1 처리 유닛군과, 상기 복수의 제 1 처리 유닛에 대해 기판의 반송을 행하는 제 1 반송 유닛과, 상기 절연막이 형성된 기판에 대해 진공 하에서 또는 가압 하에서 처리를 행하는 복수의 제 2 처리 유닛이 배치된 제 2 처리 유닛군과, 상기 복수의 제 2 처리 유닛에 각각 접속하여 마련되고, 내부의 압력 제어가 가능한 복수의 로드 록실과, 상기 제 1 처리 유닛군과 상기 복수의 로드 록실과의 사이에서 기판의 반송을 행하는 제 2 반송 유닛을 구비한다.
본 발명에서는, 예컨대, 상압 하에서 층간 절연막을 형성하는 제 1 처리 유닛군에 대해, 진공 하에서 또는 가압 하에서, 예컨대 전자선이나 자외선의 조사, CVD, 혹은 세정 처리 등을 행하는 제 2 처리 유닛군을 일체적으로 마련하는 구성으로 하였기 때문에, 특히 대머신 공정에 있어서 처리 시간을 단축할 수 있고, 처리 능력 당의 풋프린트(footprint)를 감소시킬 수 있다. 또한, 이와 같이 처리 시간을 단축시킴으로써, 예컨대 절연막으로서 포러스막을 사용한 경우에도, 대기 중의 수분을 흡수하여 막질이 악화하게 되는 것을 방지하여, 양질의 절연막을 형성할 수 있다.
본 발명의 한 형태에 의하면, 상기 제 2 처리 유닛은 수평 방향으로 배열되고, 제 2 반송 유닛은 수평 방향의 반송을 행한다. 또한, 혹은 상기 제 2 처리 유닛은 수직 방향으로 다단으로 배치되고, 상기 제 2 반송 유닛은 수직 방향의 반송을 행한다. 이에 따라, 제 2 처리 유닛을 수평 방향으로 배열하더라도, 수직 방향으로 배열하더라도 제 2 처리 유닛으로 기판을 반송할 수 있다.
본 발명의 한 형태에 의하면, 상기 제 1 처리 유닛군은, 적어도, 기판 상에 처리액을 회전 도포하는 도포 처리 유닛과, 기판에 대해 열적 처리를 실시하는 열 처리 유닛을 구비한다. 상기 제 2 처리 유닛군은, 상기 절연막을 경화시키는 전자선 조사 유닛 및 상기 절연막의 표면 상태를 개질시키는 자외선 조사 유닛 중 적어도 한쪽을 구비한다. 이에 따라, 제 1 처리 유닛군에 의한 절연막의 형성과, 제 2 처리 유닛군에 의한 전자선이나 자외선의 조사 등의 후처리를 연속하여 행할 수 있기 때문에, 처리 시간을 단축할 수 있고 양질의 절연막의 형성을 할 수 있다.
본 발명의 한 형태에 의하면, 상기 제 2 처리 유닛군은, CVD 장치를 더 구비한다. 이에 따라, 예컨대, 대머신 공정에 있어서 층간 절연막 형성 및 배선 형성의 처리 시간을 단축할 수 있어, 효율적으로 처리를 행할 수 있다. 또한, 이와 같이 처리 시간을 단축시킴으로써, 절연막질의 상태를 양호하게 유지할 수 있기 때문에, 양질의 절연막을 형성할 수 있다.
본 발명의 한 형태에 의하면, 상기 제 2 처리 유닛과 상기 로드 록실과의 사이에서 기판을 반송하는 반송 암을 더 구비한다. 이에 따라, 로드 록실내에 있는 기판을 제 2 처리 유닛으로 반송할 수 있기 때문에, 제 1 처리 유닛로부터 제 2 반송 유닛 및 로드 록실을 거쳐 제 2 처리 유닛으로 기판을 연속적으로 반송할 수 있다. 이러한 반송 암은, 예컨대 로드 록실 내에 배치시키는 것이 바람직하다. 또한, 제 1 반송 유닛과 제 2 반송 유닛과의 사이에서 기판의 교환을 행하기 위해서, 제 1 처리 유닛군 중의 적어도 하나의 유닛에 복수의 핀을 마련하도록 하더라도 무방하다.
본 발명의 제 2 관점은, 상압 하에서 기판 상에 절연막을 형성하기 위한 복수의 제 1 처리 유닛이 배치된 제 1 처리 유닛군과, 상기 절연막이 형성된 기판에 대해 진공 하에서 또는 가압 하에서 처리를 행하는 복수의 제 2 처리 유닛이 배치된 제 2 처리 유닛군과, 상기 복수의 제 2 처리 유닛에 각각 접속하여 마련되고, 내부의 압력 제어가 가능한 복수의 로드 록실과, 상기 제 1 처리 유닛군과 상기 로드 록실과의 사이에서 기판의 교환을 행하는 반송 유닛과, 상기 로드 록실에 마련되고, 상기 반송 유닛에 의해 반송된 기판을 상기 제 2 처리 유닛으로 반송하는 반송 암과, 상기 복수의 제 1 처리 유닛에서 절연막을 형성한 후, 기판을 상기 반송 유닛에 의해 상기 로드 록실에 반송함과 동시에, 상기 반송 암에 의해 상기 제 2 처리 유닛으로 기판을 반송하여, 이 제 2 처리 유닛에서 처리를 행하도록 제어하는 제어부를 구비한다.
본 발명에서는, 제 1 처리 유닛군에 의한 절연막의 형성 및 제 2 처리 유닛군에 의한 전자선이나 자외선의 조사 등의 후처리를 연속하여 행할 수 있기 때문에, 처리 시간을 단축할 수 있고, 양질의 절연막의 형성을 행할 수 있다. 또한, 제 2 처리 유닛에서, 예컨대 CVD 장치 등을 마련하는 구성으로 하면, 특히 대머신 공정에 있어서 층간 절연막 형성 및 배선 형성의 처리 시간을 단축할 수 있어, 효율적으로 처리를 행할 수 있다. 또한, 이와 같이 처리 시간을 단축시킴으로써, 예컨대, 절연막으로서 포러스막을 사용한 경우에도, 이 포러스막에 인접하여 적층되는 다른 층간 절연막이 흡수되게 되는 것을 방지하여, 양질의 절연막을 형성할 수 있다.
본 발명의 제 3 관점은, 상압 하에서 기판 상에 절연막을 형성하는 복수의 제 1 처리 유닛이 배치된 제 1 처리 유닛군과, 상기 복수의 제 1 처리 유닛에 대해 기판의 반송을 행하는 제 1 반송 유닛과, 상기 절연막이 형성된 기판에 대해 진공 하에서 또는 가압 하에서 처리를 행하는 복수의 제 2 처리 유닛이 배치된 제 2 처리 유닛군과, 상기 복수의 제 2 처리 유닛에 각각 접속하여 마련되고, 내부의 압력 제어가 가능한 복수의 로드 록실과, 상기 복수의 제 1 처리 유닛과 상기 복수의 로드 록실과 인접하여 마련되고, 기판을 수용하는 카세트가 복수 배열된 카세트 스테이션을 구비한다.
본 발명에서는, 하나의 카세트 스테이션에서 절연막을 형성하는 제 1 처리 유닛군과, 예컨대 진공 하에서 또는 가압 하에서 전자선이나 자외선의 조사나 CVD 처리 등을 행하는 제 2 처리 유닛군을 연결한 구성으로 하고 있기 때문에, 특히 대머신 공정에 있어서 처리 시간을 단축할 수 있고, 처리 능력 당의 풋프린트를 감소시킬 수 있다. 또한, 이와 같이 처리 시간을 단축시킴으로써, 절연막질의 상태를 양호하게 유지할 수 있기 때문에, 양질의 절연막을 형성할 수 있다.
본 발명의 기판 처리 방법은, 제 1 처리 유닛군 내에서 상합 하에서 기판 상에 절연막을 형성하는 공정과, 상기 제 1 처리 유닛군 내에 배치되어, 제 1 처리 유닛군에 인접하는 제 2 처리 유닛군에 대해 기판의 반송을 행하는 중간 교환부로 기판을 반송하는 공정과, 상기 중간 교환부로부터 상기 제 2 처리 유닛군으로 반송하는 공정과, 상기 제 2 처리 유닛군 내에서 진공 하에서 기판에 전자선을 조사하는 공정을 구비한다.
본 발명에서는, 제 1 처리 유닛군 내에서의 상압 하에서의 절연막의 형성과, 제 2 처리 유닛군 내에서의 진공 하의 전자선 조사를 연속적으로 행한다. 또한, 제 1 처리 유닛군으로부터 제 2 처리 유닛군으로의 기판 반송은 중간 교환부를 거쳐서 행한다. 이러한 연속한 상압 하에서 및 진공 하에서의 처리에 의해, 처리 시간을 단축할 수 있고 양질의 절연막의 형성을 행할 수 있다. 여기서, 제 1 처리 유닛군 내에는, 상압 하에서 기판에 대해 처리하는 복수의 제 1 처리 유닛이 배치되어 있는 것으로 한다. 또한 제 2 처리 유닛군 내에는, 진공 하에서 기판에 대해 처리하는 복수의 제 1 처리 유닛이 배치되어 있는 것으로 한다.
또한, 본 발명은, 상기 절연막이 형성된 기판에 대해, 상기 제 1 처리 유닛군 내에서 상압 하에서 가열 처리를 행하더라도 좋고, 혹은, 상기 절연막이 형성된 기판에 대해, 상기 제 2 처리 유닛군 내에서 진공 하에서 가열 처리를 행하더라도 좋다. 이와 같이, 상압하에서 또는 진공 하에서 가열 처리를 행할 수 있도록 함으로써, 특히 대머신 공정에 대응한 처리가 가능해지고, 또한 그 처리 시간을 단축할 수 있고 양질의 절연막을 형성할 수 있다.
본 발명의 또 다른 관점은, 상압 하에서 기판 상에 절연막을 형성하기 위한 복수의 제 1 처리 유닛이 복수 배치된 제 1 처리 유닛군과, 기판에 대해 CVD에 의해 다른 절연막을 형성하는 CVD 장치와, 상기 제 1 처리 유닛군과 CVD 장치와의 사이에서 기판의 반송을 행하는 반송 유닛을 구비하며, 상기 제 1 처리 유닛군에 있어서의 상기 제 1 처리 유닛에서 기판 상에 층간 절연막을 형성하는 공정과, 상기 반송 유닛에 의해 상기 절연막 형성된 기판을 상기 CVD 장치에 반송하여 다른 절연막을 추가 형성하는 공정을 구비한다.
본 발명에서는, 상압 처리 유닛에 의한 절연막 형성과, CVD 장치에 의한 상하층용의 다른 절연막 형성을 반송 유닛에 의한 기판 반송에 의해 연속하여 행하는 구성으로 하였기 때문에, 특히 대머신 공정에 있어서 처리 시간을 단축할 수 있어, 처리 능력 당의 풋프린트를 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 절연막 처리 시스템의 전체 구성을 나타내는 평면도,
도 2는 도 1에 나타내는 절연막 처리 시스템의 정면도,
도 3은 도 1에 나타내는 절연막 처리 시스템의 배면도,
도 4는 일 실시예에 따른 로드 록실의 단면도,
도 5는 일 실시예에 따른 트랜지션 유닛의 파단(破斷) 사시도,
도 6은 일 실시예에 따른 SOD 도포 처리 유닛의 평면도,
도 7은 도 6에 나타내는 SOD 도포 처리 유닛의 단면도,
도 8은 저 산소 큐어·냉각 처리 유닛의 평면도,
도 9는 도 8에 나타내는 저 산소 큐어·냉각 처리 유닛의 단면도,
도 10은 절연막 처리 시스템의 제어계를 나타내는 블록도,
도 11은 절연막 처리 시스템의 일련의 처리 공정을 나타내는 흐름도(그의 1),
도 12는 일 실시예에 따른 반도체 소자의 형성 공정을 나타내는 단면도(그의 1),
도 13은 일 실시예에 따른 반도체 소자의 형성 공정을 나타내는 단면도(그의 2),
도 14는 일 실시예에 따른 반도체 소자의 형성 공정을 나타내는 단면도(그의 3),
도 15는 처리 공정의 다른 실시예를 나타내는 흐름도,
도 16은 처리 공정의 또 다른 실시예를 나타내는 흐름도,
도 17은 다른 실시예에 따른 절연막 처리 시스템의 전체 구성을 나타내는 평면도,
도 18은 또 다른 절연막 처리 시스템의 전체 구성을 나타내는 사시도,
도 19는 도 19에 있어서의 절연막 처리 시스템의 변형 예를 개시하는 사시도이다.
발명을 실시하기 위한 최선의 형태
이하, 본 발명의 실시예를 도면에 근거하여 설명한다.
도 1 내지 도 3은 본 발명의 일 실시예에 따른 절연막 처리 시스템의 전체 구성을 나타내는 도면으로, 도 1은 평면도, 도 2는 정면도 및 도 3은 배면도이다.
이 절연막 처리 시스템(1)은, 기판으로서의 반도체 웨이퍼 W를 웨이퍼 카세트 CR에서 복수장, 예컨대, 25장 단위로 외부로부터 시스템으로 반입하거나, 또는 시스템으로부터 반출하거나, 웨이퍼 카세트 CR에 대해 웨이퍼 W를 반입·반출하거나 하기 위한 카세트 스테이션(10)과, SOD 도포 공정 중에서 1장씩 웨이퍼 W에 소정의 처리를 상압 하에서 실시하는 낱장식의 각종 처리 유닛을 소정 위치에 다단으로 배치하여 이루어지는 상압 처리 블록(11)과, 웨이퍼 W에 소정의 처리를 진공 하에서 또는 가압 하에서 실시하는 낱장식의 각종 처리 유닛을 배열하여 이루어지는 진공/가압 처리 블록(12)을 일체로 접속한 구성을 갖고 있다. 이하, 압력을 상압보다도 높게 하는 것을 「가압」이라고 한다.
카세트 스테이션(10)에서는, 도 1에 도시한 바와 같이, 카세트 재치대(20)상의 돌기(20a)의 위치에 복수개, 예를 들면 4개까지의 웨이퍼 카세트 CR이 각각의 웨이퍼 출입구를 상압 처리 블록(11)측을 향해서 X 방향 일렬로 탑재되어, 카세트 배열 방향(X 방향) 및 웨이퍼 카세트 CR내에 수납된 웨이퍼의 웨이퍼 배열 방향(Z 수직 방향)으로 이동 가능한 웨이퍼 반송체(21)가 각 웨이퍼 카세트 CR에 선택적으로 액세스하도록 되어 있다. 또한, 이 웨이퍼 반송체(21)는, θ방향으로 회전 가능하게 구성되어 있고, 후술하는 바와 같이 상압 처리 블록(11)측의 제 3 처리 장치군 G3의 다단 유닛부에 속하는 교환·냉각 플레이트(TCP)에도 액세스할 수 있도록 되어 있다.
상압 처리 블록(11)에서는, 도 1에 도시한 바와 같이, 중심부에 수직 반송형의 수직 반송 유닛(22)이 마련되고, 그 주위에 상압 처리 유닛이 복수의 세트에 걸쳐 다단으로 배치되어 있다. 이 예에서는, 4 세트 G1, G2, G3, G4의 다단 배치 구성이며, 제 1 및 제 2 처리 장치군 G1, G2의 다단 유닛은 시스템 정면(도 1에 있어서 앞쪽)측에 병렬 설치되고, 제 3 처리 장치군 G3의 다단 유닛은 카세트 스테이션(10)에 인접하여 배치되며, 제 4 처리 장치군 G4의 다단 유닛은 진공/가압 처리 블록(12)에 인접하여 배치되어 있다.
도 2에 도시한 바와 같이, 제 1 처리 장치군 G1, 또한 제 2 처리 장치군 G2에서는, 컵 CP 내에서 웨이퍼 W를 스핀 처크에 실어 절연막 재료를 공급하고, 웨이퍼를 회전시키는 것에 의해 웨이퍼 상에 균일한 절연막을 도포하는 SOD 도포 처리 유닛(SCT)과, 컵 CP 내에서 웨이퍼 W를 스핀 처크에 실어 HMDS 및 헵탄 등의 익스체인지용 약액을 공급하며, 웨이퍼 상에 도포된 절연막 중의 용매를 건조 공정 전에 다른 용매로 치환하는 처리를 행하는 솔벤트 익스체인지 처리 유닛(DSE)이 아래로부터 순차적으로 2단으로 중첩되어 있다.
제 1 처리 장치군 G1에서는, SOD 도포 처리 유닛(SCT)이 상단에 배치되어 있다. 또, 필요에 따라 제 1 처리 장치군 G1의 하단에 SOD 도포 처리 유닛(SCT)이나 솔벤트 익스체인지 처리 유닛(DSE) 등을 배치하는 것도 가능하다.
도 3에 도시한 바와 같이, 제 3 처리 장치군 G3에서는, 교환·냉각 플레이트(TCP)와, 2개의 냉각 처리 유닛(CPL)과, 익스텐션 유닛(EXT)와, 에이징 처리 유닛(DAC)과, 2개의 저온 가열 처리 유닛(LHP)이 아래로부터 순차적으로 다단으로 배치되어 있다.
제 4 처리 장치군 G4에서는, 트랜지션 유닛(TRS)와, 2개의 냉각 처리 유닛(CPL)과, 에이징 처리 유닛(DAC)과, 저온 가열 처리 유닛(LHP)과, 저 산소 큐어. 냉각 처리 유닛(DCC)과, 저 산소 고온 가열 처리 유닛(OHP)이 다단으로 배치되어 있다.
교환·냉각 플레이트(TCP)는, 도시하지 않지만 하단에 웨이퍼 W를 냉각하는 냉각판, 상단에 교환대를 갖는 2단 구조로 되고, 카세트 스테이션(10)과 상압 처리 블록(11)과의 사이에서 웨이퍼 W의 교환을 행한다. 익스텐션 유닛(EXT)도 마찬가지로 카세트 스테이션(10)과 상압 처리 블록(11)과의 사이에서 웨이퍼 W의 교환을 행한다. 에이징 처리 유닛(DAC)은 밀폐화 가능한 처리실 내에 NH3+H2O를 도입하여 웨이퍼 W를 에이징 처리하고, 웨이퍼 W상의 절연막 재료막을 웨트 겔화한다. 냉각 처리 유닛(CPL)은 웨이퍼 W가 탑재되는 냉각판을 갖고, 웨이퍼 W를 냉각 처리한다. 저온 가열 처리 유닛(LHP)은 웨이퍼 W를 가열하는 열판을 갖고, 예를 들면 100℃ 내지 200℃의 온도로 가열 처리한다. 저 산소 고온 가열 처리 유닛(OHP)은 밀폐화 가능한 처리실 내에 웨이퍼 W가 재치되는 열판을 갖고, 열판 외주의 구멍으로부터 균일하게 N2를 토출하면서 처리실 상부 중앙으로부터 배기하여, 저 산소화 분위기 중에서 웨이퍼 W를 고온 가열 처리한다. 트랜지션 유닛(TRS)에 관해서는 후술한다.
도 3을 참조하여, 수직 반송 유닛(22)은 통상 지지체(49)의 내측에, 상하 방향(Z 방향)으로 승강이 자유로운 웨이퍼 반송 장치(46)를 장착하고 있다. 통상 지지체(49)는 도시하지 않는 모터의 회전축으로 접속되어 있고, 이 모터의 회전 구동력에 의해서, 상기 회전축을 중심으로 하여 웨이퍼 반송 장치(46)와 일체로 회전한다. 따라서, 웨이퍼 반송 장치(46)는 θ방향으로 회전 자유롭게 되어 있다. 이 웨이퍼 반송 장치(46)의 반송 기대(47)상에는 핀 세트(48)가, 예컨대 3개 구비되어 있고, 이들 핀 세트(48)는 수직 반송 유닛(22)의 주위에 배치된 상압 처리 유닛에 액세스하여 이들 처리 유닛(TRS)과의 사이에서 웨이퍼 W의 교환을 행한다.
진공/가압 처리 블록(12)에는, 시스템 배면측에, 웨이퍼 W를 반송하기 위한 수평 반송 유닛(23)이 레일(26)에 따라 Y 방향으로 이동 가능하고, 또한 모터(28)에 의해서 θ방향으로 회전 가능하개 배치되어 있다.
진공/가압 처리 블록(12)의 정면측에는, 각각 CVD 장치(37), 가열 처리 장치(38), 전자선 조사 유닛(EB)(39) 및 자외선 조사 유닛(UV)(40)이 Y 방향으로 병렬 설치되어 있다. 이들 CVD 장치(37), 가열 처리 장치(38), 전자선 조사 유닛(EB)(39) 및 자외선 조사 유닛(UV)(40)에서는 진공 상태에서 각각 그 처리가 행해지도록 되어 있다.
이들 CVD 장치(37), 가열 처리 장치(38), 전자선 조사 유닛(EB)(39) 및 자외선 조사 유닛(UV)(40)에는, 예컨대 4개의 로드 록실(31)이 각각 접속되어 있고, 상기 수평 반송 유닛(23)은, 이들 로드 록실(31)에 액세스 가능하게 되어 있다.
도 4에 도시한 바와 같이, 로드 록실(31)의 배면측과 정면측에는, 각각 개구부(32 및 50)가 형성되고, 이들 개구부(32 및 50)에는 각각 내부를 밀폐하기 위한 게이트 밸브(44 및 45)가 마련되어 있다. 이 배면측의 개구부(32)로부터 수평 반송 유닛(23)의 반송 암이 액세스하고, 정면측의 개구부(45)로부터 내부에 마련된 암(35)이 CVD 장치(37), 가열 처리 장치(38), 전자선 조사 유닛(EB)(39)측에 액세스 가능하게 되어 있다.
이 로드 록실(31) 내에는, 승강 핀(41)과 상술한 암(35)이 마련되어 있다. 승강 핀(41)은 승강 실린더(33)의 구동에 의해 Z 방향으로 승강 가능하게 되어 있고, 이 상승 구동에 의해 상기 수평 반송 유닛(23)으로부터 반송되어 오는 웨이퍼 W를 이면측으로부터 지지한다. 한편, 암(35)은, 도시하지 않는 이동 기구에 의해 X 방향으로 이동 가능하게 되어 있고, 승강 핀(41)에 의해 지지된 웨이퍼 W가 그 승강 핀(41)의 하강 구동에 의해 암(35)과 교환되도록 되어 있다.
또한, 이들 로드 록실(31)에는, CVD 장치(37)내, 가열 처리 장치(38)내, 전자선 조사 유닛(EB)(39)내 및 자외선 조사 유닛(UV)내의 진공 상태의 압력과 각각 동등하게 되도록, 실내를 진공으로 하거나 또는 상압보다도 높게 가압하는 압력 제어부(42)가 마련되어 있다. 이와 같이 로드 록실(31)을 각 진공/가압 처리 유닛마다 마련하는 것에 의해, 각 진공/가압 처리 유닛내의 압력이 각각 상이한 경우에도, 이들 상이한 압력에 대응하여 용이하게 압력 조정이 가능해진다.
도 5는 제 4 처리 장치군 G4에 있어서의 트랜지션 유닛(TR5S)의 파단 사시도이다. 이 트랜지션 유닛(TRS)에서는, 웨이퍼 W를 지지하는, 예컨대 3개의 지지 핀(92)이, 도시하지 않는 구동 기구에 의해 X 방향으로 이동 가능하고 또한 Z 방향으로 승강 가능하게 되어 있다. X 방향 및 Z 방향의 구동 기구로서는, 예컨대 스테핑 모터(stepping motor)에 의한 벨트 구동 등을 사용하고 있다. 또한, 이 트랜지션 유닛(TRS)의 양 측면에는 개구부(91)가 형성되어 있고, 이들 개구부(91)로부터 핀 세트(48) 및 수평 반송 유닛(23)의 반송 암이 입출력 가능하게 되어 있다. 따라서, 웨이퍼 W는, 핀 세트(48)로부터 지지 핀(92)을 거쳐서 수평 반송 유닛(23)과 교환하는 것에 의해, 상압 처리 블록(11)과 진공/가압 처리 블록(12)과의 사이에서 반송되도록 되어 있다.
본 실시예의 절연막 처리 시스템(1)에서는, 진공/가압 처리 블록(12)에 있어서의 각 처리 장치(37, 38, 39, 40)는 진공 하에서 처리를 행하는 장치를 예로 들었지만, 이들에 부가하여, 가압 하에서 웨이퍼 W의 세정을 행하는 세정 장치나, 포토리소그래피로 사용되는 레지스트를 진공 하에서 박리하기 위한 애싱 장치 등을 Y 방향으로 증설하는 것도 가능하다.
도 6및 도 7은 상기 SOD 도포 처리 유닛(SCT)을 나타내는 평면도 및 단면도이다. 이 SOD 도포 처리 유닛(SCT)의 중앙부에는 폐액관(53)을 갖는 환 형상의 컵 CP가 배설되고, 컵 CP의 내측에는, 기판을 수평으로 유지하는 스핀 쳐크(52)가 배치되어 있다. 스핀 쳐크(52)는 진공 흡착에 의해서 웨이퍼 W를 고정 유지한 상태로 구동 모터(54)에 의해서 회전 구동되도록 되어 있다. 이 구동 모터(54)는, 유닛 바닥판(51)에 마련된 개구(51a)에 승강 이동 가능하게 배치되고, 예컨대 알루미늄으로 이루어지는 캡 형상의 플랜지 부재(58)를 거쳐서, 예컨대 에어 실린더로 이루어지는 승강 구동 수단(60) 및 승강 가이드 수단(62)과 결합되고 있다.
웨이퍼 W의 표면에 층간 절연막 재료를 토출하는 노즐(77)에는 도시하지 않는 절연막 재료의 공급원으로부터 연장된 공급관(83)이 접속되어 있다. 이 노즐(77)은 노즐 스캔 암(76)의 선단부에 노즐 유지체(72)를 거쳐서 착탈 가능하게 부착되어 있다. 이 노즐 스캔 암(76)은, 유닛 바닥판(51)의 위에 한 방향(Y 방향)으로 부설된 가이드 레일(74) 상에서 수평 이동 가능한 수직 지지 부재(75)의 상단부에 부착되어 있고, 도시하지 않는 Y 방향 구동 기구에 의해서 수직 지지 부재(75)와 일체로 Y 방향으로 이동하도록 되어 있다.
컵 CP의 측방에는 노즐(77)이 대기하기 위한 노즐 대기부(73)가 마련되어 있고, 이 노즐 대기부(73)에서는 상이한 종류의 절연막 재료를 토출시키기 위해서 그 종류에 따른 복수의 노즐이 구비되고, 필요에 따라 노즐이 교환되어 도포 처리가 행해지도록 되어 있다.
도 8은 상술한 저 산소 큐어·냉각 처리 유닛(DCC)의 평면도, 도 9는 그 단면도이다.
저 산소 큐어·냉각 처리 유닛(DCC)은, 가열 처리실(341)과, 이에 인접하여 마련된 냉각 처리실(342)을 갖고 있고, 이 가열 처리실(341)은, 설정 온도가 200℃ 내지 470℃로 하는 것이 가능한 열판(343)을 갖고 있다. 이 저 산소 큐어·냉각 처리 유닛(DCC)은, 또한 수직 반송 유닛(22)과의 사이에서 웨이퍼 W를 교환할 때에 개폐되는 게이트 셔터(344)와, 가열 처리실(341)과 냉각 처리실(342)과의 사이를 개폐하기 위한 게이트 셔터(345)와, 열판(343)의 주위에서 웨이퍼 W를 포위하면서 제 2 게이트 셔터(345)와 함께 승강되는 링 셔터(346)를 갖고 있다. 또한, 열판(343)에는, 웨이퍼 W를 재치하여 승강하기 위한 3개의 리프트 핀(347)이 승강 자유롭게 마련되어 있다. 또, 열판(343)과 링 셔터(346)와의 사이에 차폐판 스크린을 마련하더라도 좋다.
가열 처리실(341)의 하방에는, 상기 리프트 핀(347)을 승강하기 위한 승강 기구(348)와, 링 셔터(346)를 제 2 게이트 셔터(345)와 함께 승강하기 위한 승강 기구(349)와, 제 1 게이트 셔터(344)를 승강하여 개폐하기 위한 승강 기구(350)가 마련되어 있다.
가열 처리실(341) 내에는, 후술하는 바와 같이 링 셔터(346)로부터 퍼지용의 가스로서 N2 가스가 공급되도록 되어 있다. 또한, 가열 처리실(341)의 상부에는 배기관(351)이 접속되고, 가열 처리실(341) 내는 이 배기관(351)을 거쳐서 배기되도록 구성되어 있다.
이 가열 처리실(341)과 냉각 처리실(342)은, 연통구(352)를 거쳐서 연통되어 있고, 웨이퍼 W를 재치하여 냉각하기 위한 냉각판(353)이 가이드 플레이트(354)에 따라 이동 기구(355)에 의해 수평 방향으로 이동 자유롭게 구성되어 있다. 이에 따라, 냉각판(353)은, 연통구(352)를 거쳐서 가열 처리실(341)내로 진입할 수 있어, 가열 처리실(341) 내의 열판(343)에 의해 가열된 후의 웨이퍼 W를 리프트 핀(347)으로부터 수취하여 냉각 처리실(342)내로 반입하고, 웨이퍼 W의 냉각 후, 웨이퍼 W를 리프트 핀(347)으로 되돌리도록 되어 있다.
또, 냉각판(353)의 설정 온도는, 예컨대 15 내지 25℃이며, 냉각되는 웨이퍼 W의 적용 온도 범위는, 예컨대 200 내지 470℃이다.
또한, 냉각 처리실(342)은, 공급관(356)을 거쳐서 그 중에 N2 등의 불활성 가스가 공급되도록 구성되고, 또한, 그 안이 배기관(357)을 거쳐서 외부로 배기되 도록 구성되어 있다. 이에 따라, 가열 처리실(341)과 마찬가지로, 냉각 처리실(342)내가 저 산소 농도(예컨대, 50 ppm 이하) 분위기로 유지되도록 되어 있다.
도 10은 절연막 처리 시스템(1)의 제어계를 나타내는 블록도이다. 부호(84)는, 상기 웨이퍼 반송체(21), 수직 반송 유닛(22), 수평 반송 유닛(23), 로드 록실(31)의 암(35) 등의 반송계를 나타내고 있다. 또한, (85)은, SOD 도포 처리 유닛(SCT)이나 솔벤트 익스체인지 처리 유닛(DSE) 등의 도포 처리계 유닛을 나타내고 있고, (86)은 열 처리계 유닛을 나타내고 있다. (37)는 CVD 장치, (38)는 가열 처리 장치, (39)는 전자선 조사 유닛(EB), (40)은 자외선 조사 유닛(UV)을 나타내고 있다.
이들의 각 유닛이나 장치는 각각, 각 처리를 하기 위한 도시하지 않는 개별의 콘트롤러를 갖고 있고, 중앙 제어 장치(90)는, 해당 각 개별의 콘트롤러를 통괄적으로 제어하도록 되어 있다.
다음에, 도 11에 나타내는 흐름을 참조하면서, 이상 설명한 절연막 처리 시스템(1)의 일련의 처리 공정을 설명한다.
우선, 웨이퍼 카세트 CR로부터 웨이퍼 반송체(21), 제 3 처리 장치군 G3(53)의 익스텐션 유닛(EXT), 수직 반송 유닛(22), 제 4 처리 장치군 G4의 트랜지션 유닛(TRS), 수평 반송 유닛(23) 및 로드 록실(31)을 거쳐서 CVD 장치(37)로 반송된다. 그리고, 여기서, 도 12의 (a)에 도시한 바와 같이, 예컨대 하층 배선으로서 Cu 막(201)을 형성한다(단계1).
또한, 이 CVD 장치(37)에 있어서, 도 12의 (b)에 도시한 바와 같이, Cu 막을 보호하기 위한 절연막(Cu 캡층)(202)을 CVD에 의해 형성한다(단계2). 이 Cu 캡층으로서, 예컨대, SiN 막이나 SiC 막을 형성한다.
그리고 웨이퍼 W는, 로드 록실(31), 수평 반송 유닛(23), 트랜지션 유닛(TRS) 및 수직 반송 유닛(22)을 거쳐서 냉각 처리 유닛(CPL)으로 반입되고, 여기서 냉각 처리가 행해진다(단계3).
다음에, 웨이퍼 W는 수직 반송 유닛(22)을 거쳐서, SOD 도포 처리 유닛(SCT)에 있어서, 예컨대 웨이퍼 W상에 200nm 내지 500nm 전후, 보다 바람직하게는 300 nm 정도 두께의 유기 절연막 재료를 상압 하에서 스핀 코트에 의해 도포한다(단계4). 이에 따라, 도 12의 (c)에 도시한 바와 같이, 웨이퍼 W상에 유기 절연막(203)이 형성된다. 여기서는, 유기 절연막 재료로서는, SILK을 사용하였다.
다음에, 웨이퍼 W는 수직 반송 유닛(22)을 거쳐서, 저온 가열 처리 유닛(LHP)으로 반송되고, 여기서, 예컨대 웨이퍼 W를 150℃ 전후 60초간 정도 저온 가열 처리된다(단계5).
다음에, 웨이퍼 W는 수직 반송 유닛(22)을 거쳐서, 저 산소 고온 가열 처리 유닛(OHP)으로 반송되고, 저 산소화 분위기 중에 있어서, 예컨대 웨이퍼 W를 200℃ 내지 350℃에서 60초간 정도 고온 가열 처리된다(단계6).
다음에, 웨이퍼 W는 수직 반송 유닛(22)을 거쳐서, 저 산소 큐어·냉각 처리 유닛(DCC)으로 반송되고, 저 산소 분위기 중에 있어서, 웨이퍼 W를 450℃ 전후 60초간 정도 고온 가열 처리하여, 그 후 23℃ 전후에서 냉각 처리한다(단계7).
다음에, 웨이퍼 W는 수직 반송 유닛(22)을 거쳐서, 냉각 처리 유닛(CPL)으로 반송되어, 웨이퍼 W는 23℃ 전후에 냉각된다(단계8).
다음에, 웨이퍼 W는 수직 반송 유닛(22)을 거쳐서, SOD 도포 처리 유닛(SCT)으로 반송되어, 예컨대 300nm 내지 1100nm 정도, 보다 바람직하게는 700nm 정도 두께의 무기 절연막 재료가 도포된다(단계9). 이에 따라, 도 12의 (d)에 도시한 바와 같이, 유기 절연막(203)상에 무기 절연막(204)이 형성된다. 여기서는, 무기 절연막 재료로서는, Nanoglass를 사용하였다.
다음에, 웨이퍼 W는 수직 반송 유닛(22)을 거쳐서, 에이징 처리 유닛(DAC)으로 반송되어, 처리실 내에 (NH3+H2O) 가스가 도입되어, 웨이퍼 W상의 무기 절연막 재료가 겔화 처리된다(단계10).
다음에, 웨이퍼 W는 수직 반송 유닛(22)을 거쳐서, 솔벤트 익스체인지 처리 유닛(DSE)으로 반송되고, 웨이퍼 W상에 익스체인지용 약액이 공급되어, 웨이퍼 상에 도포된 절연막 중의 용매를 다른 용매로 치환하는 처리가 행해진다(단계11).
다음에, 웨이퍼 W는 저온 가열 처리 유닛(LHP)에서 저온 가열 처리되고(단계12), 저 산소 고온 가열 처리 유닛(OHP)에서 저 산소화 분위기 중에서, 고온 가열 처리되며(단계13), 저 산소 큐어·냉각 처리 유닛(DCC)에서, 저 산소 분위기 중에서 고온 가열 처리되고, 그 후 23℃ 전후에서 냉각 처리되며(단계14), 냉각 처리 유닛(COL)에서 냉각 처리된다(단계15).
다음에, 웨이퍼 W는 수직 반송 유닛(22)을 거쳐서, SOD 도포 처리 유닛(SCT)으로 반송되고, 예컨대 웨이퍼 W상에 200nm 내지 500nm 전후, 보다 바람직하게는 300nm 정도 두께의 유기 절연막 재료를 스핀 코트에 의해 도포한다(단계16). 이에 따라, 도 12의 (e)에 도시한 바와 같이, 무기 절연막(204)상에 유기 절연막(205)이 형성된다. 여기서는, 유기 절연막 재료로서는, SILK을 사용하였다.
다음에, 웨이퍼 W는 저온 가열 처리 유닛(LHP)에서 저온 가열 처리되고(단계17), 저 산소 고온 가열 처리 유닛(OHP)에서 저 산소화 분위기 중에서, 고온 가열 처리되며(단계18), 저 산소 큐어·냉각 처리 유닛(DCC)에서, 저 산소 분위기 중에서 고온 가열 처리되고, 그 후 23℃ 전후에서 냉각 처리되며(단계19), 냉각 처리 유닛(COL)에서 냉각 처리된다(단계20).
다음에, 웨이퍼 W는 수직 반송 유닛(22)을 거쳐서, SOD 도포 처리 유닛(SCT)으로 반송되어, 예컨대 웨이퍼 W상에 300nm 내지 1100nm 정도, 보다 바람직하게는 700nm 정도 두께의 무기 절연막 재료를 도포한다(단계21). 이에 따라, 도 13의 (a)에 도시한 바와 같이, 유기 절연막(205)상에 무기 절연막(206)이 형성되고, 웨이퍼 W상의 하층 배선(201)상에는, 유기 절연막 및 무기 절연막이 적층되어 이루어지는 층간 절연막이 형성된다. 여기서는, 무기 절연막 재료로서는, Nanoglass를 사용하였다.
다음에, 웨이퍼 W는 수직 반송 유닛(22)을 거쳐서, 에이징 처리 유닛(DAC)으로 반송되어, 처리실 내에 (NH3+H2O) 가스를 도입하여 웨이퍼 W상의 무기 절연막 재료를 겔화한다(단계22).
다음에, 웨이퍼 W는 수직 반송 유닛(22)을 거쳐서, 익스체인지용 약액 도포 처리 유닛(SCT)으로 반송되고, 웨이퍼 W상에 익스체인지용 약액이 공급되어, 웨이퍼 상에 도포된 절연막 중의 용매를 다른 용매로 치환하는 처리가 행해진다(단계23).
다음에, 웨이퍼 W는 저온 가열 처리 유닛(LHP)에서 저온 가열 처리되고(단계24), 저 산소 고온 가열 처리 유닛(OHP)에 의해 저 산소화 분위기 중에서, 고온 가열 처리되며(단계25), 저 산소 큐어·냉각 처리 유닛(DCC)에서, 저 산소 분위기 중에서 고온 가열 처리되고, 그 후 23℃ 전후에서 냉각 처리되며(단계26), 냉각 처리 유닛(COL)에서 냉각 처리된다(단계27).
다음에, 웨이퍼 W는, 트랜지션 유닛(TRS), 수평 반송 유닛(23) 및 로드 록실(31)을 거쳐서 CVD 장치(37)에 반입되고, 도 13의 (b)에 도시한 바와 같이, 후공정에 있어서의 CMP에 대한 보호막으로서의 하드 마스크(207)가 형성된다(단계28).
다음에, 웨이퍼 W는, 로드 록실(31), 수평 반송 유닛(23), 트랜지션 유닛(TRS), 수직 반송 유닛(22), 익스텐션 유닛(EXT) 및 웨이퍼 반송체(21)를 거쳐서 카세트 스테이션(10)의 카세트 CR로 반입된다. 그리고, 도시하지 않는 별도의 장치에 있어서, 예컨대 포토리소그래피 공정에 의해, 소정의 패턴으로 현상된다.
다음에 웨이퍼 W는, 도시하지 않는 에칭 장치로 반송된다. 그리고 레지스트 패턴을 마스크로 하여 건식 에칭 처리에 의해, 도 13의 (c)에 도시한 바와 같이, 하드 마스크(207), 무기 절연막(206) 및 유기 절연막(205)을 에칭한다(단계29). 이에 따라, 배선에 상당하는 오목부(210)를 형성할 수 있다. 여기서는, 예컨대 CF4 가스를 사용하여 에칭 처리를 행하였다.
또, 에칭 처리 후, 상술한 바와 같이, 예컨대 애싱 장치 등을 진공/가압 처리 블록(12)에 마련하여 레지스트 패턴을 박리하는 것도 가능하다.
그 후, 웨이퍼 W는 재차 포로리소그래피 공정을 거쳐서, 도 13의 (d)에 도시한 바와 같이, 무기 절연막(204) 및 유기 절연막(203)을 에칭한다(단계30). 이에 따라, 접속 플러그에 상당하는 오복부(211)를 형성할 수 있다. 여기서는, 예컨대 CF4 가스를 사용하여 에칭 처리를 행하였다.
그리고, 레지스트가 박리된 웨이퍼 W는 로드 록실(31) 및 수평 반송 유닛을 거쳐서 CVD 장치(37)에 의해 도 13의 (e)에 도시한 바와 같이, 배선에 상당하는 오목부(210) 및 접속 플러그에 상당하는 오목부(211) 내부의 측벽에, 동(銅) 확산 방지를 위한 측벽 보호용의 티탄나이트라이드(TiN)(208)를 형성한다(단계31). 측벽 보호용의 막으로서는, TiN 이외에 Ti, TiW, Ta, TaN, WSiN 등을 사용할 수 있다.
그리고, 도 14의 (a)에 도시한 바와 같이, 예컨대 전해 도금을 이용하여, 배선에 상당하는 오목부(210) 및 접속 플러그에 상당하는 오목부(211) 내부에, 동(209)을 매립한다. 그 후, 표면 부분의 동을 도시하지 않는 CMP 장치에 의해 연마하고, 그루브 내에만 동을 남겨, 배선(209a) 및 접속 플러그(209b)로 한다. 이것에 의해 반도체 소자(200)가 형성된다(단계32).
이상 설명한 바와 같이, 본 실시예에 의하면, 상압 하에서 층간 절연막 형성하는 상압 처리 블록(11)에 대해 진공 하에서 또는 가압 하에서 CVD, 혹은 세정 처리 등을 행하는 진공/가압 처리 블록(12)을 일체적으로 마련하는 구성으로 하였기 때문에, 특히 대머신 공정에 있어서 처리 시간을 단축할 수 있어, 풋프린트를 감소시킬 수 있다.
또한, 상압 처리 블록에서 층간 절연막이 형성되고 나서 진공/가압 처리 블록(12)에 있어서의 처리까지의 시간이 단축되는 것에 의해, 형성된 절연막의 상태를 양호하게 유지할 수 있다. 특히, 절연막이 포러스 형상의 막질인 경우에는, 처리 시간 지연에 의한 인접하는 절연막의 흡수 작용도 방지할 수 있다.
또한, 각종 디바이스의 처리 프로세스에 따라서, 상압 처리 블록(11)에 있어서의 각 처리 유닛을 수직 방향으로 증설하고, 또한, 진공/가압 처리 블록(12)에 있어서의 각 처리 유닛을 수평 방향으로 증설할 수 있다.
도 15는 다른 실시예에 따른 흐름도이다. 본 실시예에서는, 단계27까지 도 11에 나타낸 흐름과 마찬가지로 각 층간 절연막(203 내지 206)을 형성한 후에, 전자선 조사 유닛(EB)(39)에 있어서 전자선 조사를 행한다(단계28-1). 이에 따라, 예컨대, 절연막을 포러스 형상으로 하여 막의 저유전율화를 도모할 수 있다. 혹은 패턴 변형 등을 방지하기 위해서 막질을 경화시키기 하거나, 막질을 개선시킬 수 있다.
또한, 각 층간 절연막(203 내지 206)을 형성한 후에, 자외선 조사 유닛(UV)(40)에 있어서 자외선 조사를 행한다(단계28-2). 이에 따라, 예컨대 막질을 개질시켜, 절연막 표면의 밀착성을 향상시킬 수 있다.
또한, 이들 전자선 조사와 자외선 조사를 함께 행하도록 하더라도 좋다. 이 경우, 양 처리의 순서는 어느 쪽이 앞이더라도 상관없다.
또, 이들 전자선 조사나 자외선 조사가 행해진 후에는, 도 11에 나타내는 흐름과 마찬가지로 처리를 행한다(단계29 내지 단계33).
도 16은 또 다른 실시예에 따른 흐름도이다. 본 실시예에서는, 단계27까지 도 11에 나타낸 흐름과 마찬가지로 각 층간 절연막(203 내지 206)을 형성한 후에, 전자선 조사 유닛(EB)(39)에 있어서 전자선 조사를 행한다(단계28-1). 이에 따라, 예컨대 절연막을 포러스 형상으로 하여 막의 저유전율화를 도모할 수 있다. 이 후, 가열 처리 장치(38)에 있어서 진공 하에서 가열 처리를 행한다(단계29-1). 이와 같이 진공 하에서 가열 처리를 행하는 것에 의해 저 산소 분위기에서 가열할 수 있기 때문에, 400℃ 이상으로 가열하더라도 기판을 산화시키지는 않는다. 이 가열 처리에 의해서 절연막 최후의 담금질 굳히기(경화 처리)가 행해진다. 본 실시예에서는, 이와 같이 전자선 처리 유닛(EB)(39)과 가열 처리 장치(38)를 동일한 진공/가압 처리 블록(12)에 인접하여 배치시키는 것에 의해, 상압 처리 블록(11)에서 형성된 절연막에 대해, 전자선 조사와 가열 처리를 연속하여 행할 수 있기 때문에, 처리 시간을 단축할 수 있고 양질의 절연막의 형성을 행할 수 있다.
또한, 이러한 진공 하에서의 가열 처리와 전자선 조사의 순서를 변경하여, 단계(28-2) 및 단계(29-2)에서 나타내는 순서로 처리를 행하는 것도 가능하다. 이 경우, 전자 조사 처리에서 막의 포러스화와 최후의 담금질 굳히기를 행하고 있다. 이러한 흐름에 의해서도, 가열 처리와 전자선 조사를 연속하여 행할 수 있기 때문에, 처리 시간을 단축할 수 있고 양질의 절연막의 형성을 행할 수 있다. 또한, 전자선 조사와 가열 처리를 동시에 행할 수 있는 바와 같이, 전자선 처리 유닛(EB)(39) 내에 웨이퍼 W를 가열 처리할 수 있는 히터 기능을 구비한 서셉터를 마련하는 구성으로 해도 좋다.
본 발명은 이상 설명한 실시예에 한정되는 것이 아니라, 각종 변형이 가능하고, 예컨대, 도 17에 나타내는 절연막 처리 시스템과 같이, 상기 실시예에 있어서의 상압 처리 블록(11)과 진공/가압 처리 블럭(12)을 카세트 스테이션(10)을 거쳐서 일체적으로 마련하는 것도 가능하다.
이러한 구성에 의해서도, 상압 처리 블록(11)에서 절연막이 형성되고 나서 진공/가압 처리 블록(12)에서 처리되기까지의 시간을 단축시킬 수 있고, 막질을 양호하게 유지할 수 있다.
또한, 예컨대, 막 두께나 막질을 검사하는 검사 장치 등을 상압 처리 블록(11) 또는 진공/가압 처리 블록(12)에 조립하도록 하더라도 좋다.
또한, 상압 처리 블록(11)의 SOD 도포 처리 유닛(SCT)이나 솔벤트 익스체인지 처리 유닛(DSE)을 도 2에 나타낸 바와 같이 2단 중첩으로 하지 않고도, 수평으로 나란히 배설하더라도 좋다.
도 18은 절연막 처리 시스템의 또 다른 실시예를 나타내는 개략적인 사시도이다. 본 실시예에서는, 상기 실시예와 마찬가지로 상압 처리 블록(11)에 진공/가압 처리 블록(12)이 접속되어 있다. 상압 처리 블록(11)내의 각 유닛의 배치는, 예컨대 도 1에 나타낸 것과 마찬가지의 배치로 할 수 있다. 본 실시예에서는, 진공/가압 처리 블록(12)에 있어서의 유닛 및 로드 록실(31)이 수직으로 2단으로 중첩되어 있는 것이 상이하다. 예컨대, CVD 장치(37) 위에 전자선 조사 유닛(EB)(39)이 배치되고, 도면에서는 숨겨져 보이지 않는 가열 처리 장치(38) 위에 자외선 조사 유닛(UV)(40)이 배치되어 있다. 이들 CVD 장치(37), 가열 처리 장치(38), 전자선 조사 유닛(EB)(39), 자외선 조사 유닛(UV)(40)에는 각각 로드 록실(31)이 접속되고, 각각의 개구부(50)를 거쳐서 웨이퍼가 반송되도록 되어 있다. 또한, 로드 록실(31)에는, 반송실(85)이 접속되고, 반송실(85)에는 반송 유닛(23)이 X 방향, Y 방향 및 Z 방향으로 이동 가능하게 마련되어 있다. 반송실(85)과 로드 록실(31)은, 로드 록실(31)의 개구부(32)를 거쳐서 웨이퍼가 반송되도록 되어 있다. 이러한 시스템에 의해서도, 도 11, 도 15 또는 도 16에서 나타낸 흐름에서 대머신 공정에 있어서의 절연막을 효율적으로 형성할 수 있다.
도 19도 또한, 다른 실시예에 따른 절연막 처리 시스템을 나타내는 개략적인 사시도이다. 이 시스템에서도, 상압 처리 블럭(11)에 대해 진공/가압 처리 블록(12)이 접속되어 있다. 본 실시예에서는, 도 18에 나타낸 진공/가압 처리 블록(12)을 90°회전시킴으로써, 상압 처리 블럭(11)에 반송실(85)을 거쳐서 로드 록실(31) 및 전자선 조사 유닛(EB)(39) 등의 처리 유닛이 수직으로 2단으로 중첩되어 있다. 본 실시예에서도, 상압 처리 블록(11) 내의 각 유닛의 배치는, 예컨대 도 1에 나타낸 배치로 할 수 있다. 또한, 이 경우, 상압 처리 블록(11)과 진공/가압 처리 블록(12)과의 사이의 웨이퍼 반송에 관해서는, 지금까지와 마찬가지로, 상압 처리 블록(11)내의 트랜지션 유닛(TRS)에 있어서의 지지 핀(92)을 거쳐서 행할 수 있다. 즉, 도 55에 도시한 바와 같이 웨이퍼를 반송할 수 있다.
이상과 같은 도 18 및 도 19에 나타내는 실시예에서는, 각 진공/가압 처리 유닛 및 로드 록실(31)이 다단 다열로 배치되어 있기 때문에, 평면적으로 배치하는 구성에 비해 풋프린트가 대폭 향상한다.
이상 설명한 바와 같이, 본 발명에 의하면, 절연막 및 배선 형성 처리에 있어서의 처리 시간을 단축할 수 있고, 또한 도포 절연막질의 상태를 양호하게 유지할 수 있다.

Claims (16)

  1. 기판을 수용하는 카세트가 복수 배열된 카세트 스테이션과,
    상기 카세트 스테이션에 인접하여 마련되고, 상압 하에서 기판 상에 절연막을 형성하기 위한 복수의 제 1 처리 유닛이 배치된 제 1 처리 유닛군과,
    상기 복수의 제 1 처리 유닛에 대해 기판의 반송을 행하는 제 1 반송 유닛과,
    상기 절연막이 형성된 기판에 대해 진공 하에서 또는 가압 하에서 처리를 행하는 복수의 제 2 처리 유닛이 배치된 제 2 처리 유닛군과,
    상기 복수의 제 2 처리 유닛에 각각 접속하여 마련되고, 내부의 압력 제어가 가능한 복수의 로드 록실과,
    상기 제 1 처리 유닛군과 상기 복수의 로드 록실과의 사이에서 기판 반송을 행하는 제 2 반송 유닛
    을 구비하는 것을 특징으로 하는 기판 처리 장치.
  2. 제 1 항에 있어서,
    상기 제 2 처리 유닛은 수평 방향으로 배열되고, 제 2 반송 유닛은 수평 방향의 반송을 행하는 것을 특징으로 하는 기판 처리 장치.
  3. 제 1 항에 있어서,
    상기 제 2 처리 유닛은 수직 방향으로 다단으로 배치되고, 상기 제 2 반송 유닛은 수직 방향의 반송을 행하는 것을 특징으로 하는 기판 처리 장치.
  4. 제 1 항에 있어서,
    상기 제 1 처리 유닛군은, 적어도,
    기판 상에 처리액을 회전 도포하는 도포 처리 유닛과,
    기판에 대해 열적 처리를 실시하는 열 처리 유닛
    을 구비하는 것을 특징으로 하는 기판 처리 장치.
  5. 제 1 항에 있어서,
    상기 제 2 처리 유닛군은, 상기 절연막을 경화시키는 전자선 조사 유닛 및 상기 절연막의 표면 상태를 개질시키는 자외선 조사 유닛 중 적어도 한쪽을 구비하는 것을 특징으로 하는 기판 처리 장치.
  6. 제 5 항에 있어서,
    상기 제 2 처리 유닛군은, CVD 장치를 더 구비하는 것을 특징으로 하는 기판 처리 장치.
  7. 제 1 항에 있어서,
    상기 제 2 처리 유닛과 상기 로드 록실과의 사이에서 기판을 반송하는 반송 암을 더 구비하는 것을 특징으로 하는 기판 처리 장치.
  8. 제 1 항에 있어서,
    상기 제 1 처리 유닛군 중의 적어도 하나의 유닛에 마련되고, 상기 제 1 반송 유닛과 상기 제 2 반송 유닛과의 사이에서 기판의 교환을 행하기 위한 복수의 핀을 더 구비하는 것을 특징으로 하는 기판 처리 장치.
  9. 제 8 항에 있어서,
    상기 제 1 처리 유닛군에 인접하여 마련되고, 기판을 수용하는 카세트가 복수 배열된 카세트 스테이션과,
    상기 복수의 핀을 상기 카세트의 배열 방향으로 이동시키는 수단을 구비하는 것을 특징으로 하는 기판 처리 장치.
  10. 상압 하에서 기판 상에 절연막을 형성하기 위한 복수의 제 1 처리 유닛이 배치된 제 1 처리 유닛군과,
    상기 절연막이 형성된 기판에 대해 진공 하에서 또는 가압 하에서 처리를 행하는 복수의 제 2 처리 유닛이 배치된 제 2 처리 유닛군과,
    상기 복수의 제 2 처리 유닛에 각각 접속하여 마련되고, 내부의 압력 제어가 가능한 복수의 로드 록실과,
    상기 제 1 처리 유닛군과 상기 로드 록실과의 사이에서 기판의 교환을 행하는 반송 유닛과,
    상기 로드 록실에 마련되고, 상기 반송 유닛에 의해 반송된 기판을 상기 제 2 처리 유닛으로 반송하는 반송 암과,
    상기 복수의 제 1 처리 유닛에서 절연막을 형성한 후, 기판을 상기 반송 유닛에 의해 상기 로드 록실에 반송함과 동시에, 상기 반송암에 의해 상기 제 2 처리 유닛 기판을 반송하고, 이 제 2 처리 유닛에서 처리를 행하도록 제어하는 제어부
    를 구비하는 것을 특징으로 하는 기판 처리 장치.
  11. 제 10 항에 있어서,
    상기 제 1 처리 유닛군은, 적어도,
    기판 상에 처리액을 회전 도포하는 도포 처리 유닛과,
    기판에 대해 열적 처리를 실시하는 열 처리 유닛
    을 구비하는 것을 특징으로 하는 기판 처리 장치.
  12. 제 10 항에 있어서,
    상기 제 2 처리 유닛군은, 상기 절연막을 경화시키는 전자선 조사 유닛 및 상기 절연막의 표면 상태를 개질시키는 자외선 조사 유닛 중 적어도 한쪽을 구비하는 것을 특징으로 하는 기판 처리 장치.
  13. 상압 하에서 기판 상에 절연막을 형성하는 복수의 제 1 처리 유닛이 배치된 제 1 처리 유닛군과,
    상기 복수의 제 1 처리 유닛에 대해 기판의 반송을 행하는 제 1 반송 유닛과,
    상기 절연막이 형성된 기판에 대해 진공 하에서 또는 가압 하에서 처리를 행하는 복수의 제 2 처리 유닛이 배치된 제 2 처리 유닛군과,
    상기 복수의 제 2 처리 유닛에 각각 접속하여 마련되고, 내부의 압력 제어가 가능한 복수의 로드 록실과,
    상기 복수의 제 1 처리 유닛과 상기 복수의 로드 록실에 인접하여 마련되고, 기판을 수용하는 카세트가 복수 배열된 카세트 스테이션
    을 구비하는 것을 특징으로 하는 기판 처리 장치.
  14. 제 1 처리 유닛군 내에서 상압 하에서 기판 상에 절연막을 형성하는 공정과,
    상기 제 1 처리 유닛군 내에 배치되어, 제 1 처리 유닛군에 인접하는 제 2 처리 유닛군에 대해 기판의 반송을 행하는 중간 교환부로 기판을 반송하는 공정과,
    상기 중간 교환부로부터 상기 제 2 처리 유닛군으로 반송하는 공정과,
    상기 제 2 처리 유닛군 내에서 진공 하에서 기판으로 전자선을 조사하는 공정
    을 구비하는 것을 특징으로 하는 기판 처리 방법.
  15. 제 14 항에 있어서,
    상기 절연막이 형성된 기판에 대해, 상기 제 1 처리 유닛군 내에서 상압 하에서 가열 처리를 행하는 공정을 더 구비하는 것을 특징으로 하는 기판 처리 방법.
  16. 제 14 항에 있어서,
    상기 절연막이 형성된 기판에 대해, 상기 제 2 처리 유닛군 내에서 진공 하에서 가열 처리를 행하는 공정을 더 구비하는 것을 특징으로 하는 기판 처리 방법.
KR10-2003-7002664A 2001-06-25 2002-06-24 기판 처리 장치 및 기판 처리 방법 KR100499545B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2001191978 2001-06-25
JPJP-P-2001-00191978 2001-06-25
PCT/JP2002/006297 WO2003001579A1 (fr) 2001-06-25 2002-06-24 Dispositif et procede de traitement de substrat

Publications (2)

Publication Number Publication Date
KR20030038712A KR20030038712A (ko) 2003-05-16
KR100499545B1 true KR100499545B1 (ko) 2005-07-05

Family

ID=19030501

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-7002664A KR100499545B1 (ko) 2001-06-25 2002-06-24 기판 처리 장치 및 기판 처리 방법

Country Status (6)

Country Link
US (1) US20040115956A1 (ko)
JP (1) JPWO2003001579A1 (ko)
KR (1) KR100499545B1 (ko)
CN (1) CN1266745C (ko)
TW (1) TW588403B (ko)
WO (1) WO2003001579A1 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2004265189B2 (en) 2003-08-15 2010-03-04 Banyu Pharmaceutical Co., Ltd. Imidazopyridine derivatives
US7611996B2 (en) * 2004-03-31 2009-11-03 Applied Materials, Inc. Multi-stage curing of low K nano-porous films
JP4381909B2 (ja) * 2004-07-06 2009-12-09 大日本スクリーン製造株式会社 基板処理装置および基板処理方法
US7918940B2 (en) 2005-02-07 2011-04-05 Semes Co., Ltd. Apparatus for processing substrate
KR101233059B1 (ko) * 2005-06-22 2013-02-13 액셀리스 테크놀로지스, 인크. 유전 물질을 처리하는 장치 및 프로세스
US20080242118A1 (en) * 2007-03-29 2008-10-02 International Business Machines Corporation Methods for forming dense dielectric layer over porous dielectrics
JP4840872B2 (ja) * 2007-03-29 2011-12-21 東京エレクトロン株式会社 基板処理装置及びその大気搬送ユニット
KR20140005855A (ko) * 2010-08-23 2014-01-15 노르스크 히드로 아에스아 프리플럭스 코팅의 브레이징
JP5779168B2 (ja) * 2012-12-04 2015-09-16 東京エレクトロン株式会社 周縁部塗布装置、周縁部塗布方法及び周縁部塗布用記録媒体
US9012912B2 (en) * 2013-03-13 2015-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Wafers, panels, semiconductor devices, and glass treatment methods
CN115004110A (zh) * 2020-07-07 2022-09-02 朗姆研究公司 用于图案化辐射光致抗蚀剂图案化的集成干燥工艺

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US119678A (en) * 1871-10-03 Improvement in saws for sawing fret-holes in fan-sticks
JPH0666295B2 (ja) * 1983-06-29 1994-08-24 東京応化工業株式会社 多段プラズマ処理装置
EP0166319B1 (en) * 1984-06-14 1993-03-17 Sumitomo Electric Industries Limited Process for producing an insulated twisted electric wire
JPH0734426B2 (ja) * 1986-06-25 1995-04-12 日本電気株式会社 レジスト材の塗布現像装置
US5310410A (en) * 1990-04-06 1994-05-10 Sputtered Films, Inc. Method for processing semi-conductor wafers in a multiple vacuum and non-vacuum chamber apparatus
JP3654597B2 (ja) * 1993-07-15 2005-06-02 株式会社ルネサステクノロジ 製造システムおよび製造方法
JPH0936195A (ja) * 1995-07-14 1997-02-07 Dainippon Screen Mfg Co Ltd 基板処理装置
JP3510727B2 (ja) * 1995-12-01 2004-03-29 大日本スクリーン製造株式会社 基板処理装置
US5669977A (en) * 1995-12-22 1997-09-23 Lam Research Corporation Shape memory alloy lift pins for semiconductor processing equipment
US6176667B1 (en) * 1996-04-30 2001-01-23 Applied Materials, Inc. Multideck wafer processing system
US6091498A (en) * 1996-07-15 2000-07-18 Semitool, Inc. Semiconductor processing apparatus having lift and tilt mechanism
US6080526A (en) * 1997-03-24 2000-06-27 Alliedsignal Inc. Integration of low-k polymers into interlevel dielectrics using controlled electron-beam radiation
TW444275B (en) * 1998-01-13 2001-07-01 Toshiba Corp Processing device, laser annealing device, laser annealing method, manufacturing device and substrate manufacturing device for panel display
US6719516B2 (en) * 1998-09-28 2004-04-13 Applied Materials, Inc. Single wafer load lock with internal wafer transport
CN1347566A (zh) * 1999-04-16 2002-05-01 东京电子株式会社 半导体器件的制造方法及其制造生产线
JP3557382B2 (ja) * 1999-05-24 2004-08-25 東京エレクトロン株式会社 基板処理装置
TW504941B (en) * 1999-07-23 2002-10-01 Semiconductor Energy Lab Method of fabricating an EL display device, and apparatus for forming a thin film
KR100701718B1 (ko) * 1999-09-14 2007-03-29 동경 엘렉트론 주식회사 기판처리방법
JP3623134B2 (ja) * 1999-09-14 2005-02-23 東京エレクトロン株式会社 基板処理装置
US20010043989A1 (en) * 2000-05-18 2001-11-22 Masami Akimoto Film forming apparatus and film forming method
US6977014B1 (en) * 2000-06-02 2005-12-20 Novellus Systems, Inc. Architecture for high throughput semiconductor processing applications

Also Published As

Publication number Publication date
TW588403B (en) 2004-05-21
US20040115956A1 (en) 2004-06-17
CN1491431A (zh) 2004-04-21
JPWO2003001579A1 (ja) 2004-10-14
CN1266745C (zh) 2006-07-26
WO2003001579A1 (fr) 2003-01-03
KR20030038712A (ko) 2003-05-16

Similar Documents

Publication Publication Date Title
KR100897771B1 (ko) 막형성방법 및 막형성장치
KR100722585B1 (ko) 성막방법 및 막 형성 시스템
JP3990920B2 (ja) 膜形成方法及び膜形成装置
JP3769426B2 (ja) 絶縁膜形成装置
KR100628584B1 (ko) 기판처리장치 및 기판처리방법
KR100687950B1 (ko) 기판처리장치
KR100499545B1 (ko) 기판 처리 장치 및 기판 처리 방법
KR20020037695A (ko) 기판 처리장치 및 기판 처리방법
US20050268849A1 (en) Film forming apparatus and film forming method
KR20010105258A (ko) 성막장치 및 성막방법
JP3599322B2 (ja) 基板処理装置及び基板処理方法
JP2009076869A (ja) 基板の処理方法、プログラム及びコンピュータ記憶媒体
JP3623134B2 (ja) 基板処理装置
JP4209658B2 (ja) 基板処理装置
JP4043022B2 (ja) 成膜装置及び成膜方法
JP3706819B2 (ja) 基板処理装置
JP3606560B2 (ja) 基板処理装置
JP4048192B2 (ja) 基板処理装置
KR100689346B1 (ko) 기판처리장치
JP2003084456A (ja) 膜形成方法及び膜形成装置
JP2004235343A (ja) 基板処理方法及び基板処理装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090623

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee