CN1257547C - 多相低介电常数材料及其沉积方法与应用 - Google Patents

多相低介电常数材料及其沉积方法与应用 Download PDF

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Abstract

本发明公开了一种低介电常数多相材料，其可被作为内连绝缘体用于IC芯片。该材料为一种具有两种或更多的相的介电材料，其包括：一第一相，主要包括Si，C，O和H；以及，至少一种第二相，散布在所述第一相中，所述至少一种第二相主要包含C，H和大量纳米尺寸的孔隙，所述介电材料具有不超过3.2的介电常数。另外，还公开了一种利用等离子增强化学气相沉积技术制造该多相低介电常数材料的膜的方法。并进一步公布了包含利用该方法制备该多相低介电常数材料的绝缘层的电子器件。

Description

多相低介电常数材料及其沉积方法与应用
技术领域
本发明一般地涉及一种具有低介电常数的多相材料，一种制造此材料的薄膜和包含此种薄膜的电子器件的方法。特别地，本发明涉及一种低介电常数，多相材料，其被用于层内(intralevel)或层间(interlevel)介电膜、盖层材料或ULSI中后端线(back-end-of-the-line)(BEOL)引线结构的硬掩模/抛光终止层、具有该膜的电子结构和制作该膜和结构的方法。
背景技术
近年来在ULSI电路中使用的电子器件的尺寸持续地缩小不仅增加了层间电容，而且增加了BEOL金属镀层的电阻。其合成效果是增加了ULSI电子器件中的信号延迟。为了改善未来ULSI电路的切换性能，需要利用低介电常数(k)绝缘体，特别是介电常数比氧化硅低很多的介电材料来降低电容。低k值的介电材料已经可以从市场上获得，比如k值为2.0的聚四氟乙烯(PTFE)就是这样一种材料。然而，这些介电材料在300～350℃以上的温度下的热稳定性并不好。这使得在这些介电材料在被集成到ULSI芯片的过程中失效，而该ULSI芯片需要在至少400℃下的热稳定性。
已经考虑过在ULSI器件使用的低k材料包括包含Si，C，O的聚合物，例如甲基硅氧烷，甲基倍半氧化物和其他有机及无机聚合物。比如在N.Hacker等发表在Mat.Res.Soc.Symp.Proc.，vol.476(1997)P25的“Properties of new low dielectric constant spin-on silicon oxide baseddielectrics”中描述到的材料就满足这种热稳定性要求，即使是这样，在利用旋涂(spin-on)技术制备膜至集成到内连(interconnect)结构中所要求的厚度时，裂纹很容易在该材料中传播。更进一步来说，这种早期材料价格昂贵，并很难实现大规模生产。与这种情况相反的是，大多数VLSI和ULSI芯片的制造步骤都是通过等离子体增强化学或物理汽相沉积技术实现的。利用现有的工艺设备通过PECVD技术制造低k材料可以在生产过程中简化其集成，降低生产成本，并且产生更少的有害废物。在这里引用一个被转让给与本发明相同的同一授让人的代审查专利申请(序列号09/107,567)来作为参考。该申请描述了一种含有Si，C，O和H原子的介电常数不高于3.6并且具有非常低裂纹扩展速度的低介电常数材料。进一步减小该材料的介电常数将进一步改善包含该材料的电子器件的性能。
因此，本发明的一个目的就是提供一种包含两个或者更多相、具有不超过3.2的介电常数的低介电常数材料。
本发明的另一个目的是提供一种制造本发明的多相材料的方法。
本发明目的还有提供一种制造多相材料的方法；其中，该材料的第一相是一个氢氧化硅碳膜(包含Si，C，O和H，因此称为SiCOH)，并且至少一个第二相主要包含C和H原子。
本发明的目的还有制备一种包含纳米级孔穴的多相材料。
本发明的目的还有制备一种介电常数至少比单相SiCOH介电材料低10％的多相材料。
本发明的目的还有提供一种利用早先的包含两种或者更多不同先体分子的早先混合物制造低介电常数、热稳定的多相膜的方法。
本发明还有一个目的是提供一种在一个平行板等离子体增强化学气相沉积室中制造包括两个或者更多相低的介电常数材料的方法。
本发明还有一个目的是提供一种利用旋转等离子体增强化学气相沉积室中制造包括两个或者更多相低的介电常数材料的方法。
本发明还有一个目的是提供一种制造在BEOL内连结构的电子结构中作为层内或层间介电层的多相材料的方法。
本发明还有一个目的是提供一种内部应力低并且介电常数不高于3.2的多相材料。
本发明还有一个目的是提供一种包含在BEOL线结构中作为层内或层间电介质的绝缘材料层的，且其中至少一层绝缘材料是一种多相材料的电子结构。
本发明还有一个目的是提供一种包含在BEOL线结构中作为层内或层间电介质的绝缘材料层的，且其中至少有一介电盖层是由不同材料构成，并作为一反应离子刻蚀硬掩模，一抛光终止层或者一扩散阻挡的电子结构。
发明内容
根据本发明，提出了一种包含两个或者更多相的新型介电材料，其中第一相为由SiCOH构成。该发明进一步提供了一种在等离子体增强化学气相沉积室中通过使包含Si，C，O和H的一种第一前驱体气体和至少一种主要包含C，H，和可选的F，N和O的第二前驱体气体反应来制造该多相材料的方法。本发明还提供了一种包含在BEOL线型结构中作为层内或层间电介质的绝缘材料层的电子结构。
在优选实施例中，描述了一种制造双相膜的方法。该双相膜中第一相由氢氧化硅碳构成，而第二相主要由C和H原子构成。实施该方法的步骤是：首先，提供一个等离子体增强化学气相沉积室，将电子结构置入沉积室内，将含有Si，C，O和H原子的第一前驱体气体注入该沉积室，将含有C，H和可选的F，N和O原子的第二前驱体气体混合物注入沉积室内，并且在衬底上沉积一层双相膜。也可以将沉积得到的薄膜在不低于300℃的条件下进行至少0.25小时的热处理。该方法还可以包含如下步骤：提供一个带有面积介于300cm2和700cm2的导电区域的衬底卡盘，以及，衬底到顶部电极的1cm到10cm之间的间隙。在其中至少一个上施加RF功率。衬底可以放置在施加了功率的电极上或者接地的电极上。
所使用的该第一前驱体可以从至少包含Si，C，O和H原子中的一些的分子中选择。氧化分子，比如O2和N2O可以被加入到该第一前驱体中。优选地，该第一前驱体选自具有环形结构的分子，如甲基硅烷与诸如O2和N2O等氧化剂混合成的1，3，5，7-四甲基环四硅氧烷(TMCTS或者C4H16O4Si4)，四乙基环四硅氧烷(C8H24O4Si4)，癸甲基环四硅氧烷(C10H30O5Si5)，或者包含Si，O和C的前驱体的混合物。该前驱体作为气体被直接传输运到反应器、作为气化液体直接在反应器中传输或者由惰性载气输运，比如氦或者氩。该前驱体混合物还可以包含诸如氮，氟及锗等元素。
所使用的该第二前驱体气体混合物可以从至少包含C和H原子的分子中选择。可选地，O，N或者F原子可以被包含到该分子中，或者包含这些原子的分子可以被加入到该前驱体混合物中。在一个实施例中，该第二前驱体从一组由环状结构，并包含C，H原子的分子中选择，比如环碳氢化合物，环醇，环醚，环醛，环酮，环酯，酚，环(或双环[2..1.]庚-2，5-二烯)，降冰片烯2，5-降冰片二烯(或双环[2.2.1]庚-2，5-二烯)，降冰片烷(或双环[2.2.1]庚烷)。其他的例子还有三环[3.2.1.0]辛烷，螺[5.6]癸烷以及类似的物质。或者，也可以使用包含5-12个碳原子的环碳氢化合物(环戊烷，环己烷及类似物质)或者包含6-12个碳原子的环芳香族碳氢化合物(苯，甲苯，二甲苯及类似物质)。可选地，O或F原子也可以被包含在该分子中，或者含有这些原子的分子可以被加入到前驱体混合物中。
在另一个实施例中，介绍了一种制造包含氢氧化硅碳、第二相主要包含C和H原子的双相膜的方法。具体方法步骤为提供一个平行板沉积室；将电子结构置入沉积室；提供一个远程等离子体源；注入包含Si，C，O和H原子的第一前驱体气体到等离子体源中，并且经过源注入到沉积室中；直接将包含C，H和可选的O原子的第二种气体混合物注入到沉积室中；在衬底上沉积多相膜。
在另一个实施例中，描述了一种多相膜。该多相膜的制备方法与上面提到的制备双相膜的工序相同，但是包含C，H，和可选的F，N和O的第二前驱体气体至少由两种分子构成。比如，该混合物包含至少一种前面提到的环分子和从由烷烃，烯烃，炔，醚，醇，酯，酮，醛，胺，或者其他包含O，N或者F的非环碳氢化合物构成的一组中选出的至少一种分子。
本发明的多相材料的沉积还包括步骤将衬底温度设定在约25℃到约400℃之间，将RF功率密度设置在约0.02W/cm2到约5.0W/cm2之间，将第一前驱体流速设置在约5sccm到约1000sccm之间，将第二前驱体中第一种气体的流速设置在约5sccm到约1000sccm之间，将第二前驱体中第二种气体的流速设置在约5sccm到约1000sccm之间，将沉积室内的气压设置在约50m Torr到约10Torr之间，并且将DC偏压设置在约0VDC到约-400VDC之间。
本发明还引出了一种具有在包含预先处理的半导体衬底BEOL互连结构中作为层内或者层间电介质的绝缘材料层的电子结构。该BEOL结构具有嵌入第一层绝缘物质的第一金属区，嵌入包含多相材料的第二层绝缘材料的第一导体区，该第二层绝缘材料与该第一层绝缘材料形成紧密接触，该第一导体区与该第一金属区形成电连接，与该第一金属区形成点连接并且嵌入包含多相材料的第三层绝缘材料的第二导体区，其中该第三层绝缘材料与第二层绝缘材料形成紧密接触的介电盖层，以及还可包括一个位于第二层绝缘材料和第三层绝缘材料之间的介电盖层，以及一个位于第三层绝缘材料顶部的一第二介电层。
该介电盖层材料可选自氧化硅、氮化硅、氮氧化硅，耐熔金属硅氮化物(该耐熔金属为Ta，Zr，Hf或者W)，碳化硅，碳氧化硅以及它们的含氢化合物中选择。该第一和第二介电盖层可以从与介电材料相同的一组中选择。第一层绝缘材料可以是氧化硅、碳化硅或者这些材料的各种掺杂，比如PSG或者BPSG。该电子结构还可以进一步包括通过将一种介电材料沉积到第二或第三层绝缘材料中至少一个上形成的一扩散阻挡层。该电子结构还可以包括一个位于第二层绝缘材料顶上作为RIE硬掩模/抛光终止层的介电层和一个位于RIE硬掩模/抛光终止层顶上的电介质扩散阻挡层。该电子结构还可以进一步包括一个位于第二层绝缘材料顶部的第一介电RIE硬掩模/抛光终止层，一个位于第一层介电抛光终止层顶部的第一介电RIE扩散阻挡层，一个位于第三层绝缘材料顶部的第二介电RIE硬掩模/抛光终止层和一个位于第二层介电抛光终止层顶部的第二介电RIE扩散阻挡层。该电子结构还可以进一步包括一个位于多相层间介电材料与多相层间介电材料之间的与前述材料相同的介电盖层。
附图说明
上述以及其它的本发明的目的，特征以及优点将通过如下的详细说明和附变得明显易懂。
图1是本发明中平行板化学气相沉积室的截面图。
图2A是本发明中双相材料的放大截面图。
图2B是本发明双相材料中第一相的随机共价结构的示意说明。
图3是本发明中三相材料的放大截面图。
图4是利用四甲基环四硅氧烷(TMCTS)和氦的混合物沉积得到的单相SiCOH膜的FTIR(复利叶变换红外)谱。
图5是利用将TMCTS+He和2，5-降冰片二烯(或双环[2.2.1]庚-2，5-二烯)的混合物沉积得到的本发明的双相材料的FTIR谱。
图6是本发明中具有由多相材料构成的层内和层间介电层的电子器件放大截面图。
图7是本发明图6中具有沉积在多相材料顶部上的附加扩散阻挡介电盖层的电子结构的放大截面图。
图8是本发明图7中具有沉积在抛光终止层顶部上的一个附加RIE硬掩模/抛光终止层介电盖层和一个介电盖层扩散阻挡层的电子结构的放大截面图。
图9是本发明图8中具有沉积在多相材料顶部上的附加RIE硬掩模/抛光终止介电层的电子结构的放大截面图。
具体实施方式
本发明公开了一种具有低介电常数新型多相材料，以及制备该材料的膜的方法。在优选实施例中公开的材料包括至少两相，其中第一相为一种包含在共价键接网络中的Si，C，O和H且介电常数不大于3.6的一种的氢氧化硅碳(SiCOH)材料的“主(host)”基体。本发明的材料的另一相主要包括C和H原子。该多相材料还可包含分子尺度的孔隙，比如直径大约在0.5到20纳米之间。本发明还公开了一种在一个平行板等离子体增强化学气相沉积室内制备一种多相材料的方法。可以使用包含Si，C，O和H原子以及可选的具有环形结构的分子的第一前驱体气体，和包含一种或多种由碳和氢原子构成的分子的第二前驱体气体或者气体混合物来形成这种多相膜。本发明中的低介电常数多相膜还可以在不低于300℃的环境下进行不少于0.5小时的热处理来降低其介电常数。
在这个热处理步骤中，来源于主要包含碳和氢原子的第二前驱体气体(或者气体混合物)的分子碎块可以发生热解并且可被转化为更小的分子，从膜中释放出来。可选地，利用这种分子碎块转化与释放过程，在膜中，孔隙可能进一步发展。膜的密度因此会降低。
本发明公开了一种制备包含两种或者更多相，具有低介电常数，比如低于3.2，适合用于集成在BEOL引线结构中的材料的方法。示出利用用于加工200mm晶片的PECVD反应器10制备的模。气体前驱体通过与衬底卡盘12分开的气体分布板(gas distribution plate)(GDP)14被引入反应器10中，，并且可以通过气泵端口18被抽出。RF功率20被连接到衬底卡盘12上并传输到衬底22上。出于实际应用目的，所有其它反应器部件均接地。因此衬底22获得了一个负偏压，其大小依赖于反应器的几何尺寸和等离子体参数。在一个不同的实施例中，RF功率20可以加到与沉积室电学绝缘的GDP14上，而将衬底卡盘12接地。在另一个实施例中，可以使用多于一个的电源供电。比如可在相同的RF频率下运行的两个电源，或者一个可在低频下运行、一个可在高频下运行的两个RF电源。该两个电源可以连接到同一个电极上或者连接到分立的电极上。在另一个实施例中，在沉积过程中RF电源可被脉冲式地开和关。在低k膜的沉积过程中得到控制的参数有RF功率、前驱体混合物和流速、反应器内的压强、以及衬底温度。下面是利用第一前驱体(TMCTS)和一种第二前驱体2，5-降冰片二烯(也称为双环[2.2。1]庚-2，5-二烯，或者BCHD)得到本发明膜的沉积的第一实施例。在此实施例中，TMCTS前驱体蒸汽利用作为载气的He传输到反应器当中。可选地，在沉积完成以后对膜进行400℃下的热处理来降低k。
现在参考图2，该放大截面图显示的是本发明中的双相材料。其第一相31是一种包含Si，C，O和H在一种共价键接网络中的氢氧化硅碳(SiCOH)材料“主”基体，并且具有不大于3.6的介电常数。图2B显示的是该第一相的共价键接网络结构。
现在参考图2B，暗线表示Si，C，O和H原子之间的共价键。这是一个随机网络，所以结构中没有基本重复单元。氢原子用H表示，标记为1。网络中的氧原子用O表示，标记为2。网络中的碳原子用C表示，标记为3。网络中的硅原子表示为四根线的交点，标记为4。氧原子2位于两个C原子或者Si原子之间。位于本发明材料的第一相中的是本发明材料的第二相32。该第二相主要包括C和H原子。该多相材料进一步还可以包含多个纳米尺寸的孔隙，比如直径大约在0.5到200纳米之间。该第一相的共价键接网络结构，或“主”基体，如图2B所示。
参照图3，该放大的截面图显示的是本发明中的三相材料。其第一相33是一种在共价键接网络中包含Si、C、O和H，并且介电常数不大于3.6的氢氧化硅碳材料(SiCOH)的“主”基体。其第一相的结构如图2B所示。在第一相内部的是本发明材料的第二相34和本发明材料的第三相35。该第二相主要包含C和H原子，并且有大量纳米尺寸，如直径大约在0.5到200纳米之间的孔隙。
该第三相35可以是基体中由于“客(guest)”分子的存在而形成的空位(open region)。该空位可以是客分子的存在引入的，破坏了本发明多相材料的第一相的随机网络(图2B)的空隙。或者，该第三相包含C和H原子，并具有大量纳米尺寸的孔隙。该孔隙的尺寸可以比双相物中的孔隙尺寸大。具体地说，第三相中的孔隙直径介于0.5到100nm之间。
实施例1
在本实施例中，在膜沉积过程中以连续模式使用一种等离子体。该气体混合物包括由流速为30sccm的TMCTS+He和流速为3sccm的BCHD组成的混合物。反应器内的压强保持为500m Torr。衬底放置在通电电极上，电极上加的RF功率为15W，频率为13.56MHz。衬底得到-17VDC的自(self)负偏压。因此在该沉积条件下沉积的该膜的介电常数为k＝3.13。在400℃进行4小时的退火以后，该膜的介电常数为k＝2.91。
现在参照图4和5讨论第一实施例的结果。图4是一个典型SiCOH膜的复利叶变换红外(FTIR)谱。该谱线显示在1000-1100cm-1处有一个强Si-O吸收带，在1275cm-1有一个Si-CH3吸收峰，在2150-2250cm-1有一个Si-H吸收带，在2900-3000cm-1有一个C-H弱吸收峰。在表1中对比了在SiCOH膜中CH，SiH和Si-CH3峰与SiO峰之间的相对强度。
图5是利用(TMCTS+He)+BCHD的混合物制备的多相膜的FTIR谱。如图4，该谱线显示了Si-O，Si-CH3，Si-H以及C-H的吸收峰。然而，多相膜在2900-3000cm-1的C-H吸收带的强度要比图4中显示的SiCOH膜的强很多。在表1种对比了在该膜中CH，SiH和SiCH3峰与SiO峰之间的相对强度。从表中可以看出，多相膜C-H峰的积分面积是Si-CH3峰积分面积的40％，而只有SiCOH膜的Si-CH3峰的积分面积的2％。这清楚地表明多相膜除了SiCOH相以外，还具相当数量的二级CHx(碳氢化合物)相。存在二级相的另一个证据是图5的该多相材料膜的图谱中Si-O峰的劈裂。
表一FTIR吸收峰相对积分密度
  材料   CH/SiO(％)   SiH/SiO(％)   SiCH/SiO(％)
  SiCOH   2   8   6
  多相材料   40   6   3
实施例2
在此实施例中，在膜沉积过程中以连续模式使用等离子体。该气体混合物包括流速为30sccm的TMCTS+He和流速为1sccm的BCHD构成的混合物。反应器内的压强保持为500m Torr。衬底放置在通电电极上，电极上加的RF功率为6W，频率为13.56MHz。衬底得到-25VDC的自负偏压。在该沉积条件下沉积的该膜的介电常数k＝2.82。在400℃下进行4小时的退火以后，该膜的介电常数为k＝2.81。
实施例3
在此实施例中，在膜沉积过程中以脉冲模式使用等离子体。例如每个循环周期中等离子体开启18ms，等离子体关闭182ms。其它条件与实施例2相同。
实施例4
在此实施例中，在膜沉积过程中以连续模式使用等离子体，同时使用不同的三甲基硅烷前驱体。反应器内的压强保持为200m Torr。衬底放置在通电电极上，电极上加的RF功率为9W，频率为13.56MHz。衬底得到-200VDC的自负偏压。如此沉积得到的双相膜的主相包含Si，C和H，但是没有O。
实施例5
在此实施例中，使用与例1中描述的方法相类似的方法制备多相膜，唯一的区别在于额外的叔丁基醚(TEB)的非环碳氢化合物被加入到气体混合物当中。这样制备的膜包含一个SiCOH基体，一个具有CH环结构的CHx相和一个具有CH线结构的CHy相。如果环状碳氢化合物前驱体包含酚环，则膜中的第一CHx相包含芳香族CH结构。
本发明中的新型材料包括两种或者更多相。该第一相成分包括Si，C，O和H原子。合适的浓缩范围可以很方便地从如下数据中选择：约5-约40原子百分比(atomic percent)之间的Si，约5-约45原子百分比之间的C，约0-约50原子百分比之间的O，约10-约55原子百分比之间的H。值得注意的是，当O的原子百分比为0时，将会生产出与SiCOH性质类似的SiCH合成物，因此也可以作为本发明合成物应用。例如，实施例4中介绍的包含没有氧的SiCH的第一相的膜。该SiCH膜可以通过向等离子增强化学气相沉积室内注入包含Si，C和H的前驱体气体的方法沉积得到。第二相成分包括C，H和可选的F和O原子。合适的浓缩范围可以很方便地从如下数据中选择：约90-约45原子百分比之间的C，约10-约55原子百分比之间的H。本发明的材料还包括分散在多相材料中的分子尺寸的孔隙。本发明的材料合成物还可包括至少一种如F，N或者Ge的元素，同时产生类似的需要的结果。
如上沉积的膜的FTIR谱的特征与如图5所示的情况相似。该谱线具有在1000-1100cm-1处的一个强Si-O吸收带，在1275cm-1处的一个Si-CH3吸收峰，在2150-2250cm-1处的一个Si-H吸收带，在2900-3000cm-1处的一个强C-H吸收带。在表1种对比了在SiCOH膜中CH，SiH和SiCH3峰与SiO峰之间的相对强度。吸收峰的相对强度会随着沉积条件和前驱体气体的改变而改变。SiO的吸收带能够通过反卷积化为位于1070cm-1和1030cm-1的两个分立峰。其中第一个峰表明存在一种纳米多孔(nanoporous)，Si-O笼型结构。多相膜中C-H峰积分面积与Si-CH3峰积分面积的比例(40％，如表1所示)与SiCOH膜中数值仅为2％的该比例形成鲜明对比，其清楚地表明多相膜中除了SiCOH相还包含大量二级CHx(碳氢化合物)相。
其它气体，比如Ar，H2和N2可以作为传输气体。如果该前驱体具有足够强的蒸汽压，则不需要任何传输气体。另一种将液态前驱体传输到等离子体反应器中的方法是利用液态传输系统。如果需要调整低k膜的性质，可以将含有气体的氮、氢、锗、或者氟加入到反应器中的混合气体中。从而多相膜中就可含有诸如Ge，N和F的原子。
如果需要，还可以将沉积得到的多相膜在进行集成工艺之前，另外通过蒸发剩余易挥发成分和稳定膜的尺寸，或者只是稳定膜的尺寸来进行调整。该稳定工艺通过在炉内的温度设定在300℃到400℃之间，时间在0.25小时到4小时之间的退火来实现。该稳定工艺还可以通过300℃以上的快速热退火工艺实现。利用本发明的新工艺得到的多相膜的介电常数不高于3.2。利用本发明的工艺得到的多相膜的热稳定性至少可以达到350℃。
利用本发明工艺制备的多相膜介电常数k＜3.2，并且在通常温度高达400℃的BEOL互连结构集成工艺中可以表现出良好的热稳定性。而且该多相膜在水中具有非常低的裂纹扩展速率(crack propagation)，比如低于10-9m/s甚至10-11m/s。因此，本发明的新型材料和工艺可以简单地应用到作为用于逻辑和存储器件的BEOL中的层内和层间介电材料的多相膜的生产当中。
图6-9中表示的是使用本发明的新型方法得到的电子器件。需要指出的是，图6-9表示的只是本发明方法的几个实施例，而实际上无数种其它器件可通过本发明的新型方法获得。
在图6中表示的是一个建立在硅衬底32上的电子器件30。在硅衬底32顶上，首先制作了其间嵌有第一金属区36的一绝缘材料层34。在第一金属区36经过了CMP工艺处理以后，在该第一层绝缘材料34和第一金属区36上面沉积一层本发明的多相膜38。第一层绝缘材料34可适当地由氧化硅、氮化硅，这些材料的各种掺杂或者任何其他合适的绝缘材料适当地制作出来。然后利用光刻工艺将多相膜38形成图形，并且在上面沉积一层导体层40。在第一导体层40经过了CMP工艺处理以后，使用等离子体增强化学气相沉积工艺在第一多相膜38和第一导体层40上面覆盖一第二多相膜层44。导体层40可以由金属材料或者非金属导电材料沉积得到。比如该金属材料可以是铝或铜，该非金属材料可以是氮化物或者多晶硅。第一导体层40与第一金属区36形成电连接。
在第二多相膜层44上进行的光刻工艺完成以后，通过第二导体材料的沉积工艺形成第二导体区50。第二导体区50也可由金属材料或者非金属导体材料沉积得到，与第一导体层40的沉积方法类似。第二导体区50与第一导体区40形成电连接，并且嵌入第二多相隔离层44中。第二层多相膜与第一层绝缘材料38形成紧密接触。在这个实施例中，第一层多相绝缘材料38是一种层内介电材料，而该第二层绝缘材料，比如多相膜44既是层内介电材料又是层间介电材料。基于多相膜的低介电常数，利用第一绝缘层38和第二绝缘层44可以得到出色的绝缘性质。
图7显示的是与图6中的电子器件30类似的本发明电子器件60，只是具有附加的一层位于第一绝缘材料层38和第二绝缘材料层44之间的介电盖层62。该介电盖层62可以适当地由氧化硅、氮化硅、氮氧化硅，耐熔金属硅氮化物(该金属为Ta，Zr，Hf或者W)，碳化硅，碳氧化硅(SiCO)以及它们的含氢化合物形成。这个额外的介电盖层62的功能是作为扩散阻挡层阻止第一导体层40扩散进入第二绝缘材料层44或者进入更低的层，特别是进入34层和32层。
图8示出另一个本发明的备选实施例的电子器件70。在电子器件70中，采用了两个额外的作为RIE掩模和CMP(化学机械抛光)抛光终止层的介电盖层72和74。第一介电盖层72沉积在第一多相绝缘材料层38的顶上，作为RIE掩模。第二介电层74被用来为将第一导体层平面化的CMP工艺提供一个终止点。抛光终止层74可以适当地利用氧化硅、氮化硅、氮氧化硅，耐熔金属硅氮化物(该耐熔金属为Ta，Zr，Hf或者W)，碳化硅，碳氧化硅(SiCO)以及它们的含氢化合物经过沉积得到。介电层72的上表面与第一导体层40在同一平面内。可以在第二多相绝缘材料层44的顶上增加第二介电层74达到同样的目的。
图9是另一个本发明的备选实施例电子器件80。在这个备选实施例中沉积了额外的介电材料层82以将第二绝缘材料层44分为两个分立的层84和86。因此图8中由多相材料形成的层内和层间介电层44在通道92与内连(interconnect)94之间的边界处被分为一个层内介电层84和一个层间介电层86。额外的扩散阻挡层96还被沉积到上介电层74的顶上。这个备选实施例电子结构80的附加的优点在于作为RIE刻蚀终止的介电层82可以提供出色的内连深度控制。
另一个备选实施例可包括具有作为在包括预先处理过的半导体衬底的引线结构的层内或层间电介质的绝缘材料的一种电子结构。该电子结构包括：嵌入第一层绝缘材料的第一金属区；嵌入第二层绝缘材料的第一导体区，其中，该第二层绝缘材料中的绝缘材料与第一层绝缘材料形成紧密接触；以及，第一导体区与第一金属区形成电连接；第二导体区与第一导体区形成电连接，并被且嵌入第三层绝缘材料中，其中该第三层绝缘材料与该第二层绝缘材料形成紧密接触；一第一介电盖层位于第二层绝缘材料和第三层绝缘材料之间；一第二介电盖层位于第三层绝缘材料顶上；其中第一个第二介电盖层由包括Si，C，O和H原子的材料，或者优选地含有多相成分。
本发明的另一个备选实施例包括具有作为在包括预先处理过的半导体衬底的引线结构的层内或层间电介质的绝缘材料的一种电子结构。该电子结构包括：嵌入一第一层绝缘材料的一第一金属区；嵌入与该第一绝缘材料层形成紧密接触的一第二绝缘材料层的一第一导体区，该第一导体区与该第一金属区形成电连接；与该第一导体区形成电连接并且被嵌入一第三绝缘材料层的一第二导体区，该第三绝缘材料层与该第二绝缘材料层形成紧密接触；沉积在该第二和第三层绝缘材料中至少一个上的，由包含Si，C，O和H原子的多相材料构成的一扩散阻挡层。
另一个备选实施例包括具有作为在包括预先处理过的半导体衬底的引线结构的层内或层间电介质的绝缘材料的一种电子结构。该电子结构包括：嵌入一第一绝缘材料层中的一第一金属区；嵌入与该第一绝缘材料层形成紧密接触的一第二绝缘材料层的一第一导体区，该第一导体区与该第一金属区形成电连接；与该第一导体区形成电连接，并且被嵌入一第三绝缘材料层的一第二导体区，该第三绝缘材料层与该第二绝缘材料层形成紧密接触；位于该第二绝缘材料层顶上的一反应离子刻蚀(RIE)硬掩模/抛光终止层；以及，位于该RIE硬掩模/抛光终止层顶上的一扩散阻挡层，其中该RIE硬掩模/抛光终止层和该扩散阻挡层由包含Si，C，O和H原子的多相材料构成。
另一个备选实施例包括具有作为在包括预先处理过的半导体衬底的线型结构内层内或层间电介质的绝缘材料的一种电子结构。该电子结构包括：嵌入一第一绝缘材料层内部的一第一金属区；嵌入与该第一绝缘材料层形成紧密接触的一第二绝缘材料层的一第一导体区；与该第一导体区形成电连接，并且被嵌入一第三绝缘材料层的一第二导体区，该第三绝缘材料层与该第二绝缘材料层紧密接触；位于该第二绝缘材料层顶上的一第一RIE硬掩模/抛光终止层；位于该第一电介质RIE硬掩模/抛光终止层顶上的一第一扩散阻挡层；位于该第三层绝缘材料顶上的一第二电介质RIE硬掩模/抛光终止层；以及，位于该第二电介质RIE硬掩模/抛光终止层顶上的一第二扩散阻挡层，其中该RIE硬掩模/抛光终止层和该扩散阻挡层由包含Si，C，O和H原子的多相材料构成。
本发明的另一个备选实施例包括一个具有作为引线结构的层内或层间电介质的多层绝缘材料的一种电子结构，该结构与前述结构相似，该结构还包括由包含Si，C，O和H原子的多相材料构成的位于一个层间介电层和一个层内介电层之间的一介电盖层。
通过以上描述并参照附图1至9，详细介绍了本发明的新型方法和利用该方法制备的电子结构。需要强调的是图6-9表示的本发明的实施例只是用来对本发明的新方法进行说明，这种方法可以用于制造各种电子器件当中。
需要指出的是对本发明的描述是举例性的，所有术语都是按照描述的目的使用而不带有任何局限性。
另外，虽然本发明的说明是按照优选和个别备选实施例进行的，但是，十分明显，本领域技术人员可将本技术应用于其它方面。
因此，本发明的范围应以所附权利要求为准。

Claims (60)

1.一种具有两种或更多的相的介电材料，包括
一第一相，主要包括Si，C，O和H；以及
至少一种第二相，散布在所述第一相中，所述至少一种第二相主要包含C，H和大量纳米尺寸的孔隙，所述介电材料具有不超过3.2的介电常数。
2.根据权利要求1的一种介电材料，其特征在于，所述第一相是一种包含Si-O，Si-C，Si-H和C-H键的共价键结构。
3.根据权利要求1的一种介电材料，其特征在于，至少一种第二相是一种包含C-H键的共价键结构，所述至少一种第二相，通过所述至少一种第二相中的C原子与所述第一相中的Si，C和O原子间的共价键与所述第一相共价键接。
4.根据权利要求1的一种介电材料，其特征在于，所述具有共价键结构的包含C-H键的至少一种第二相被所述第一相包围。
5.根据权利要求1的一种介电材料，其特征在于，一多相材料通过将所述第一相和所述至少一种第二相共价键接成三维网络而形成。
6.根据权利要求1的一种介电材料，其特征在于，所述第一相包含5至40原子百分比的Si；5至45原子百分比的C；0至50原子百分比的O；以及10至55原子百分比的H。
7.根据权利要求1的一种介电材料，其特征在于，所述至少一种第二相包含45至90原子百分比的C，以及10至55原子百分比的H。
8.根据权利要求1的一种介电材料，其特征在于，所述的大量纳米尺寸的孔隙的直径在0.5nm至100nm之间。
9.根据权利要求1的一种介电材料，其特征在于，所述的大量纳米尺寸的孔隙的直径在0.5nm至20nm之间。
10.根据权利要求1的一种介电材料，其特征在于，所述的大量纳米尺寸的孔隙占据所述材料总体积的0.5％到50％。
11.一种由根据权利要求1的介电材料形成的膜，其特征在于，所述膜的厚度不超过1.3微米，并且水中的裂纹扩展速率小于10-9m/s。
12.根据权利要求11的一种膜，其特征在于，所述水中的裂纹扩展速率小于10-10m/s。
13.一种根据权利要求1的介电材料的合成物，其特征在于，至少部分所述Si原子由Ge原子取代。
14.一种根据权利要求1的介电材料的合成物，还包含选自F，N和Ge构成的组中的至少一种元素。
15.一种制造多相低介电常数膜的方法，包括步骤：
提供一个等离子体增强化学气相沉积室；
将一个衬底放置到所述室中；
注入主要含有Si和由C，O，H构成的组中选出的至少两种元素的一第一前驱体气体到所述等离子体增强化学气相沉积室中；
注入主要包括含碳和氢的分子的至少一种第二前驱体气体，所述至少一种第二前驱体气体可选地与一种惰性载气混合；以及
在所述衬底上沉积包括主要含有Si，C，O和H的一第一相和主要含有C，H和大量纳米尺寸孔隙的至少一种第二相的一多相膜。
16.根据权利要求15的方法，其特征在于，所述等离子体增强汽相沉积室是一个平行板型的等离子体反应器。
17.根据权利要求15的方法，还包括以连续模式在所述等离子体增强化学气相沉积室内沉积所述多相膜的步骤。
18.根据权利要求15的方法，还包括以脉冲模式在所述等离子体增强化学气相沉积室内沉积所述多相膜的步骤。
19.根据权利要求15的方法，还包括调节该等离子体的条件以最小化该第二前驱体分子的分解的步骤。
20.根据权利要求15的一种制造多相低介电常数膜的方法，还包括对所述的膜在不低于200℃的条件下进行热处理的可选步骤。
21.根据权利要求15的一种方法，其特征在于，所述至少一种第二前驱体气体包括具有环形结构的分子。
22.根据权利要求15的一种方法，其特征在于，所述第一前驱体气体还包含甲基硅烷。
23.根据权利要求15的一种方法，其特征在于，所述注入所述第一前驱体气体的步骤还包括从1，3，5，7-四甲基环四硅氧烷，四乙基环四硅氧烷，癸甲基环四硅氧烷，甲基硅烷分子与包含O2或N2O的氧化剂的混合物，以及包含Si，O和C的前驱体混合物构成的组中选择具有环形结构的分子的前驱体的步骤。
24.根据权利要求15的一种方法，其特征在于，所述至少一种的第二前驱体气体主要包含烃，醚，醇，酯，酮，醛，胺或者其它含有O，N或者F的碳氢化合物。
25.根据权利要求15的一种方法，还包括从由2，5-降冰片二烯或双环[2.2.1]庚-2，5-二烯，降冰片烯2，5-降冰片二烯或双环[2.2.1]庚-2，5-二烯，降冰片烷或双环[2.2.1]庚烷，三环[3.2.1.0]辛烷，三环[3.2.2.0]壬烷，螺[3.4]辛烷，螺[4.5]壬烷，螺[5.6]癸烷，苯，甲苯，二甲苯，以及苯甲醚构成的组中选取主要包含碳氢化合物分子的所述至少一种第二前驱体气体的步骤。
26.根据权利要求21的一种方法，其特征在于，所述至少一种第二前驱体气体是双环[2.2.1]庚-2-烯。
27.根据权利要求15的一种方法，其特征在于，所述至少一种第二前驱体气体还包含从烃，醚，醇，酯，酮，醛，胺或者其它含有O，N或F的碳氢化合物构成的组中选择的至少两种不同的含碳和氢的分子。
28.根据权利要求15的一种方法，还包括将所述第一和所述至少一种第二前驱体气体与从含有氢，氧，锗，氮或者氟的气体构成的组中选择的至少一种气体相混合的步骤。
29.一种制作多相低介电常数膜的方法，包括步骤：
提供一个沉积室；
在所述室内放置一个衬底；
提供一个与所述沉积室并列，并且与所述沉积室流体连通的等离子体源室；
注入包括Si以及从C，O和H构成的组中选出的至少两种元素的一第一前驱体气体至所述等离子体源室中，分解并离子化所述前驱体，并且将其注入所述沉积室中；
注入包括含有碳和氢的分子，或者含有碳和氢的并由惰性载气稀释的分子的至少一种第二前驱体气体至所述沉积室中；以及
在所述衬底上沉积包含主要含有Si，C，O和H的一第一相和主要含有C，H和大量纳米尺寸孔隙的至少一种第二相的一多相膜。
30.根据权利要求29的一种制造多相低介电常数膜的方法，还包括以连续模式运行所述等离子体源室的步骤。
31.根据权利要求29的一种制造多相低介电常数膜的方法，还包括以脉冲模式运行所述等离子体源室的步骤。
32.根据权利要求29的一种制造多相低介电常数膜的方法，还包括调节该等离子体的条件以最小化碳氢化合物分子分解的步骤。
33.根据权利要求29的一种制造多相低介电常数膜的方法，还包括在不低于200℃的温度下对所述的膜进行热处理的可选步骤。
34.根据权利要求29的一种制造多相低介电常数膜的方法，其特征在于，所述至少一种第二前驱体气体包括具有环形结构的分子。
35.根据权利要求29的一种制造多相低介电常数膜的方法，其特征在于，所述第一前驱体气体还包括甲基硅烷。
36.根据权利要求29的一种制造多相低介电常数膜的方法，其特征在于，所述注入所述第一前驱体气体的步骤还包括从1，3，5，7-四甲基环四硅氧烷，四乙基环四硅氧烷，癸甲基环四硅氧烷，以及包括Si，O和C的前驱体混合物构成的组中选择具有环形结构的分子的一种前驱体的步骤。
37.根据权利要求29的一种制造多相低介电常数膜的方法，还包括选择主要含有烃，醚，醇，酯，酮，醛，胺或者其它含有O，N或F的碳氢化合物的所述至少一种第二前驱体气体的步骤。
38.根据权利要求29的一种制造多相低介电常数膜的方法，还包括从如下的组中选取主要包含碳氢化合物分子的所述至少一种第二前驱体气体的步骤，该组包括2，5-降冰片二烯或根据权利要求29的双环膜，其特征在于，所述至少一种第二前驱体气体是双环[2.2.1]庚-2-烯。
39.根据权利要求29的一种制造多相低介电常数膜的方法，其特征在于，所述至少一种第二前驱体气体还包含从烃，醚，醇，酯，酮，醛，胺或者其它含有O，N或F的碳氢化合物构成的组中选择的至少两种不同的含碳和氢的分子。
40.根据权利要求29的一种制造多相低介电常数膜的方法，还包括将所述第一和所述至少一种第二前驱体气体与从含有氢，氧，锗，氮或者氟的气体构成的组中选择的至少一种气体相混合的步骤。
41.一种具有在引线结构中作为层内或层间电介质的绝缘材料层的电子结构，包括：
具有嵌入一第一层绝缘材料中的一第一金属区的一预处理过的半导体衬底；
嵌入由多相材料形成的一第二层绝缘材料内的一第一导体区，所述多相材料包括主要含有Si，C，O和H的一第一相和散布在所述第一相中的至少一种第二相，所述至少一种第二相主要含有C，H和大量纳米尺寸的孔隙，所述多相材料的介电常数不超过3.2，所述第二层绝缘材料与所述第一层绝缘材料紧密接触，所述第一导体区与所述第一金属区电连接；以及
与所述第一导体区电连接，并且被嵌入到含有所述多相材料的一第三层绝缘材料中的一第二导体区，所述第三层绝缘材料与所述第二层绝缘材料紧密接触。
42.根据权利要求41的一种具有在引线结构中作为层内和层间电介质的绝缘材料层的电子结构，还包括位于所述第二层绝缘材料与所述第三层绝缘材料之间的一介电盖层。
43.根据权利要求41的一种具有在引线结构中作为层内和层间电介质的绝缘材料层的电子结构，还包括：
位于所述第二层绝缘材料与所述第三层绝缘材料之间的一第一介电盖层；以及
位于所述第三层绝缘材料顶上的一第二介电盖层。
44.根据权利要求42的一种具有在引线结构中作为层内和层间电介质的绝缘材料层的电子结构，其特征在于，所述介电盖层由从氧化硅、氮化硅、氮氧化硅，耐熔金属为Ta，Zr，Hf或者W的耐熔金属硅氮化物，碳化硅，碳氧化硅，它们的含氢化合物以及改性SiCOH构成的组中选取的一种材料形成。
45.根据权利要求43的一种具有在引线结构中作为层内和层间电介质的绝缘材料层的电子结构，其特征在于，所述第一和所述第二介电盖层从由氧化硅、氮化硅、氮氧化硅，耐熔金属为Ta，Zr，Hf或者W的耐熔金属硅氮化物，碳化硅，碳氧化硅，它们的含氢化合物以及改性SiCOH构成的组中选取的一种材料形成。
46.根据权利要求41的一种具有在引线结构中作为层内和层间电介质的绝缘材料层的电子结构，其特征在于，所述第一层绝缘材料是氧化硅，氮化硅，磷硅酸盐玻璃，硼磷酸硅酸盐玻璃或者这些材料的其它各种掺杂产物。
47.根据权利要求41的一种具有在引线结构中作为层内和层间电介质的绝缘材料层的电子结构，还包括：
在所述第二层绝缘材料与所述第三层绝缘材料中的至少一个上沉积的一介电材料的扩散阻挡层。
48.根据权利要求41的一种具有在引线结构中作为层内和层间电介质的绝缘材料层的电子结构，还包括：
位于所述第二层绝缘材料顶上的一电介质反应离子刻蚀硬掩模/抛光终止层；以及
位于所述反应离子刻蚀硬掩模/抛光终止层顶上的一电介质扩散阻挡层。
49.根据权利要求41的一种具有在引线结构中作为层内和层间电介质的绝缘材料层的电子结构，还包括：
位于所述第二层绝缘材料顶上的一第一电介质反应离子刻蚀硬掩模/抛光终止层；
位于所述第一电介质反应离子刻蚀硬掩模/抛光终止层顶上的一第一电介质扩散阻挡层；
位于所述第三层绝缘材料顶上的一第二电介质反应离子刻蚀硬掩模/抛光终止层；以及
位于所述第二电介质反应离子刻蚀硬掩模/抛光终止层顶上的一第二电介质扩散阻挡层。
50.根据权利要求49的一种具有在引线结构中作为层内和层间电介质的绝缘材料层的电子结构，还包括位于多相材料层间电介质与多相材料层内电介质之间的一介电盖层。
51.一种具有在引线结构中作为层内和层间电介质的绝缘材料层的电子结构，包括：
具有嵌入一第一层绝缘材料中的一第一金属区的一预处理过的半导体衬底；以及
嵌入由多相材料构成的至少一个第二层绝缘材料中的至少一个第一导体区，所述多相材料包括主要含有Si，C，O和H的一第一相和散布在所述第一相中的至少一种第二相，所述至少一种第二相主要含有C，H和大量纳米尺寸的孔隙，所述多相材料的介电常数不超过3.2，所述至少一个第二层绝缘材料中的一个与所述第一层绝缘材料紧密接触，所述至少一个第一导体区中的一个与所述第一金属区电连接。
52.根据权利要求51的一种具有在引线结构中作为层内和层间电介质的绝缘材料层的电子结构，还包括位于每个所述至少一个第二层绝缘材料中间的一介电盖层。
53.根据权利要求51的一种具有在引线结构中作为层内和层间电介质的绝缘材料层的电子结构，还包括：
位于每个所述至少一个第二层绝缘材料之间的一第一介电盖层，
位于所述最顶处的第二绝缘材料层顶上的一第二介电盖层。
54.根据权利要求53的一种具有在引线结构中作为层内和层间电介质的绝缘材料层的电子结构，其特征在于，所述第一和所述第二介电盖层由多相材料或改性多相材料构成。
55.根据权利要求52的一种具有在引线结构中作为层内和层间电介质的绝缘材料层的电子结构，其特征在于，所述介电盖层的材料由从氧化硅、氮化硅、氮氧化硅，耐熔金属为Ta，Zr，Hf或者W的耐熔金属硅氮化物，碳化硅，碳氧化硅，它们的含氢化合物以及改性多相材料构成的组中选取的一种所选材料形成。
56.一种具有在引线结构中作为层内和层间电介质的绝缘材料层的电子结构，包括：
包含嵌入一第一层绝缘材料中的一第一金属区的一预处理过的半导体衬底；
嵌入一第二层绝缘材料的一第一导体区，所述第二层绝缘材料与所述第一层绝缘材料紧密接触，所述第一导体区与所述第一金属区电连接；
与所述第一导体区电连接并且嵌入一第三层绝缘材料中的一第二导体区，所述第三层绝缘材料与所述第二层绝缘材料紧密接触；
位于所述第二层绝缘材料与所述第三层绝缘材料之间的一第一介电盖层；以及
位于所述第三层绝缘材料顶上的一第二介电盖层，其特征在于，所述第一和第二介电盖层由多相介电材料构成，所述多相材料包括主要含有Si，C，O和H的一第一相和散布在所述第一相中的至少一种第二相，所述至少一种第二相主要含有C，H和大量纳米尺寸的孔隙，所述多相材料的介电常数不超过3.2。
57.一种具有在引线结构中作为层内和层间电介质的绝缘材料层的电子结构，包括：
包含嵌入一第一层绝缘材料中的一第一金属区的一预处理过的半导体衬底；
嵌入一第二层绝缘材料中的一第一导体区，所述第二层绝缘材料与所述第一层绝缘材料紧密接触，所述第一导体区与所述第一金属区电连接；
与所述第一导体区电连接并且嵌入一第三层绝缘材料中的一第二导体区，所述第三层绝缘材料与所述第二层绝缘材料紧密接触；以及
沉积在所述第二层与所述第三层绝缘材料中的至少一个上的由包括多相介电材料的材料形成的一扩散阻挡层，所述多相材料包括主要含有Si，C，O和H的一第一相和散布在所述第一相中的至少一种第二相，所述至少一种第二相主要含有C，H和大量纳米尺寸的孔隙，所述多相材料的介电常数不超过3.2。
58.一种具有在引线结构中作为层内和层间电介质的绝缘材料层的电子结构，包括：
包含嵌入一第一层绝缘材料中的一第一金属区的一预处理过的半导体衬底；
嵌入一第二层绝缘材料的一第一导体区，所述第二层绝缘材料与所述第一层绝缘材料紧密接触，所述第一导体区与所述第一金属区电连接；
与所述第一导体区电连接并且嵌入一第三层绝缘材料中的一第二导体区，所述第三层绝缘材料与所述第二层绝缘材料紧密接触；
位于所述第二层绝缘材料顶上的一反应离子刻蚀硬掩模/抛光终止层；以及
位于所述反应离子刻蚀硬掩模/抛光终止层顶上的一扩散阻挡层，其特征在于，所述反应离子刻蚀硬掩模/抛光终止层和所述扩散阻挡层由包括所述多相材料构成的一第一相的多相介电材料构成，包括主要含有Si，C，O和H的一第一相和散布在所述第一相中的至少一种第二相，所述至少一种第二相主要含有C，H和大量纳米尺寸的孔隙，所述多相材料的介电常数不超过3.2。
59.一种具有在引线结构中作为层内和层间电介质的绝缘材料层的电子结构，包括：
包含嵌入一第一层绝缘材料中的一第一金属区的一预处理过的半导体衬底；
嵌入所述第二层绝缘材料中的一第一导体区，所述第二层绝缘材料与所述第一层绝缘材料紧密接触，所述第一导体区与所述第一金属区电连接；
与所述第一导体区电连接并嵌入一第三层绝缘材料中的一第二导体区，所述第三层绝缘材料与所述第二层绝缘材料紧密接触；
位于所述第二层绝缘材料顶上的一第一反应离子刻蚀硬掩模/抛光终止层；
位于所述第一电介质反应离子刻蚀硬掩模/抛光终止层顶上的一第一扩散阻挡层；
位于所述第三层绝缘材料顶上的一第二反应离子刻蚀硬掩模/抛光终止层；以及
位于所述第二电介质反应离子刻蚀硬掩模/抛光终止层顶上的一第二扩散阻挡层，其特征在于，所述反应离子刻蚀硬掩模/抛光终止层和所述扩散阻挡层由多相介电材料构成，该多相材料包括主要含有Si，C，O和H的一第一相和散布在所述第一相中的至少一种第二相，所述至少一种第二相主要含有C，H和大量纳米尺寸的孔隙，所述多相材料的介电常数不超过3.2。
60.根据权利要求57的一种具有在引线结构中作为层内和层间电介质的绝缘材料层的电子结构，还包括由包括所述多相介电材料的材料构成的位于一个层间介电层与一个层内介电层之间的一介电盖层。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6768200B2 (en) * 2000-10-25 2004-07-27 International Business Machines Corporation Ultralow dielectric constant material as an intralevel or interlevel dielectric in a semiconductor device
US7384471B2 (en) * 2002-04-17 2008-06-10 Air Products And Chemicals, Inc. Porogens, porogenated precursors and methods for using the same to provide porous organosilica glass films with low dielectric constants
US8951342B2 (en) 2002-04-17 2015-02-10 Air Products And Chemicals, Inc. Methods for using porogens for low k porous organosilica glass films
US9061317B2 (en) 2002-04-17 2015-06-23 Air Products And Chemicals, Inc. Porogens, porogenated precursors and methods for using the same to provide porous organosilica glass films with low dielectric constants
US8293001B2 (en) 2002-04-17 2012-10-23 Air Products And Chemicals, Inc. Porogens, porogenated precursors and methods for using the same to provide porous organosilica glass films with low dielectric constants
ATE499458T1 (de) * 2002-04-17 2011-03-15 Air Prod & Chem Verfahren zur herstellung einer porösen sioch- schicht
US6846515B2 (en) 2002-04-17 2005-01-25 Air Products And Chemicals, Inc. Methods for using porogens and/or porogenated precursors to provide porous organosilica glass films with low dielectric constants
US7060330B2 (en) * 2002-05-08 2006-06-13 Applied Materials, Inc. Method for forming ultra low k films using electron beam
US7404990B2 (en) 2002-11-14 2008-07-29 Air Products And Chemicals, Inc. Non-thermal process for forming porous low dielectric constant films
EP1420439B1 (en) * 2002-11-14 2012-08-29 Air Products And Chemicals, Inc. Non-thermal process for forming porous low dielectric constant films
JP2004253791A (ja) 2003-01-29 2004-09-09 Nec Electronics Corp 絶縁膜およびそれを用いた半導体装置
US7288292B2 (en) * 2003-03-18 2007-10-30 International Business Machines Corporation Ultra low k (ULK) SiCOH film and method
US20040197474A1 (en) * 2003-04-01 2004-10-07 Vrtis Raymond Nicholas Method for enhancing deposition rate of chemical vapor deposition films
US7049247B2 (en) * 2004-05-03 2006-05-23 International Business Machines Corporation Method for fabricating an ultralow dielectric constant material as an intralevel or interlevel dielectric in a semiconductor device and electronic device made
US7332445B2 (en) * 2004-09-28 2008-02-19 Air Products And Chemicals, Inc. Porous low dielectric constant compositions and methods for making and using same
US7892648B2 (en) 2005-01-21 2011-02-22 International Business Machines Corporation SiCOH dielectric material with improved toughness and improved Si-C bonding
JP5505680B2 (ja) * 2008-09-01 2014-05-28 独立行政法人物質・材料研究機構 絶縁膜材料、この絶縁膜材料を用いた成膜方法および絶縁膜
CN104746045B (zh) * 2013-12-26 2018-03-06 北京北方华创微电子装备有限公司 化学气相沉积方法和装置
CN108389782B (zh) * 2018-03-06 2020-02-25 江苏欧特电子科技有限公司 一种形成超低k电介质层的方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0154483B1 (en) * 1984-03-03 1989-12-27 Stc Plc Improved pulsed plasma process
US5433786A (en) * 1993-08-27 1995-07-18 The Dow Chemical Company Apparatus for plasma enhanced chemical vapor deposition comprising shower head electrode with magnet disposed therein
US5559367A (en) * 1994-07-12 1996-09-24 International Business Machines Corporation Diamond-like carbon for use in VLSI and ULSI interconnect systems
US5789320A (en) * 1996-04-23 1998-08-04 International Business Machines Corporation Plating of noble metal electrodes for DRAM and FRAM
JP3226479B2 (ja) * 1996-08-29 2001-11-05 松下電器産業株式会社 層間絶縁膜の形成方法
US6147009A (en) * 1998-06-29 2000-11-14 International Business Machines Corporation Hydrogenated oxidized silicon carbon material
JP3486155B2 (ja) * 1999-07-23 2004-01-13 松下電器産業株式会社 層間絶縁膜の形成方法
JP3419745B2 (ja) * 2000-02-28 2003-06-23 キヤノン販売株式会社 半導体装置及びその製造方法

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Publication number Publication date
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