CN1231972C - 具有系统静电防护的静电充电封环 - Google Patents

Abstract

一种具有系统静电防护的静电充电封环，其环绕设置在集成电路晶片的基板外缘，此静电充电封环主要包括一下层金属层及一上层金属层，该下层金属层通过一第一绝缘层而设置在该基板上，并以接触窗而电连接至该基板上电容的第一电极，该上层金属层通过一第二绝缘层而设置在该下层金属层上，并电连接至该电容的第二电极，其中，该上层金属层连接第一系统电位，该下层金属层连接第二系统电位，该基板连接第二系统电位，据此，可使系统高电位Vdd至低电位Vss的压差维持一固定值，而不会造成集成电路晶片被重置或拴锁住，可有效防止集成电路晶片免于受到静电的影响。

Description

具有系统静电防护的静电充电封环

技术领域

本发明属于集成电路晶片的静电防护的技术领域，尤其指一种具有系统静电防护的静电充电封环。

背景技术

按，集成电路晶片(IC Chip)由于内含极多的精密电子元件，因此，极易受到例如静电等环境杂讯的影响而产生误动作或根本无法工作，例如，在系统静电防护测试(ESD Test)时，当有大量静电打在液晶显示器(LCD)集成电路晶片的产品上时，液晶显示器的画面会消失，此现象经过实际量测测试，得知是由于集成电路晶片会经由打线(Wire bonding)路径或场感应(Field induce)的方式，将很大的杂讯耦合至基板、系统高电位Vdd及系统低电位Vss上，导致功能失效或电路被拴锁(Latch-up)。

为说明前述的现象，请参照图1的等效电路所示，当有杂讯耦合至集成电路晶片时，此杂讯会经由焊垫11(Pad)而进入到基板，由于基板连接系统低电位Vss，因此造成Vss往上升或往下降，但Vdd无法立即耦合到杂讯，因而Vdd与Vss的压差便随之改变，甚至造成Vdd比Vss低，导致集成电路晶片被重置或拴锁住。由是可知，如何有效防止集成电路晶片免于受到静电的影响，实为一亟待解决的课题。

发明内容

本发明的目的在于提供一种具有系统静电防护的静电充电封环，以有效防止集成电路晶片免于受到静电的影响。

为实现上述目的，本发明提供的具有系统静电防护的静电充电封环，环绕设置在集成电路晶片的基板外缘，该基板上形成有至少一电容，该静电充电封环主要包括：

一下层金属层，通过一第一绝缘层而设置在该基板上，并电连接至该至少一电容的第一电极；

一上层金属层，通过一第二绝缘层而设置在该下层金属层上，并电连接至该至少一电容的第二电极；

其中，该上层金属层连接第一系统电位，该下层金属层连接第二系统电位，该基扳连接第二系统电位。

其中还包含一转接金属层，并列设置于该下层金属层的同一平面上，使该上层金属层先电连接至该转接金属层，再电连接至该至少一电容的第二电极。

其中该下层金属层，以接触窗而电连接至该至少一电容的第一电极。

其中该上层金属层以通孔而电连接至该转接金属层。

其中该转接金属层以接触窗而电连接至该至少一电容的第二电极。

其中该转接金属层连接第一系统电位。

其中该基板上形成有掺杂区以作为该至少一电容的第一电极。

其中该第一绝缘层中形成有复晶硅层以作为该至少一电容的第二电极。

其中该基板为p型基板，其连接系统低电位，该第二系统电位为系统低电位Vss，该第一系统电位为系统高电位Vdd。

其中该掺杂区为N⁺掺杂区。

其中该基板为n型基板，其连接系统高电位，该第二系统电位为系统高电位Vdd，该第一系统电位为系统低电位Vss。

为进一步了解本发明的结构、特征及其目的，下面以附图及较佳具体实施例作详细说明。

附图说明

图1为集成电路的输出入焊垫的连接等效电路图。

图2为具有本发明的系统静电防护的静电充电封环的集成电路晶片布局示意图。

图3为本发明的系统静电防护的静电充电封环的俯视放大图。

图4为本发明的系统静电防护的静电充电封环的一剖面图。

图5为本发明的系统静电防护的静电充电封环的另一剖面图。

图6为具有本发明的系统静电防护的静电充电封环的集成电路的输出入焊垫的连接等效电路图。

具体实施方式

有关本发明的具有系统静电防护的静电充电封环的一较佳实施例，请先参照图2所示的集成电路晶片的布局示意图，其中，在晶片边缘设置有焊垫21，而晶片外缘则环绕设置有一封环22(Seal ring)。

该封环22是由至少一层金属所构成，图3显示一具有两层金属的封环22的俯视放大图，其是在基板31上依序设置一下层金属层M1及一上层金属层M2，另在该下层金属层M1的同一平面上并列设置一转接金属层M2’，为方便说明，本较佳实施例的基板31为p型基板，其连接系统低电位Vss，而该上层金属层M2连接系统高电位Vdd，该下层金属层M1系统低电位Vss，该转接金属层M2’连接系统高电位Vdd。

为说明该封环22的结构，请参照图4所示在1-1’切线的剖面图，其中，在p型基板31上形成有由N+掺杂所形成的源/汲极区45及46，基板31上的绝缘层41中则形成有一复晶硅层以作为闸极区47，如此构成一电容结构，而封环22的上层金属层M2经由一绝缘层42而设置在该下层金属层M1上，该下层金属层M1亦通过该绝缘层41而设置在基板31之上，且该下层金属层M1以接触窗43(Contact)电连接基板31的源/汲极区45及46。

图5则显示在2-2’切线的剖面图，其中，封环22的上层金属层M2经由绝缘层42而设置在该转接金属层M2’上，且该上层金属层M2以通孔49(Via)而电连接该转接金属层M2’，该转接金属层M2’通过绝缘层41而设置在基板31之上，且该转接金属层M2’以接触窗48电连接该闸极区47。

以上述封环22的结构，可知封环22的上层金属层M2是电连接闸极区47，而下层金属层M1则电连接至源/汲极区45及46，且由于该等闸极区47与源/汲极区45及46构成一电容，其中闸极区47为电容的一电极，源/汲极区45及46则为电容的另一电极。又上层金属层M2是连接Vdd，下层金属层M1则连接Vss，如图2所示，此封环22相当于在Vdd与Vss间提供一电容，其等效电路如图6所示，依此电路，当有杂讯耦合至集成电路晶片时，杂讯经由焊垫21而进入到基板，致使系统低电位Vss往上升或往下降，然由于Vss与Vdd间连接有由封环22所提供的电容23，故系统高电位Vdd亦将随之往上升或往下降，因此，虽然整体电位会往上升或往下降，但Vdd至Vss的压差是维持一固定值，如此，便不会造成集成电路晶片被重置或拴锁住，而可有效防止集成电路晶片免于受到静电的影响。

以上的实施例是以两层金属的封环22为例说明，然在实际应用上，封环22可具有两层以上，此时，只需将最上层的金属层连接Vdd，其余金属层连接Vss即可，又上述实施例的基板31为p型基板，而如该基板31为n型基板，则基板连接系统高电位Vdd，该封环22的上层金属层M2连接系统低电位Vss，该下层金属层M1系统高电位Vdd，该转接金属层M2’连接系统低电位Vss。

应注意的是，上述诸多实施例仅是为了便于说明而举例而已，本发明所主张的权利范围自应以申请专利范围所述为准，而非仅限于上述实施例。

Claims (10)

1.一种具有系统静电防护的静电充电封环，环绕设置在集成电路晶片的基板外缘，该基板上形成有至少一电容，该静电充电封环主要包括：

一下层金属层，通过一第一绝缘层而设置在该基板上，并电连接至该至少一电容的第一电极；

一上层金属层，通过一第二绝缘层而设置在该下层金属层上，并电连接至该至少一电容的第二电极；

一转接金属层，并列设置于该下层金属层的同一平面上，使该上层金属层先电连接至该转接金属层，再电连接至该至少一电容的第二电极；

其中，该上层金属层连接第一系统电位，该下层金属层连接第二系统电位，该基扳连接第二系统电位。

2.如权利要求1所述的静电充电封环，其其特征在于，该下层金属层，以接触窗而电连接至该至少一电容的第一电极。

3.如权利要求1所述的静电充电封环，其特征在于，该上层金属层以通孔而电连接至该转接金属层。

4.如权利要求1所述的静电充电封环，其特征在于，该转接金属层以接触窗而电连接至该至少一电容的第二电极。

5.如权利要求1所述的静电充电封环，其特征在于，该转接金属层连接第一系统电位。

6.如权利要求5所述的静电充电封环，其特征在于，该基板上形成有掺杂区以作为该至少一电容的第一电极。

7.如权利要求6所述的静电充电封环，其特征在于，该第一绝缘层中形成有复晶硅层以作为该至少一电容的第二电极。

8.如权利要求1所述的静电充电封环，其特征在于，该基板为p型基板，其连接系统低电位，该第二系统电位为系统低电位Vss，该第一系统电位为系统高电位Vdd。

9.如权利要求8所述的静电充电封环，其特征在于，该掺杂区为N⁺掺杂区。

10.如权利要求1所述的静电充电封环，其特征在于，该基板为n型基板，其连接系统高电位，该第二系统电位为系统高电位Vdd，该第一系统电位为系统低电位Vss。

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