CN1224976C

CN1224976C - 升压电路

Info

Publication number: CN1224976C
Application number: CN 01120381
Authority: CN
Inventors: 蔡宏平
Original assignee: eMemory Technology Inc
Current assignee: eMemory Technology Inc
Priority date: 2001-08-29
Filing date: 2001-08-29
Publication date: 2005-10-26
Anticipated expiration: 2021-08-29
Also published as: CN1407559A

Abstract

一种升压电路，具有避免基体效应所造成升压效果降低的作用。本发明的特色在于使用两组升压电路，其中每一充电电路层的晶体管的源极连接到对应的下一个层的NMOS晶体管漏极，并使第一组升压电路的NMOS晶体管的栅极，连接到第二组升压电路的晶体管的源极，与第二组升压电路的晶体管的栅极，连接到第一组升压电路的晶体管的源极的结构。此外本发明运用一CMOS电路来控制每个层中的NMOS晶体管运作，以提高升压的效率。

Description

升压电路

技术领域

本发明涉及一种升压电路(Charge pumping Circuit)，且特别涉及一种可避免基体效应(Body effect)影响每一个拉升层的电压增益所设计的升压电路。

背景技术

升压电路应用在电子可抹除程序化的只读存储器(Electricallyerasable programmable read only memories；EEPROM)已经有很多年。如图1所示的公知的Dickson升压电路的图形。其包括由一输入层10、复数个拉升层(12、14、16、18以及20)以及输出层22所构成。其中输入层10是由一NMOS晶体管24所构成，该NMOS晶体管24的漏极与栅极共同连接在一起并接收一输入电压Vin，至于源极则连接到第一拉升层12。而每一个拉升层则包括一NMOS晶体管与一耦合电容所构成，在此我们以第一个拉升层12为例说明其内部连接的关系，NMOS晶体管26的漏极与栅极以及耦合电容28的一端共同连接在一起，而源极则接到下一个NMOS晶体管14的漏极以形成依序串联方式，耦合电容28的另一端则输入第一时钟信号Vphi1，在此我们以两种不同的时钟信号输入。如图所示在顺序上为奇数的拉升层(例如12、16、20)的耦合电容则输入第一时钟信号Vphi1，在顺序上为偶数的拉升层(例如14、18)的耦合电容则输入第二时钟信号Vphi2。且第一时钟信号Vphi1与第二时钟信号Vphi2如图2所示，是彼此不重叠的互补信号，且其振幅大小为V_DD。至于输出层则由一较大输出电容Cout所构成。

在运作时，当第一时钟信号Vphi1上升到高电压时，由于耦合电容所产生耦合作用(Coupling)，使得顺序上为奇数的拉升层(例如12、16、20)的NMOS晶体管漏极电压拉高，然后将此电压传送到顺序上为偶数的拉升层。接着，当第二时钟信号Vphi2上升到高电压时，其耦合电容所产生耦合作用，又使得顺序上为偶数的拉升层(例如14、18)的NMOS晶体管漏极电压更加拉高。因此可以逐渐升压达到我们所需的高电压。

但是，电压从一个层到另一个层却会受到拉升层的晶体管的起始电压V_TH(Threshold Voltage)影响，因此在每一个拉升层的最大电压增益(Gain)为V_DD-V_TH，此外由于NMOS晶体管的漏极与栅极连接而位于饱和区域(Saturation region)，因此会产生基体效应(Body effect)，也降低电压增益于每一个拉升层，因而降低升压电路的效率。例如原本每一层所加入的V_DD＝3V，在第一拉升层只受起始电压V_TH＝0.7V影响而拉升2.3V。但在后面的层却会受到基体效应影响，而降低的电压拉升大小，例如每一个层上升不到2V。

发明内容

有鉴于此，本发明的目的就是在提供一种升压电路，用以避免上述基体效应的产生，而使升压电路有效提高其升压的效率。

本发明提供一种升压电路，包括：具有一第一输入层电路、复数个第一组升压电路以及一第一输出层电路的第一升压电路部分，以及具有一第二输入层电路、复数个第二组升压电路以及一第二输出层电路的第二升压电路部分构成。

其中，第一输入层电路与第二输入层电路皆以一端接收一输入电压，另一端则分别连接到第一组升压电路与第二组升压电路。

每一第一组升压电路与每一第二组升压电路由一NMOS晶体管与一第一耦合电容所构成，NMOS晶体管的漏极连接到第一耦合电容的一端，每一NMOS晶体管的源极以串联方式连接到对应的下一个漏极，且第一组升压电路的NMOS晶体管的栅极连接到对应的第二组升压电路的NMOS晶体管的源极，第二组升压电路的NMOS晶体管的栅极连接到对应第一组升压电路的NMOS晶体管的源极。一第一时钟信号使用于顺序上为奇数的第一组升压电路与顺序上为偶数的第二组升压电路的第一耦合电容的另一端，一第二时钟信号使用于顺序上为偶数的第一组升压电路与顺序上为奇数的第二组升压电路的第一耦合电容的另一端，且第一时钟信号与第二时钟信号彼此互补不重叠。

第一输出层电路与第二输出层电路由一输出NMOS晶体管与一第二耦合电容构成，输出NMOS晶体管的漏极同时与栅极和第二耦合电容的一端连接，且第一输出层电路与第二输出层电路的输出NMOS晶体管的两个源极连接在一起以做为输出，且第一输出层电路与第二输出电路的第二耦合电容的另一端分别接收第一时钟信号与第二时钟信号。

上述，第一输入层电路与第二输入层电路，是分别由一输入NMOS晶体管构成，其漏极与栅极连接并接收输入电压，第一输入层电路与第二输入层电路的输入NMOS晶体管源极则分别连接到第一组升压电路与第二组升压电路的第一个NMOS晶体管的漏极。

本发明还提供另一升压电路，包括具有一第一输入层电路、复数个第一组升压电路以及一第一输出层电路的一第一升压电路部分，以及具有一第二输入层电路、复数个第二组升压电路以及一第二输出层电路的一第二升压电路部分。

其中，第一输入层电路与第二输入层电路，皆以一端接收一输入电压，另一端则分别连接到第一组升压电路与第二组升压电路。

每一第一组升压电路与每一第二组升压电路由一NMOS晶体管、一CMOS电路以及一第一耦合电容所构成，NMOS晶体管的漏极连接到其基底、第一耦合电容的一端以及CMOS电路的一负载端，每一NMOS晶体管的源极以串联方式连接到对应的下一个漏极，且NMOS晶体管的栅极连接到CMOS电路的一输出端，第一组升压电路的CMOS电路的一控制端连接到对应的第二组升压电路的NMOS晶体管的漏极，第一组升压电路的CMOS电路的一电源端连接到对应的第二组升压电路的NMOS晶体管的源极，第二组升压电路的CMOS电路的一控制端连接到对应的第一组升压电路的NMOS晶体管的漏极，第二组升压电路的该CMOS电路的一电源端连接到对应的第一组升压电路的NMOS晶体管的源极，一第一时钟信号使用于顺序上为奇数的第一组升压电路与顺序上为偶数的第二组升压电路的该些第一耦合电容的另一端，一第二时钟信号使用于顺序上为偶数的第一组升压电路与顺序上为奇数的第二组升压电路的第一耦合电容的另一端，且第一时钟信号与第二时钟信号彼此互补不重叠，其中该CMOS电路用以确保所述第一组升压电路的NMOS晶体管工作在线性区域。

第一输出层电路与第二输出层电路是由一输出NMOS晶体管与一第二耦合电容构成，输出NMOS晶体管的漏极连接到其基底、栅极以及第二耦合电容的一端连接，且第一输出层电路与第二输出层电路的输出NMOS晶体管的两个源极连接在一起以做为输出，且第一输出层电路与第二输出电路的第二耦合电容的另一端分别接收第一时钟信号与第二时钟信号。

上述CMOS电路是由一PMOS晶体管与一NMOS晶体管构成，其中该PMOS晶体管与该NMOS晶体管栅极连接在一起做为该控制端，该PMOS晶体管与该NMOS晶体管的漏极连接一起做为该输出端，该PMOS晶体管的源极做为该电源端，NMOS晶体管的源极做为负载端。

本发明再提供一升压电路，包括一第一升压电路部分，具有一第一输入层电路、复数个第一组升压电路以及一第一输出层电路；以及一第二升压电路部分，具有一第二输入层电路、复数个第二组升压电路以及一第二输出层电路。

每一第一组升压电路与每一第二组升压电路是由一PMOS晶体管、一CMOS电路以及一第一耦合电容所构成，PMOS晶体管的源极连接到CMOS电路的控制端与第一耦合电容的一端，漏极连接到其基底、CMOS电路的一电源端，以及每一PMOS晶体管的漏极以串联方式连接到对应的下一个源极，且PMOS晶体管的栅极连接到CMOS电路的一输出端，第一组升压电路的CMOS电路的一负载端连接到对应的第二组升压电路的NMOS晶体管的源极，第二组升压电路的CMOS电路的一负载端连接到对应的第一组升压电路的PMOS晶体管的源极，一第一时钟信号使用于顺序上为奇数的第一组升压电路与顺序上为偶数的第二组升压电路的第一耦合电容的另一端，一第二时钟信号使用于顺序上为偶数的第一组升压电路与顺序上为奇数的第二组升压电路的第一耦合电容的另一端，且该第一时钟信号与第二时钟信号彼此互补不重叠，其中该CMOS电路用以确保所述第一组升压电路的NMOS晶体管工作在线性区域。

第一输出层电路与第二输出层电路是由一输出PMOS晶体管与一第二耦合电容构成，输出PMOS晶体管的源极连接到第二耦合电容的一端，漏极与其基底、栅极以及第二耦合电容的一端连接，并使第一输出层电路与第二输出层电路的输出PMOS晶体管的两个漏极连接在一起以做为输出，且第一输出层电路与该第二输出电路的第二耦合电容的另一端分别接收该第一时钟信号与第二时钟信号。

上述第一输入层电路与该第二输入层电路，分别由一输入PMOS晶体管构成，其源极接收输入电压，而第一输入层电路与第二输入层电路的输入PMOS晶体管漏极与栅极连接并分别连接到第一组升压电路与第二组升压电路。

本发明另提供一升压电路，包括：一第一升压电路，具有一第一输入层电路、复数个第一组升压电路以及一第一输出层电路；以及一第二升压电路，具有一第二输入层电路、复数个第二组升压电路以及一第二输出层电路。

其中，第一输入层电路与第二输入层电路，皆以一端接收一输入电压，另一端则分别连接到第一组升压电路与第二组升压电路；每一第一组升压电路与每一第二组升压电路由一NMOS晶体管、一CMOS电路以及一第一耦合电容所构成，NMOS晶体管的漏极连接到CMOS电路的控制端与第一耦合电容的一端，源极连接到其基底、CMOS电路的一负载端，以及每一PMOS晶体管的源极以串联方式连接到对应的下一个NMOS晶体管漏极，且NMOS晶体管的栅极连接到CMOS电路的一输出端，第一组升压电路的CMOS电路的一电源端连接到对应的第二组升压电路的NMOS晶体管的漏极，第二组升压电路的CMOS电路的一电源端连接到对应的第一组升压电路的NMOS晶体管的漏极，一第一时钟信号使用于顺序上为奇数的第一组升压电路与顺序上为偶数的第二组升压电路的第一耦合电容的另一端，一第二时钟信号使用于顺序上为偶数的第一组升压电路与顺序上为奇数的第二组升压电路的第一耦合电容的另一端，且第一时钟信号与第二时钟信号彼此互补不重叠，其中该CMOS电路用以确保所述第一组升压电路的NMOS晶体管工作在线性区域。

第一输出层电路与第二输出层电路是由一输出NMOS晶体管与一第二耦合电容构成，输出NMOS晶体管的漏极连接到第二耦合电容的一端，源极与其基底、栅极连接，并使第一输出层电路与第二输出层电路的输出NMOS晶体管的两个漏极连接在一起以做为输出，且第一输出层电路与第二输出电路的第二耦合电容的另一端分别接收第一时钟信号与第二时钟信号。

附图说明

图1是公知Dickson升压电路的图形；

图2是第一时钟信号Vphi1与第二时钟信号Vphi2的图形；

图3是本发明第一实施例的一种升压电路；

图4A～4E是图3所示升压电路前段的运作的过程；

图5是本发明第二实施例的一种升压电路；

图6是本发明第三实施例的一种升压电路；

图7是本发明第四实施例的一种升压电路。

图中标号分别为：

10：输入层

12、14、16、18、20：拉升层

22：输出层

24、26、50、52、54、56、60、64：NMOS晶体管

28、58、62、66、68：耦合电容

30、100、200：第一升压电路部分

32、102、202：第二升压电路部分

34、104、204、300：第一输入层电路

36、38、106、108、304：第一组升压电路

40、110、320：第一输出层电路

42、112、206、302：第二输入层电路

44、46、114、116、306：第二组升压电路

48、118、208、322：第二输出层电路

70、74、120、126、128、134、310、318、324：NMOS晶体管

72、76、124、132、214、314、326：耦合电容

122、130、212、312、316：CMOS电路

210：PMOS晶体管

具体实施方式

请参照图3，是依照本发明第一实施例的一种升压电路。

在图中，可以看出本发明的升压电路由第一升压电路部分30与第二升压电路部分32所构成。其中第一升压电路部分30又包括第一输入层电路34、复数个第一组升压电路(36与38等)以及一第一输出层电路40所构成。至于第二升压电路部分32则具有第二输入层电路42、复数个第二组升压电路(44与46等)以及第二输出层电路48所构成。

上述第一输入层电路34与第二输入层电路42的结构相同，都是利用NMOS晶体管所构成，以第一输入层电路34内部的NMOS晶体管50来说，其漏极与栅极连接在一起并接收输入电压Vin，而源极则连接到第一组升压电路36内部的第一个NMOS晶体管52的漏极。至于第二输入层电路42的NMOS晶体管54，其漏极与栅极连接在一起并接收输入电压Vin，但源极则连接到第二组升压电路44内部的第一个NMOS晶体管56的漏极。

接着，对于复数个第一组升压电路(36与38)与复数个第二组升压电路(44与46等)的每一个的结构都相同，在此我们以第一组升压电路36与其对应的第二组升压电路44来做进一步说明。在第一组升压电路36内部包括一NMOS晶体管52与第一耦合电容58所构成，其中NMOS晶体管52的漏极除连接到NMOS晶体管50的源极外，还连接到第一耦合电容58的一端，而源极则以串联方式连接到对应的下一个MOS晶体管60的漏极，而使复数个NMOS晶体管依序串联起来，至于NMOS晶体管52的栅极则连接到对应的第二组升压电路44的NMOS晶体管56的源极，而第一耦合电容58的另一端则加以一第一时钟信号Vphi1。

至于，第二组升压电路44的内部黑包括一NMOS晶体管56与第一耦合电容62，而NMOS晶体管56的漏极除连接到NMOS晶体管54的源极外，还连接到第一耦合电容62的一端，而源极以串联方式连接到对应的下一个MOS晶体管64的漏极，而使复数个NMOS晶体管依序串联起来，至于NMOS晶体管56的栅极则连接到对应的第一组升压电路36的NMOS晶体管52的源极，至于第一耦合电容62的另一端则加以一第一时钟信号Vphi2。

其中，上述的第一时钟信号Vphi1使用于顺序上为奇数(即1、3、5..)的第一组升压电路(例如36)的第一耦合电容(例如58)的另一端，与顺序上为偶数(即2、4、6..)的第二组升压电路(例如46)的第一耦合电容(例如68)的另一端。至于上述的第二时钟信号Vphi2使用于顺序上为偶数(即2、4、6..)的第一组升压电路(例如38)的第一耦合电容(例如66)的另一端，与顺序上为奇数(即1、3、5..)的第二组升压电路(例如44)的第一耦合电容(例如62)的另一端。且第一时钟信号Vphi1与第二时钟信号Vphi2所产生的波形如图2所示是彼此不会重叠的互补信号波形。

至于第一输出层电路40则由一输出NMOS晶体管70与一第二耦合电容72所构成，输出NMOS晶体管70的漏极同时与栅极和第二耦合电容72的一端连接，第二耦合电容72的另一端则接收第一时钟信号Vphi1。至于第二输出层电路48也由一输出NMOS晶体管74与一第二耦合电容76所构成，其中输出NMOS晶体管74的漏极同时与栅极和第二耦合电容76的一端连接，但第二耦合电容76的另一端则接收第二时钟信号Vphi2。且输出NMOS晶体管70与输出NMOS晶体管74两个源极连接在一起以做为输出。

接着，我们以图4A～4E说明图3升压电路前段的运作的过程，在此我们设定输入电压Vin＝3V，第一时钟信号Vphi1与第二时钟信号Vphi2的振幅Vdd＝3V，首先在图4A时为开时激活时(即瞬时)，以输入电压Vin＝3V输入，加上第一时钟信号Vphi1为高电压对第一耦合电容58作用下，使得第一升压电路部分30的A点(即NMOS晶体管52的漏极)电压变为2.3+3＝5.3V，同时NMOS晶体管52的栅极因连接到NMOS晶体管56的源极，有耦合电容68作用，而使B点电压由0V变为3V，因为NMOS晶体管52栅极电压3V小于漏极电压6V，源极的电压无法达到NMOS晶体管52完全导通时与漏极相同电位(6V)，所以NMOS晶体管52的源极(C点)为小于0.7V的栅极电压(即电压为3-0.7＝2.3V)。

接着，在图4中当第二时钟信号Vphi2为高电压输入时，原先C点上的2.3V在耦合电容66的作用下，电压升高到2.3+3＝5.3V，送到NMOS晶体管56的栅极，同时输入电压Vin＝3V输入，加上第二时钟信号Vphi2为高电压对第二耦合电容62作用下，使得第二升压电路部分32的D点(即NMOS晶体管56的漏极)电压变为2.3+3＝5.3V，NMOS晶体管56栅极电压5.3V(C点)小于漏极电压6V(D点)，源极(B点)的电压无法达到NMOS晶体管52完全导通时与漏极相同电位(6V)，所以NMOS晶体管56的源极(B点)为小于0.7V的栅极电压(即电压为5.3-0.7＝4.6V)。

而在图4C中，此时第一时钟信号Vphil又转为高电压时，NMOS晶体管56的源极(B点)电压4.6V，在耦合电容68作用下，变为4.6+3＝7.6V，同时第一时钟信号Vphi1为高电压对第一耦合电容58作用下，使得第一升压电路部分30的A点(即NMOS晶体管52的漏极)电压变为2.3+3＝5.3V，此时NMOS晶体管52栅极电压7.6V大于漏极电压6V，因此NMOS晶体管52完全导通，所以源极电压(C点)为5.3V。

接着，在图4D时第一时钟信号Vphi2又转为高电压时，C点电压在耦合电容66作用下，电压提升到5.3+3＝8.3V送到NMOS晶体管56的栅极，高于NMOS晶体管56的漏极(即D点)电压变5.3V，所以NMOS晶体管56也完全导通，使得漏极电压(B点)变为5.3V，而逐渐进入稳定状态。

因此如图4E所示，下一个第一时钟信号Vphi1转为高电压时，其运作与图4C相同，除NMOS晶体管52栅极电压变为5.3V+3V＝8.3V，不同于图4C中的7.6V外，其它部分电压皆相同。所以进入稳态后，就会重复图4D与图4E的动作。因此每一级都能够确保提高固定的电压值，而没有公知漏极与栅极连接在一起的结构，因此能够避免基体效应的产生，而降低升压的效率。

接着，图5是依照本发明第二实施例的一种升压电路。其结构与图3类似，也由一第一升压电路部分100与第二升压电路部分102所构成。其中第一升压电路部分100也包括第一输入层电路104、复数个第一组升压电路(106与108等)以及第一输出层电路110。而第二升压电路部分102则包括第二输入层电路112、复数个第二组升压电路(114与116等)以及一第二输出层电路118构成。

上述，第一输入层电路104、第一输出层电路110、第二输入层电路112以及第二输出层电路118与图3的第一输入层电路34、第一输出层电路40、第二输入层电路44以及第二输出层电路48的电路连接方式相同，不同的在将基底连接到漏极端与图3接地方式，而造成以表面的信道(Channel)提供另一途径(即基底与源极间形成一PN二极管)，而加速其执行的效率，在此不再重复说明其连接结构。只针对相异的复数个第一组升压电路(106与108等)与复数个第二组升压电路(114与116等)来做进一步说明。

我们以第一组升压电路106先做说明，其包括由一NMOS晶体管120、一CMOS电路122以及一第一耦合电容124所构成。其中NMOS晶体管120的漏极(E点)连接到其基底、第一耦合电容124的一端以及CMOS电路122的负载端(L点)，NMOS晶体管120的源极以串联方式连接到对应的下一个NMOS晶体管126漏极，且NMOS晶体管120的栅极连接到CMOS电路122的一输出端(O点)。此外，CMOS电路122的一控制端(C点)连接到对应的第二组升压电路114的NMOS晶体管128的漏极，CMOS电路122的一电源端(S点)连接到对应的第二组升压电路144的NMOS晶体管128的源极，第一耦合电容124的另一端接收一第一时钟信号Vphi1。

至于，第二组升压电路114也包括由一NMOS晶体管128、一CMOS电路130以及一第二耦合电容132所构成。其中NMOS晶体管128的漏极(F点)连接到其基底、第二耦合电容132的一端以及CMOS电路130的负载端(L1点)，NMOS晶体管128的源极以串联方式连接到对应的下一个NMOS晶体管134漏极，且NMOS晶体管128的栅极连接到CMOS电路130的一输出端(O1点)。此外，CMOS电路130的一控制端(C1点)连接到对应的第一组升压电路106的NMOS晶体管120的漏极，CMOS电路130的一电源端(S点)连接到对应的第一组升压电路106的NMOS晶体管120的源极，第二耦合电容132的另一端接收一第二时钟信号Vphi2。

与图3相同的第一时钟信号Vphi1，使用于顺序上为奇数的第一组升压电路(例如106)的与顺序上为偶数的第二组升压电路(例如116)的耦合电容的另一端，一第二时钟信号Vphi2使用于顺序上为偶数的第一组升压电路(例如108)与顺序上为奇数的第二组升压电路(例如114)的耦合电容的另一端，且第一时钟信号Vphi1与第二时钟信号Vphi2所产生的波形如图2所示，是彼此不会重叠的互补信号波形。

在运作上与图3类似，且效率上更好，在此不再重复说明其运作过程，而对其相异之处所产生效果作进一步说明，由于漏极与基底相连，所以除原先MOS晶体管所提供的信道外，还在基底-源极间形成一pn二极管。此外利用CMOS(NMOS+PMOS)电路来控制NMOS晶体管的栅极电压，可以确保NMOS晶体管维持在线性区域(Lineregion)，而不会有位于饱和区域(Saturation region)，启始电压因基体效应而增加的情形。另外图5的电路可设计在P型基底(P-Substrate)的深N井的分离P井上。

接着，在图6所示，是本发明第三实施例的一种升压电路。本实施例的升压电路与第二实施例(图5)类似，但在此电路设计在N型基底(N-Substrata)的深P井的分离P井上。而其结构也由第一升压电路部分200与第二升压电路部分202构成，但第一输入层电路204与第二输入层电路206是由PMOS晶体管构成，其源极接收输入电压Vin，漏极与栅极则连接一起，并分别连接到第一组升压电路206与第二组升压电路208。

至于在第一组升压电路206与第二组升压电路208则是(以第一组升压电路206为例)由PMOS晶体管210、一CMOS电路212以及一第一耦合电容214所构成，其中PMOS晶体管210取代原先图5中的120，其源极连接到CMOS电路212的控制端(C2)与第一耦合电容214的一端，漏极连接到其基底、CMOS电路的一电源端(S2)，以及每一PMOS晶体管210的漏极以串联方式连接到对应的下一个源极，且PMOS晶体管210的栅极连接到CMOS电路的一输出端(O2)，第一组升压电路200的CMOS电路212的负载端(L2)连接到对应的第二组升压电路的PMOS晶体管216的源极。相同的第二组升压电路202的CMOS电路的负载端(L2)连接到对应的第一组升压电路200的PMOS晶体管的源极。

至于第一时钟信号Vphi1使用于顺序上为奇数的第一组升压电路与顺序上为偶数的第二组升压电路的第一耦合电容的另一端，一第二时钟信号Vphi2使用于顺序上为偶数的第一组升压电路与顺序上为奇数的第二组升压电路的第一耦合电容的另一端，且该第一时钟信号Vphi1与第二时钟信号Vphi2彼此互补不重叠。

至于，第一输出层电路218与第二输出层电路220改由(以第一输出层电路218为例)一PMOS晶体管222与一第二耦合电容224构成。其中PMOS晶体管222的源极连接到第二耦合电容224的一端，漏极与其基底、栅极连接在一起，并使第一输出层电路218与第二输出层电路220的PMOS晶体管的两个漏极连接在一起以做为输出，且第一输出层电路与第二输出电路的第二耦合电容的另一端分别接收第一时钟信号Vphi1与第二时钟信号Vphi2。

接着，图7是依照本发明第四实施例的一种升压电路。其用以产生较大的负电压，所以输入电压以GND输入后，第一输入层电路300与第二输入层电路302皆以一输入NMOS晶体管构成，其漏极接收接地电压GND，而源极与栅极连接一起，并连接到第一组升压电路304与第二组升压电路306的NMOS晶体管的漏极。

而第一组升压电路304与每一第二组升压电路306是(以第一组升压电路304为例)由一NMOS晶体管310、一CMOS电路312以及一第一耦合电容314所构成，NMOS晶体管310的漏极连接到CMOS电路312的控制端(C3)与第一耦合电容314的一端，源极连接到其基底、CMOS电路312的一负载端(L3)，以及每一PMOS晶体管的源极以串联方式连接到对应的下一个漏极，且NMOS晶体管310的栅极连接到CMOS电路312的一输出端(O)，第一组升压电路304的CMOS电路312的一电源端(S3)连接到对应的第二组升压电路的NMOS晶体管318的漏极，第二组升压电路306的CMOS电路316的一电源端连接到对应的第一组升压电路304的NMOS晶体管310的漏极。

至于，第一时钟信号Vphi1也使用于顺序上为奇数的第一组升压电路与顺序上为偶数的第二组升压电路的第一耦合电容的另一端，一第二时钟信号Vphi2也使用于顺序上为偶数的第一组升压电路与顺序上为奇数的第二组升压电路的第一耦合电容的另一端，且第一时钟信号与第二时钟信号彼此互补不重叠。

另外，第一输出层电路320与第二输出层电路322是由(以第一输出层电路320为例)一输出NMOS晶体管324与一第二耦合电容326构成，输出NMOS晶体管324的漏极连接到第二耦合电容326的一端，源极与其基底、栅极连接，并使第一输出层电路320与第二输出层电路322的输出NMOS晶体管的两个漏极连接在一起以做为输出，且第一输出层电路与第二输出电路的第二耦合电容的另一端分别接收第一时钟信号Vphi1与第二时钟信号Vphi2。

综上所述，本发明避免了公知技术漏极与栅极连接所产生基体效应，因此效能上可以有效提升。

虽然本发明已以数个实施例公开如上，但其并非用以限定本发明，任何熟悉该技术的人员，在不脱离本发明的精神和范围内所作的各种更动与润饰，均属于本发明的范围，而本发明的保护范围以权利要求书所限定的为准。

Claims

1.一种升压电路，其特征在于：包括：

一第一升压电路部分，具有一第一输入层电路、复数个第一组升压电路以及一第一输出层电路；

一第二升压电路部分，具有一第二输入层电路、复数个第二组升压电路以及一第二输出层电路；

其中，该第一输入层电路与该第二输入层电路，皆以一端接收一输入电压，另一端则分别连接到该些第一组升压电路与该些第二组升压电路；

每一该第一组升压电路与每一该第二组升压电路是由一NMOS晶体管与一第一耦合电容所构成，该NMOS晶体管的漏极连接到该第一耦合电容的一端，每一该NMOS晶体管的源极以串联方式连接到对应的下一个漏极，且该些第一组升压电路的该NMOS晶体管的栅极连接到对应的该些第二组升压电路的NMOS晶体管的源极，该些第二组升压电路的NMOS晶体管的栅极连接到对应该些第一组升压电路的NMOS晶体管的源极，一第一时钟信号使用于顺序上为奇数的该些第一组升压电路与顺序上为偶数的该些第二组升压电路的该些第一耦合电容的另一端，一第二时钟信号使用于顺序上为偶数的该些第一组升压电路与顺序上为奇数的该些第二组升压电路的该些第一耦合电容的另一端，且该第一时钟信号与第二时钟信号彼此互补不重叠；

该第一输出层电路与该第二输出层电路是由一输出NMOS晶体管与一第二耦合电容构成，该输出NMOS晶体管的漏极同时与栅极和该第二耦合电容的一端连接，且第一输出层电路与该第二输出层电路的该输出NMOS晶体管的两个源极连接在一起以做为输出，且第一输出层电路与该第二输出电路的第二耦合电容的另一端分别接收该第一时钟信号与第二时钟信号。

2.根据权利要求1所述的升压电路，其特征在于：第一输入层电路与第二输入层电路，是分别由一输入NMOS晶体管构成，其漏极与栅极连接并接收该输入电压，第一输入层电路与第二输入层电路的输入NMOS晶体管源极则分别连接到第一组升压电路与该第二组升压电路的第一个NMOS晶体管的漏极。

3.一种升压电路，其特征在于：包括：

每一该第一组升压电路与每一该第二组升压电路是由一NMOS晶体管、一CMOS电路以及一第一耦合电容所构成，该NMOS晶体管的漏极连接到其基底、该第一耦合电容的一端以及该CMOS电路的一负载端，每一该NMOS晶体管的源极以串联方式连接到对应的下一个漏极，且该NMOS晶体管的栅极连接到该CMOS电路的一输出端，该些第一组升压电路的该CMOS电路的一控制端连接到对应的该些第二组升压电路的NMOS晶体管的漏极，该些第一组升压电路的该CMOS电路的一电源端连接到对应的该些第二组升压电路的NMOS晶体管的源极，该些第二组升压电路的该CMOS电路的一控制端连接到对应的该些第一组升压电路的NMOS晶体管的漏极，该些第二组升压电路的该CMOS电路的一电源端连接到对应的该些第一组升压电路的NMOS晶体管的源极，一第一时钟信号使用于顺序上为奇数的该些第一组升压电路与顺序上为偶数的该些第二组升压电路的该些第一耦合电容的另一端，一第二时钟信号使用于顺序上为偶数的该些第一组升压电路与顺序上为奇数的该些第二组升压电路的该些第一耦合电容的另一端，且该第一时钟信号与第二时钟信号彼此互补不重叠，其中该CMOS电路用以确保所述第一组升压电路的NMOS晶体管工作在线性区域；

该第一输出层电路与该第二输出层电路是由一输出NMOS晶体管与一第二耦合电容构成，该输出NMOS晶体管的漏极连接到其基底、栅极以及该第二耦合电容的一端连接，且第一输出层电路与该第二输出层电路的该输出NMOS晶体管的两个源极连接在一起以做为输出，且第一输出层电路与该第二输出电路的第二耦合电容的另一端分别接收该第一时钟信号与第二时钟信号。

4.根据权利要求3所述的升压电路，其特征在于：第一输入层电路与第二输入层电路，是分别由一输入NMOS晶体管构成，其漏极与栅极连接并接收该输入电压，第一输入层电路与第二输入层电路的源极则分别连接到第一组升压电路与该第二组升压电路的第一个NMOS晶体管的漏极。

5.根据权利要求3所述的升压电路，其特征在于：该CMOS电路是由一PMOS晶体管与一NMOS晶体管构成，其中该PMOS晶体管与该NMOS晶体管栅极连接在一起做为该控制端，该PMOS晶体管与该NMOS晶体管的漏极连接一起做为该输出端，该PMOS晶体管的源极做为该电源端，NMOS晶体管的源极做为负载端。

6.一种升压电路，其特征在于：包括：

每一该第一组升压电路与每一该第二组升压电路是由一PMOS晶体管、一CMOS电路以及一第一耦合电容所构成，该PMOS晶体管的源极连接到该CMOS电路的控制端与该第一耦合电容的一端，漏极连接到其基底、该CMOS电路的一电源端，以及每一该PMOS晶体管的漏极以串联方式连接到对应的下一个源极，且该PMOS晶体管的栅极连接到该CMOS电路的一输出端，该些第一组升压电路的该CMOS电路的一负载端连接到对应的该些第二组升压电路的NMOS晶体管的源极，该些第二组升压电路的该CMOS电路的一负载端连接到对应的该些第一组升压电路的PMOS晶体管的源极，一第一时钟信号使用于顺序上为奇数的该些第一组升压电路与顺序上为偶数的该些第二组升压电路的该些第一耦合电容的另一端，一第二时钟信号使用于顺序上为偶数的该些第一组升压电路与顺序上为奇数的该些第二组升压电路的该些第一耦合电容的另一端，且该第一时钟信号与第二时钟信号彼此互补不重叠，其中该CMOS电路用以确保所述第一组升压电路的NMOS晶体管工作在线性区域；

该第一输出层电路与该第二输出层电路是由一输出PMOS晶体管与一第二耦合电容构成，该输出PMOS晶体管的源极连接到该第二耦合电容的一端，漏极与其基底、栅极以及该第二耦合电容的一端连接，并使第一输出层电路与该第二输出层电路的该输出PMOS晶体管的两个漏极连接在一起以做为输出，且第一输出层电路与该第二输出电路的第二耦合电容的另一端分别接收该第一时钟信号与第二时钟信号。

7.根据权利要求6所述的升压电路，其特征在于：第一输入层电路与该第二输入层电路，是分别由一输入PMOS晶体管构成，其源极接收该输入电压，而该第一输入层电路与该第二输入层电路的输入PMOS晶体管漏极与栅极连接并分别连接到该些第一组升压电路与该些第二组升压电路。

8.根据权利要求7所述的升压电路，其特征在于：该CMOS电路是由一PMOS晶体管与一NMOS晶体管构成，其中该PMOS晶体管与该NMOS晶体管栅极连接在一起做为该控制端，该PMOS晶体管与该NMOS晶体管的漏极连接一起做为该输出端，该PMOS晶体管的源极做为该电源端，NMOS晶体管的源极做为负载端。

9.一种升压电路，其特征在于：包括：

一第一升压电路，具有一第一输入层电路、复数个第一组升压电路以及一第一输出层电路；

一第二升压电路，具有一第二输入层电路、复数个第二组升压电路以及一第二输出层电路；

每一该第一组升压电路与每一该第二组升压电路是由一NMOS晶体管、一CMOS电路以及一第一耦合电容所构成，该NMOS晶体管的漏极连接到该CMOS电路的控制端与该第一耦合电容的一端，源极连接到其基底、该CMOS电路的一负载端，以及每一该PMOS晶体管的源极以串联方式连接到对应的下一个NMOS晶体管漏极，且该NMOS晶体管的栅极连接到该CMOS电路的一输出端，该些第一组升压电路的该CMOS电路的一电源端连接到对应的该些第二组升压电路的NMOS晶体管的漏极，该些第二组升压电路的该CMOS电路的一电源端连接到对应的该些第一组升压电路的NMOS晶体管的漏极，一第一时钟信号使用于顺序上为奇数的该些第一组升压电路与顺序上为偶数的该些第二组升压电路的该些第一耦合电容的另一端，一第二时钟信号使用于顺序上为偶数的该些第一组升压电路与顺序上为奇数的该些第二组升压电路的该些第一耦合电容的另一端，且该第一时钟信号与第二时钟信号彼此互补不重叠，其中该CMOS电路用以确保所述第一组升压电路的NMOS晶体管工作在线性区域；

该第一输出层电路与该第二输出层电路是由一输出NMOS晶体管与一第二耦合电容构成，该输出NMOS晶体管的漏极连接到该第二耦合电容的一端，源极与其基底、栅极连接，并使第一输出层电路与该第二输出层电路的该输出NMOS晶体管的两个漏极连接在一起以做为输出，且第一输出层电路与该第二输出电路的第二耦合电容的另一端分别接收该第一时钟信号与第二时钟信号。

10.根据权利要求9所述的升压电路，其特征在于：该第一输入层电路与该第二输入层电路，分别由一输入NMOS晶体管构成，其漏极接收一接地电压，而该第一输入层电路与该第二输入层电路的输入NMOS晶体管的源极与栅极连接并分别连接到该些第一组升压电路与该些第二组升压电路。

11.根据权利要求9所述的升压电路，其特征在于：该CMOS电路由一PMOS晶体管与一NMOS晶体管构成，其中该PMOS晶体管与该NMOS晶体管栅极连接在一起做为该控制端，该PMOS晶体管与该NMOS晶体管的漏极连接一起做为该输出端，该PMOS晶体管的源极做为该电源端，NMOS晶体管的源极做为负载端。