CN1217572A - 制造半导体器件的方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 33
- 239000010703 silicon Substances 0.000 claims abstract description 33
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 32
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 239000011229 interlayer Substances 0.000 claims abstract description 18
- 238000000034 method Methods 0.000 claims abstract description 14
- 239000004020 conductor Substances 0.000 claims abstract description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 33
- 229910021332 silicide Inorganic materials 0.000 claims description 31
- 239000010410 layer Substances 0.000 claims description 21
- 208000005189 Embolism Diseases 0.000 claims description 17
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 14
- 230000015572 biosynthetic process Effects 0.000 claims description 11
- 238000004140 cleaning Methods 0.000 claims description 8
- 239000012530 fluid Substances 0.000 claims description 4
- 238000010438 heat treatment Methods 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 16
- 229920005591 polysilicon Polymers 0.000 description 16
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 10
- 229910021342 tungsten silicide Inorganic materials 0.000 description 10
- 238000001312 dry etching Methods 0.000 description 9
- 150000002500 ions Chemical class 0.000 description 9
- 239000010941 cobalt Substances 0.000 description 8
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 8
- 229910017052 cobalt Inorganic materials 0.000 description 7
- 239000012535 impurity Substances 0.000 description 7
- 238000000137 annealing Methods 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 238000010790 dilution Methods 0.000 description 5
- 239000012895 dilution Substances 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 2
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- 229910000676 Si alloy Inorganic materials 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000003870 refractory metal Substances 0.000 description 2
- 230000001105 regulatory effect Effects 0.000 description 2
- 229910000531 Co alloy Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
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- Engineering & Computer Science (AREA)
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Abstract
一种制造半导体器件的方法,在硅衬底上形成包括源、漏和栅极的元件;在元件上形成层间膜;在层间膜上选择地形成抵达元件的接触孔,由此暴露接触孔底部的元件部分;加热其上形成了元件和层间膜的硅衬底;用导电材料填充接触孔,形成与元件的一部分接触的互联件。
Description
本发明涉及一种制造半导体器件的方法，其中与形成于硅衬底上的元件接触的互联由硅制造。
为了减小接触电阻或减小多晶硅栅极的电阻，常常采用作为硅与金属合金的硅化物。例如，源和漏形成区的表面上涂布硅化物，以减小源和漏极间的接触电阻。
下面简单说明一下利用硅化物制造MOSFET(金属氧化物半导体场效应晶体管)的方法。
如图4A所示，在硅衬底601上以预定间隔形成场氧化膜602。场氧化膜602将硅衬底表面分隔，以形成元件形成区。
为了调节晶体管的阈值电压，向硅衬底601的每个元件形成区离子注入B，形成杂质区603。用如稀释的氢氟酸等酸清洗液去掉硅衬底601的元件形成区表面上形成的自然氧化膜，然后，如图4B所示，形成栅绝缘膜604。
利用CVD法(化学汽相淀积)在栅绝缘膜604上淀积多晶硅。为使多晶硅导电，加入约1020cm-3的P(磷)。利用已知光刻法形成的抗蚀剂图形作掩模，用HBr或Cl干法腐蚀，选择性地去掉多晶硅和栅绝缘膜604，从而形成栅极605，如图4C所示。
利用栅极605作掩模，离子注入P，在栅极605两侧的杂质区603中形成轻掺杂区606和607。
在包括栅极605的硅衬底601上淀积绝缘膜，并通过垂直各向异性干法腐蚀进行去除，从而在栅极605的侧壁上形成侧壁605a，如图4D所示。利用栅极605和侧壁605a作掩模，离子注入As(砷)，分别在轻掺杂区606和607中形成源608和609。
利用上述工艺，制造出具有LDD(轻掺杂漏)结构的MOSFET的主要部分。此后，如下所述形成连接MOSFET与晶体管的互联。
更具体说，在包括栅极605和侧壁605a的硅衬底601上淀积钴膜并加热，从而使硅表面与钴接触的部分硅化。去掉绝缘膜等上的未反应的钴，然后再加热所得结构。由此，如图4E所示，在栅极605及源608和漏609上形成硅化物层610。
如图4F所示，形成氧化硅层间膜611。如图4G所示，利用抗蚀剂图形612作掩模进行干法腐蚀，形成抵达源608和漏609上层间膜611预定位置的接触孔613a和613b。去掉抗蚀剂图形612后，用稀释的氢氟酸等清洗暴露于接触孔613a和613b底部的硅化层610的表面。
如图4H所示，在暴露的硅化物层610上淀积选择性掺杂了P的多晶硅，形成栓塞614，以填充接触孔613a和613b。如图4I所示，在另一区的栅极605上形成与硅化物层610连接的栓塞614。
尽管未示出，但是，例如，形成了与栓塞614连接的硅化钨互联，例如源和漏极互联。
然而，利用这种常规方法，MOSFET必然会有热阻。在与源/漏接触的栓塞由多晶硅制造时，连接电阻变得比栓塞原有的电阻大。在上述情况下，如图4H所示，栓塞614通过硅化物层610与源608连接。然而，不管中间状态的硅物化层610如何，与源连接的源极互联和栓塞的电阻都要增大。
本发明的目的是提供一种半导体器件制造方法，能够减小与形成于硅衬底上的元件连接的硅互联的电阻。
为实现上述目的，根据本发明，提供一种制造半导体器件的方法，包括以下步骤：在硅衬底上形成包括源、漏、和栅极的元件；在元件上形成层间膜；在层间膜中选择地形成抵达元件的接触孔，由此暴露接触孔底部的元件部分；加热其上形成了元件和层间膜的硅衬底；用导电材料填充接触孔，形成与元件的部分接触的互联件。
图1A-1I分别是展示根据本发明第一实施例制造半导体器件的步骤的剖面图；
图2是展示接触电阻与接触孔的直径间关系的曲线图；
图3A-3I分别是展示根据本发明第二实施例制造半导体器件的步骤的剖面图；
图4A-4I分别是展示制造常规半导体器件的步骤的剖面图；
下面将参照各附图详细说明本发明。第一实施例
图1A-1I展示了根据本发明第一实施例制造半导体器件的方法。
如图1A所示，在硅衬底101上以预定间隔形成场氧化膜102。场氧化膜102将硅衬底101的表面分隔开，形成各元件形成区。
为调节晶体管的阈值电压，向硅衬底101的每个元件形成区离子注入B，形成杂质区103。用诸如稀释的氢氟酸等酸清洗液去掉硅衬底101的元件形成区表面上的自然氧化膜，然后，如图1B所示，形成栅绝缘膜104。
利用CVD法(化学汽相淀积)在栅绝缘膜104上淀积多晶硅。为使多晶硅导电，加入约1020cm-3的P(磷)。利用己知光刻法形成的抗蚀剂图形作掩模，用HBr或Cl干法腐蚀，选择性地去掉多晶硅和栅绝缘膜104，从而形成栅极105，如图1C所示。
利用栅极105作掩模，离子注入P，在栅极105两侧的杂质区103中形成轻掺杂区106和107。
在包括栅极105的硅衬底101上淀积绝缘膜，并通过垂直各向异性干法腐蚀进行去除，从而在栅极105的侧壁上形成侧壁105a，如图1D所示。利用栅极105和侧壁105a作掩模，在轻掺杂区106和107离子注入As(砷)，从而形成源108和漏109。同时，还向栅极105注入P。
在包括栅极105和侧壁105a的硅衬底101上淀积厚约15nm的钴膜，并加热到约500-600℃(快速热退火：RTA处理)。RTA处理使硅表面与钴接触的部分硅化。利用盐酸和过氧化氢液的混合液湿法腐蚀掉绝缘膜等上的未反应的钴。然后，在高于前面退火的温度下RTA处理所得结构。
由此，如图1E所示，在栅极105及源108和漏109上形成厚约40-50nm的硅化物层110，硅化物层110由硅和钴的合金构成。
如图1F所示，在硅化物层110、侧壁105a和场氧化膜102上形成氧化硅层间膜111。如图1G所示，利用抗蚀剂图形112作掩模进行干法腐蚀，形成抵达源108和漏109上层间膜111预定位置处的硅化物层110的接触孔113a和113b。
去掉抗蚀剂图形112后，进行RTA处理，将所得结构加热到800℃约10秒。用稀释的氢氟酸等清洗暴露于接触孔113a和113b底部的硅化层110的表面。利用例如灯退火进行该加热。
如图1H所示，在暴露于接触孔113a和113b底部的硅化物层110上淀积选择性掺杂了P的多晶硅，形成栓塞114，以填充接触孔113a和113b。如图1I所示，在另一区的栅极105上形成与硅化物层110连接的栓塞114。
尽管未示出，但是，例如，形成了与栓塞114连接的硅化钨互联，例如源和漏极互联。
根据第一实施例，在形成了接触孔113a和113b，并使硅化物层110暴露于接触孔113a和113b的底部后，进行退火。退火和清洗后，在接触孔113a和113b内形成将与硅化物层110连接的栓塞。
如图2所示，测量源108的接触电阻，发现本发明退火后的接触电阻低于如常规方法没经过任何退火时的接触电阻。
按第一实施例，形成了硅化钴。然而，本发明不限于此，还可以采用其它难熔金属的硅化物。例如，利用硅化钛可以得到相同的效果。第二实施例
下面说明根据本发明第二实施例制造半导体器件的方法。
如图3A所示，在半导体衬底401上形成场氧化膜402。暴露由场氧化膜402分隔的元件形成区的半导体衬底401表面。
为调节晶体管的阈值电压，向半导体衬底401离子注入B，形成杂质区403。用如稀释的氢氟酸等酸清洗液去掉暴露表面上的自然氧化膜，然后，如图3B所示，在杂质区403形成栅绝缘膜404。
利用CVD法(化学汽相淀积)淀积加入了约1020cm-3的P(磷)的多晶硅，然后，在多晶硅上淀积硅化钨。利用已知光刻法形成的抗蚀剂图形作掩模进行干法腐蚀，选择性地去掉多晶硅和硅化钨，从而形成由多晶硅膜405a和硅化钨膜405b构成的栅极405，如图3C所示。
利用栅极405作掩模，离子注入P，在栅极405两侧的杂质区403中形成轻掺杂区406和407。注意，本发明不限于硅化钨，可以采用其它难熔金属的硅化物。
在包括栅极405的硅衬底401上淀积绝缘膜，并通过垂直各向异性干法腐蚀去除预定量绝缘膜，从而在栅极405的侧壁上形成侧壁405c，如图3D所示。利用栅极405和侧壁405c作掩模，离子注入As(砷)，在轻掺杂区406和407形成源408和漏409。
如图3E所示，在包括元件的的半导体衬底401上淀积氧化硅层间膜411。如图3F所示，利用抗蚀剂图形412作掩模进行干法腐蚀，形成抵达层间膜411预定位置处的源408和漏409的接触孔413a和413b。同时，如图3G所示，形成抵达层间膜411的预定位置处的硅化钨膜405b的接触孔413c。
去掉抗蚀剂图形412后，进行RTA处理，将所得结构加热到800℃约10秒。用稀释的氢氟酸等清洗暴露于接触孔413a和413b底部的源408和漏409的表面及暴露于接触孔413c底部的硅化钨膜405b的表面。
如图3H所示，在暴露的源408和漏409上淀积选择性掺杂了P的多晶硅，形成栓塞414，以填充接触孔413a和413b。同时，如图3I所示，在栅极405上的栓塞414中形成掺磷的多晶硅栓塞414，以便与硅化钨膜405b连接。
尽管未示出，但是，例如，形成了与栓塞414连接的硅化钨互联，例如源和漏极互联。根据该实施例，可以获得与第一实施例相同的效果。
如上所述，根据本发明，可以将所有或部分硅互联与元件预定区之间的电阻抑制在较低水平。
Claims (8)
1．一种制造半导体器件的方法，其特征在于包括以下步骤：
在硅衬底(101,401)上形成包括源、漏、和栅极的元件；
在所述元件上形成层间膜(111,411)；
在层间膜中选择地形成抵达元件的接触孔(113a,113b,413c)，由此暴露接触孔底部的元件部分；
加热其上形成了元件和层间膜的硅衬底；及
用导电材料填充接触孔，形成与元件的部分接触的互联件(114,414)。
2．如权利要求1所述的方法，其中还包括以下步骤：
在所述元件上形成硅化物(110,405b)；
形成接触孔，该步骤包括使形成每一个接触孔的底部暴露于硅化物；及
形成互联件，该步骤包括形成与元件上的硅化物接触的互联。
3．如权利要求1所述的方法，其中所述形成接触孔的步骤包括在源和漏上的层间膜中形成接触孔的步骤。
4．如权利要求1所述的方法，其中所述形成接触孔的步骤包括在栅极上的层间膜中形成接触孔的步骤。
5．如权利要求1所述的方法，还包括在加热硅衬底后，用含氢氟酸的清洗液清洗接触孔的底部的步骤。
6．如权利要求1所述的方法，其中所述互联件是栓塞。
7．一种制造半导体器件的方法，其特征在于包括以下步骤：
在硅衬底(101)上形成包括源、漏、和栅极的元件；
在所述源和漏上形成硅化物(110)；
在包括硅化物的元件上形成层间膜(111)；
在层间膜中选择地形成抵达硅化物的接触孔(113a,113b)，由此暴露接触孔底部的硅化物；
加热其上形成了元件、硅化物和层间膜的硅衬底；及
用导电材料填充接触孔，形成与源和漏上形成的硅化物接触的栓塞(114)。
8．一种制造半导体器件的方法，其特征在于包括以下步骤：
在硅衬底(401)上形成包括源、漏、和栅极的元件；
在所述栅极上形成硅化物(405b)；
在包括硅化物的所述元件上形成层间膜(411)；
在所述层间膜上选择地形成抵达栅极的接触孔(413c)，由此在所述接触孔底部暴露所述栅极；
加热其上形成了元件、硅化物和层间膜的所述硅衬底；及
用导电材料填充所述接触孔，形成与所述栅极上形成的硅化物接触的栓塞(414)。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP305387/97 | 1997-11-07 | ||
| JP9305387A JPH11145283A (ja) | 1997-11-07 | 1997-11-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN1217572A true CN1217572A (zh) | 1999-05-26 |
Family
ID=17944514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN98124705A Pending CN1217572A (zh) | 1997-11-07 | 1998-11-06 | 制造半导体器件的方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH11145283A (zh) |
| KR (1) | KR19990045011A (zh) |
| CN (1) | CN1217572A (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000306860A (ja) | 1999-04-20 | 2000-11-02 | Nec Corp | 半導体装置の製造方法 |
| JP3626058B2 (ja) | 2000-01-25 | 2005-03-02 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置の製造方法 |
-
1997
- 1997-11-07 JP JP9305387A patent/JPH11145283A/ja active Pending
-
1998
- 1998-11-04 KR KR1019980047170A patent/KR19990045011A/ko not_active Application Discontinuation
- 1998-11-06 CN CN98124705A patent/CN1217572A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990045011A (ko) | 1999-06-25 |
| JPH11145283A (ja) | 1999-05-28 |
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