CN1213482C - 具有提供在存储单元中的阱抽头的半导体器件 - Google Patents
具有提供在存储单元中的阱抽头的半导体器件 Download PDFInfo
- Publication number
- CN1213482C CN1213482C CNB021184224A CN02118422A CN1213482C CN 1213482 C CN1213482 C CN 1213482C CN B021184224 A CNB021184224 A CN B021184224A CN 02118422 A CN02118422 A CN 02118422A CN 1213482 C CN1213482 C CN 1213482C
- Authority
- CN
- China
- Prior art keywords
- memory cell
- mos transistor
- conductive type
- link
- channel mos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 31
- 239000011229 interlayer Substances 0.000 claims abstract description 33
- 239000010410 layer Substances 0.000 claims description 96
- 230000003252 repetitive effect Effects 0.000 claims description 22
- 230000005540 biological transmission Effects 0.000 claims description 16
- 229910021332 silicide Inorganic materials 0.000 claims description 7
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 7
- 229910052751 metal Inorganic materials 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 6
- 239000000758 substrate Substances 0.000 abstract description 3
- 239000002344 surface layer Substances 0.000 abstract 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 15
- 230000008878 coupling Effects 0.000 description 13
- 238000010168 coupling process Methods 0.000 description 13
- 238000005859 coupling reaction Methods 0.000 description 13
- 238000000034 method Methods 0.000 description 13
- 150000002500 ions Chemical class 0.000 description 11
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 230000001133 acceleration Effects 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 239000000377 silicon dioxide Substances 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 239000010941 cobalt Substances 0.000 description 4
- 229910017052 cobalt Inorganic materials 0.000 description 4
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 230000000717 retained effect Effects 0.000 description 3
- 229910052715 tantalum Inorganic materials 0.000 description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- -1 boron ion Chemical class 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
Landscapes
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
多个重复单元中的每一个包括多个存储单元。第二导电型阱形成在半导体基片的表面层上，该表面层在多个重复单元上延伸。在第二导电型阱中，提供多个重复单元的第一导电型沟道MOS晶体管。第二导电型阱抽头区被形成在每个重复单元中的一个存储单元中，并且在第二导电型阱中。在具有第二导电型阱抽头区的存储单元中或者在与所述存储单元相邻的存储单元中，提供一个层间连接部件。该层间连接部件连接到一个第一导电型沟道MOS晶体管的源区，以及连接到相应的第二导电型阱抽头区。
Description
对相关申请的交叉引用
本发明基于在2001年12月7日递交的日本专利申请2001-374515并要求其优先权，其全部内容被包含于此以供参考。
技术领域
本发明涉及半导体器件，特别涉及包括多个重复单元的半导体器件，每个重复单元包括多个存储单元以及一个阱抽头(well tap)，用于把恒定电压提供到形成有构成该存储单元的MOS晶体管的阱(well)中。
背景技术
在图10A中，示出在日本未审查专利公告No.8-181225中公开的静态随机存取存储单元(SRAM单元)的平面示图。在图10B中，示出着图10A中的线B10-B10截取的截面视图。
活性区500和501由元件隔离绝缘膜505所确定。活性区500被提供在p型阱502中，并且活性区501被提供在n型阱503中。如图10A中所示，活性区500包括在图中的横向方向延伸的第一部分500a，以及从第一部分500a的一端在图中向下延伸的第二部分500b和第三部分500c。
活性区域501具有在该图中的横向方向上的长条形状。两个栅极506和507在该图的纵向方向上延伸，并且与活性区500的第一部分500a以及活性区501相交。在活性区500与栅极506之间的交叉区域中，形成一个下拉MOS晶体管Tr1，并且在活性区500和栅极507之间的交叉区域形成一个下拉MOS晶体管Tr2。在活性区501和栅极506之间的交叉区域形成一个上 拉MOS晶体管Tr5，并且在活性区501和栅极507之间的交叉区域形成一个上拉MOS晶体管Tr6。
字线508在该图的横向方向上延伸，并且与活性区500的第二部分500b和第三部分500c相交叉。在第二部分500b和字线508之间的交叉区域中，形成一个传输MOS晶体管Tr3，并且在第三部分500c和字线508之间形成一个传输MOS晶体管Tr4。
在该活性区501中，在栅极506和507之间，为上拉晶体管Tr5和Tr6提供一个p型源区510。在活性区500中，在栅极506和507之间，为下拉晶体管Tr1和Tr2提供一个n型源区511。
在栅极506和507之间的活性区501的一部分中，形成一个n+型阱接触区512。在栅极506和507之间的活性区501的一部分中，形成一个p+型阱接触区513。n+型阱接触区512与p型源区510相接触(batting contact)，并且p+型阱接触区513与n+型阱接触区512相接触(batting contact)。
电源电压Vcc被通过n+型阱接触区512施加到n型阱503上。地电压Vss通过p+型阱接触区513施加到p型阱502上。
为了使下拉MOS晶体管Tr1和Tr2正常工作，在n+型阱接触区512中掺入的n型杂质必须不掺入栅极506和507的附近。在n+型阱接触区512中的掺杂是通过使用具有对应于n+型阱接触区512的开孔的光刻胶图案进行离子注入而完成的。
为了保证当形成光刻胶图案时的对齐，需要把n+型阱接触区512设置在与位于n+型阱接触区512的两侧的栅极506和507相距预定距离的位置。按照类似于上文所述的方式，需要使p+型阱接触区513设置在与位于p+型阱接触区513的两侧的栅极506和507相距预定距离的位置。
例如，当栅极长度是0.13微米时，栅极506和栅极507之间的距离变为0.7微米。在这种结构中，一个存储单元的横向宽度大约为1.55微米。另一方面，当不提供阱接触区域512和513时，栅极506和507之间的距离减小到0.35微米。在上述结构中，一个存储单元的横向宽度为1.2微米。当阱接触区域512和513位于栅极之间时，存储单元的面积增加大约29％。
在图11中，示出可以减小存储单元面积的常规SRAM的平面示图。4个存储单元600a至600d被设置在该图的横向方向中，以形成一个存储单元阵列600。多个存储单元600被重复地设置在该图中的横向方向和纵向方向中，并且在横向方向中的相邻存储单元阵列之间具有一个连接部分605。
每个存储单元600a至600d包括两个下拉MOS晶体管Tr1和Tr2、两个上拉MOS晶体管Tr5和Tr6、以及两个传输MOS晶体管Tr3和Tr4。在存储单元600a至600d中，不提供阱接触区域。
提供p型阱601和n型阱602以在该图的横向方向上延伸。在p型阱601，形成该存储单元，n沟道MOS晶体管，并且在n型阱602中，形成p沟道MOS晶体管。提供一条字线606在该图的横向方案上延伸，并且还被用作为传输MOS晶体管Tr3和Tr4的栅极。
在该连接部分605中在p型阱601和n型阱602内，分别提供一个p型阱抽头区610和n型阱抽头区611。在连接部分605中，提供一个通孔614，用于把字线606连接到位于其上方的主字线。
在图12中，示出沿着图11中的虚线A12-A12截取的截面示图。p型阱抽头区610通过填充在形成于层间绝缘膜620中的通孔612内的导电材料连接到中间导电层623。中间导电层623进一步连接到位于其上的地电压线。
n型阱抽头区611通过填充在形成于层间绝缘膜620中的通孔613内的导电材料连接到中间导电层622。中间导电层622进一步连接到位于其上的电源电压线。字线606通过填充在形成于层间绝缘膜620中的通孔614中的导电材料连接到中间导电层621。中间导电层621连接到位于其上的主字线。通常，该主字线由金属所形成，结果减小由多晶硅所形成的字线606的有效电阻。
在图11和12中所示的常规SRAM中，没有在各个存储单元中提供阱抽头区，并且在为每4个存储单元提供的连接部分605中，提供阱抽头区。相应地，可以减小每个存储单元的阱抽头区的面积。
图13示出图11中所示的常规SRAM的连接部分605的放大平面示图。在该图中的n型阱抽头区611的右侧和左侧，分别提供置于存储单元阵列的一端的存储单元的上拉MOS晶体管Tr5的源区630以及相对于n型阱抽头区611置于与上述存储单元阵列相对的存储单元阵列的一端的存储单元的上拉MOS晶体管Tr6的源区631。
在上述n型阱抽头区611中，提供中间导电层622。在漏区630和631上方分别提供中间导电层632和633。相邻的中间导电层622和632之间的距离D以及中间导电层622和633之间的距离D被设置为用于对半导体器件的布线层构图所用的最小尺寸。
连接部分605的宽度被设置为最小尺寸的距离D所限制。特别地，相对于连接部分605相反的存储单元阵列的上拉MOS晶体管Tr5的源区630与存储单元阵列的上拉MOS晶体管Tr6的源区631必须相互分离最少尺寸两倍的距离。
当栅极长度为0.13微米时，存储单元的横向宽度大约为1.2微米，并且连接部分的宽度大约为1微米。当对每4个存储单元提供一个连接部分时，考虑到该连接部分，一个存储单元的有效横向宽度为1.45微米。
发明内容
相应地，本发明的一个目的是增加半导体器件的集成度，其中重复提供基本上互为相等的多个电路，例如存储单元。
根据本发明一个方面的半导体器件包括：多个重复单元，其被提供在半导体基片的一个表面上，并且在第一方向以及与第一方向相交的第二方向中重复，每个重复单元包括多个存储单元，每个存储单元包括至少一个第一导电型沟道MOS晶体管，其具有第一导电型源区、第一导电型漏区和栅电极；第二导电型阱，其被提供在半导体基片的表面层中，该第二导电型阱在置于第一方向上的多个重复单元上延伸，每个存储单元的第一导电型沟道MOS晶体管被提供在第二导电型阱上；第二导电型阱抽头区，其提供在每个重复单元中的多个存储单元的一个存储单元中以及在第二导电型阱中；层间绝缘膜，其覆盖半导体基片的表面；以及第一层间连接部件，其被提供在每个重复单元中具有第二导电型阱抽头区的存储单元中或者在与其相邻的存储单元中，并且穿过层间绝缘膜，第一层间连接部件至少连接到具有该第一层间连接部件的存储单元的第一导电型沟道MOS晶体管中的一个晶体管的源区，并且连接到第二导电型阱抽头区。
一个恒定电压通过第一层间连接部件施加到第一导电型MOS晶体管的源区和第二导电型阱抽头区。由于不需要专用于阱抽头区的层间连接部件，因此可以增加半导体器件的集成度。
如上文所述，用于把恒定电压施加到阱抽头区的层间连接部件还被用作为把恒定电压施加到与阱抽头区相邻的MOS晶体管的源区的层间连接部件。相应地，不需要专用于阱抽头区的层间连接部件，结果，可以增加半导体的集成度。
附图说明
图1为示出根据本发明一个实施例的SRAM的等效电路；
图2为示出根据本发明一个实施例的SRAM的活性区和栅极的结构的平面示图；
图3为示出根据本发明一个实施例的SRAM的活性区的结构的平面示图；
图4为示出根据本发明一个实施例的SRAM的栅极的层面图案的平面示图；
图5为示出根据本发明一个实施例的SRAM的第一布线层的图案的平面示图；
图6为示出根据本发明一个实施例的SRAM的第二布线层的图案的平面示图；
图7为示出根据本发明一个实施例的SRAM的第三布线层的图案的平面示图；
图8A至8E为示出用于制造根据本发明一个实施例的SRAM的方法的基片的截面示图；
图9A和9B为具有把本发明的一个实施例的阱抽头区应用于逻辑电路元件的结构的元件的平面示图；
图10A和10B分别为常规SRAM的平面示图和截面示图；
图11为另一个常规SRAM的平面示图；
图12为另一个常规SRAM的截面示图；以及
图13为另一个常规SRAM的连接部分的平面示图。
具体实施方式
图1示出根据本发明一个实施例的SRAM的等效电路。每存储单元10包括p沟道上拉MOS晶体管QP1和QP2、n沟道下拉MOS晶体管QN1和QN2、以及n沟道传输MOS晶体管QN3和QN4。
上拉MOS晶体管QP1和下拉MOS晶体管QN1的漏端相互连接，从而形成一个反相器。另外，上拉MOS晶体管QP2和下拉MOS晶体管QN2的漏端相互连接，从而形成另一个反相器。一个反相器的输出被输入到另一个反相器。电源电压Vdd施加到上拉MOS晶体管QP1和QP2的源端。地电压Vss施加到下拉MOS晶体管QN1和QN2的源极端。
存储单元10在行方向和列方向上重复形成。被置于行方向上的四个存储单元形成在存储单元阵列上(一个重复单元)。
字线16被提供到存储单元10的每一行。位线21a和反相位线21b被提供到存储单元的每一列。位线21a和反相位线21b连接到读出放大器28。
每个存储单元10的传输MOS晶体管QN3把由MOS晶体管QP1和QN1所形成的反相器的输出点(MOS晶体管的漏极)连接到相关的位线21a。MOS晶体管QN4把由MOS晶体管QP2和QN2所形成的反相器输入点连接到相关的反相位线21b。传输MOS晶体管QN3和QN4的栅电极连接到相关的字线16。
主字线17与字线16相平行。为每个存储单元阵列提供把字线16和主字线17相互连接的一个连接部件15。
对应于存储单元10的每一行，提供一个p型阱25和一个n型阱26。在该p型阱25中提供n沟道MOS晶体管QN1至QN4，并且在n型阱26中提供p沟道MOS晶体管QP1和QP2。p型阱25连接到电源电压Vdd的线路，并且n型阱26连接到地电压Vss的线路。上述这些连接点对每个存储单元阵列提供。
图2示出根据该实施例的SRAM的平面示图。置于该图的行方向上的4个存储单元10a至10d形成一个存储单元阵列(一个重复单元)10。位于该存储单元阵列10的内侧的两个存储单元10b和10c具有相同的结构，并且位于该存储单元阵列10的两端的存储单元10a和10d分别具有与内侧存储单元10b或10c略为不同的结构。各个存储单元的结构将在下文中参照图3至7详细描述。
存储单元阵列10被重复提供于行方向和列方向上。每个存储单元10a至10d包括p沟道上拉MOS晶体管QP1和QP2、n沟道下拉MOS晶体管QN1和QN2、以及n沟道传输MOS晶体管QN3和QN4。
对应于存储单元阵列10的每一行，提供p型阱25和n型阱26。p型阱25和n型阱26分别在行方向上延伸，并且分别提供在置于行方向上的多个存储单元阵列10的下方。在该连接中，对相邻的两行存储单元提供一个p型阱25，并且对相邻的两行存储单元提供一个n型阱26。在行方向上延伸的字线还用作为传输MOS晶体管QN3和QN4的栅极。
在下文中，参照图3至7详细描述图2中所示的SRAM的结构。
图3示出活性区的图案。在图3的行方向(横向方向)上延伸的长条p型阱25和长条n型阱26被提供在硅基片的表面部分中。
在p型阱25中，在行方向上从左到右设置活性区30a至30d，并且这四个活性区30a至30d形成一个重复单元。在上文中所述的重复单元被重复提供于行方向上。在图3中，在左侧提供该活性区30d。
活性区30b包括一个矩形框架部分30ba，其在图中的纵向方向(列方向)上具有长边，以及具有一个从框架部分30ba的上侧和下侧向中央凸起的凸起部分30bb。活性区30c和30d具有与活性区30b相同的形状。
活性区30a包括一个矩形框架部分30aa，其在图中的纵向方向(列方向)上具有长边，以及具有一个从框架部分30aa的上侧和下侧向中央凸起的凸起部分30ab。框架部分30aa的上侧和下侧比存储单元30b的框架部分30ba的上侧和下侧略长。例如，活性区30b和30c的中央在横向方向上的距离为1.2微米，并且在活性区30a和30b的中央在横向方向上的距离为1.4微米。
掺杂有p型杂质的p型阱抽头区35被提供在活性区30a的凸起部分30ab中。
在n型阱26中，提供活性区31a至31d。该活性区31a至31d分别位于在横向方向上与活性区30a至30d相同的位置上。
活性区31b包括形成一个方形的上侧和下侧的两个横向部分31ba；把两个横向部分31ba在其中央相互连接的纵向部分31bb；以及位于每个横向部分31ba的两端的凸起部分31bc，其中横向部分的每个凸起部分31bc向着另一个横向部分的相关端部延伸。
活性区31a包括形成一个矩形的上侧和下侧的两个横向部分31aa，长边在横向方向上；把两个横向部分31aa在其中央相互连接的纵向部分31ab；以及位于每个横向部分31aa的两端的凸起部分31ac，其中横向部分的每个凸起部分31ac向着另一个横向部分的相关端部延伸。
在横向部分31ab的中央，提供一个掺杂有n型杂质的n型阱抽头区36。
在下右方的四分之一的活性区30b、在下左方的四分之一的活性区31c、在上右方的四分之一的活性区31b、以及在上左方的四分之一的活性区31c构成存储单元10b。在下右方的四分之一的活性区30a、在下左方的四分之一的活性区30b、在上右方的四分之一的活性区31a、以及在上左方的四分之一的活性区31b构成位于该存储单元阵列的左端的存储单元10a。
在图4中，示出形成在硅基片上的多晶硅层的图案，以及用于把该图案连接到上布线层的通孔的位置。
两个栅极40和41与活性区30b的框架部分30ba以及在纵向方向上与活性区30b相邻的活性区31b的横向部分31ba的横向方向上延伸的一侧相交。一对活性区30c和31c以及一对活性区30d和31d分别具有与上文所述相同的结构。
两个栅极40和41与活性区30a的框架部分30aa以及在纵向方向上与活性区30a相邻的活性区31a的横向部分31aa的横向方向上延伸的一侧相交。
在栅极40和活性区30b之间的交叉点以及在栅极40和活性区30a之间的交叉点处，提供下拉MOS晶体管QN1。在栅极41和活性区30b之间的交叉点以及在栅极41和活性区30a之间的交叉点处，提供下拉MOS晶体管QN2。在栅极40和活性区31b之间的交叉点以及在栅极40和活性区31a之间的交叉点处，提供上拉MOS晶体管QP1。在栅极41和活性区31b之间的交叉点以及在栅极41和活性区31a之间的交叉点处，提供上拉MOS晶体管QP2。
在该图的横向方向上延伸的字线16分别与活性区30a和30b的框架部分30aa和30ba的纵向侧相交。两条字线16与每个活性区30a和30b相交。在字线16和活性区30a之间的交叉点处，提供传输MOS晶体管QN3和QN4，并且在字线16和活性区30b之间的交叉点处，提供传输MOS晶体管QN3和QN4。
在栅极40和41之间的活性区中，提供该MOS晶体管的源区S。漏极D被提供在每个相对于栅极与源区相对的区域。在两条字线16之间的活性区中，提供传输MOS晶体管的源区S。
在与字线16相重叠并且被活性区30a的框架部分30aa所包围的区域提供一个字接触通孔HW。该字接触通孔HW被提供在图3中所示的存储单元10a中。在活性区30a中，通孔H1被提供在栅极40和41之间的源区S中。该通孔H1被提供在该图中的横向方向上与字接触通孔HW不同的位置处，并且被提供在图3中所示的存储单元10d中。也就是说，通孔H1和字接触通孔被提供在相邻的不同存储单元中。
在活性区31a中，通孔H2被提供在栅极40和41之间的源区中。通孔H2被提供在该图的横向方向上大约与通孔H1相同的位置处。通孔被提供对应于其它源区、漏区和栅极。
在图5中，示出第一布线层的图案，另外，再次示出图4中所示的通孔。提供一个中间导电层45，使其对应于字接触通孔HW。在提供活性区30a和31a的列中，布线层46把在相同活性区30a中的两个通孔H1(在该图的纵向方向上的相邻存储单元的n沟道MOS晶体管QN1的源区)相互连接。布线层47把在相同活性区31a中的两个通孔H2(在该图的纵向方向上的相邻存储单元的p沟道MOS晶体管QP1的源区)相互连接。在活性区31a中，由于在纵向部分31ab的中部提供n型阱抽头区36，因此在该图中的n阱型抽头区36的上侧和下侧上的源区S不通过硅基片的表面部分相互连接。布线层47把这两个源区S相互连接。
布线层48把在相同存储单元中的上拉MOS晶体管QP1的漏区D连接到下拉MOS晶体管QN1的漏区D。布线层49把上拉MOS晶体管QP2的漏区D连接到下拉MOS晶体管QN2的漏区D。
在提供活性区30b至30d的每个列中，布线层46A把n沟道MOS晶体管的源区相互连接。布线层48A把上拉MOS晶体管QP1的漏区D连接到下拉MOS晶体管QN1的漏区D。布线层49大约把上拉MOS晶体管QP2的漏区D连接到下拉MOS晶体管QN2的漏区D。
布线层49和49A分别连接到图4中所示的相关栅极40。这些连接对应于MOS晶体管QP2和QN2所形成的反相器的输出点，以及对应于图1中所示的MOS晶体管QP1和QN1所形成的反相器的输入点。
在提供活性区30b至30d以及活性区31b至31d的列中，由于不提供n型阱抽头区36，因此，不提供对应于布线层47的布线层。取而代之的是提供连接到用于形成在活性区31b中的4个p沟道MOS晶体管的公共源区S的中间导电层50。在该连接中，在提供活性区30b至30d以及活性区31b至31d的列中，由于不提供字接触通孔HW，因此不提供对应于中间导电层45的导电层。
另外，提供图4中所示的连接到栅极41的中间导电层51。
图6示出第二布线层的图案以及用于把第二布线层连接到图5中所示的第一布线层的通孔。提供图4中所示对应于字线16的主字线17。主字线17通过提供在由活性区30a的框架部分30aa所包围的区域中的字接触通孔HW1连接到图5中所示的中间导电层45。也就是说，主字线17通过中间导电层45连接到相关的字线16。
布线层55被提供在每个存储单元中。在图2中所示的存储单元10a中，布线层55把布线层48连接到图5中所示的中间导电层51，并且在图2中所示的每个存储单元10b至10d中，布线层55把布线层48A连接到图5中所示的中间导电层51。
对应于具有活性区31a至31d的行，提供电源线48。在图5中所示的相关行中，该电源线48被连接到中间导电层50和布线层47。相应地，电源电压Vdd被施加到图4中所示的活性区31a至31d中的源区S。另外，如下文中所述，在活性区31a中的源区S被通过形成在源区S表面上的金属硅化物膜电连接到n型阱抽头区36。相应地，电源电压Vdd还被施加到n型阱抽头区36。结果，图3中所示的n型阱26的电势被固定。
中间导电层60和60A分别连接到图5中所示的布线层46和46A。中间导电层61连接到图4中所示的两条字线16之间的活性区30a至30d的源区S。
图7示出第三布线层的图案以及用于把第三布线层连接到其下方的布线层的通孔。位线21a在纵向方向上沿着各个活性区30a至30d的图中的左侧延伸。反向位线21b在纵向方向上沿着各个活性区30a至30d的图中右侧延伸。地电压线65在纵向方向上延伸，从而与活性区30a至30d的横向方向上的侧边相交。
地电压线65连接到中间导电层60和60A。地电压Vss被通过图5中所示的中间导电层60和60A以及布线层46和46A施加到图4中所示的活性区30a至30d的栅极40和41之间的源区S。金属硅化物膜形成在活性区30a的源区S的上表面上以及在p型阱抽头区35的上表面上，从而它们相互电连接。地电压Vss被通过该金属硅化物膜施加到p型阱抽头区35上。相应地，p型阱35被固定在地电压Vss。
下面，将参见图8A至8E描述用于制造根据上述实施例的的SRAM的方法。图8A至8E为分别对应于沿着图3中的虚线A8-A8截取的截面视图。
如图8A中所示，在p型硅基片70的表面部分中，形成具有浅沟道隔离(STI)结构的元件隔离绝缘膜71。元件隔离绝缘膜71通过形成300纳米深的凹槽、由化学汽相淀积(CVD)形成500纳米厚的氧化硅膜以及执行化学机械抛光(CMP)的步骤所形成。相应地，形成由元件隔离绝缘膜71所包围的活性区31a。
使用具有对应于形成n型阱26的区域的开孔的光刻胶图案作为掩膜，以600keV的加速能量以及3×1013cm-2的剂量注入磷(P)离子。相应地，形成n型阱26。按照类似上文所述的方式，通过以300keV的加速能量以及3×1013cm-2的剂量注入硼(B)离子，形成图2中所示的p型阱25。
下面将描述获得图8B中所示状态的步骤。在硅基片70上的活性区的表面被热氧化，以形成4纳米厚的氧化硅膜。在该氧化硅膜上，通过CVD形成108纳米厚的多晶硅膜。该多晶硅膜和氧化硅膜被构图，从而形成由氧化硅所构成的栅极绝缘膜72以及由多晶硅所构成的栅极40。在上文所述的步骤中，还形成图4中所示的其它栅极41和字线16。
在形成p沟道MOS晶体管的区域中，以0.5keV的加速能量以及8×1014cm-2的剂量注入硼(B+)离子。通过离子注入，形成具有略微掺杂漏极(LDD)结构的略微掺杂区域74。在形成n沟道MOS晶体管的区域中，以5keV的加速能量以及8×1014cm-2的剂量注入砷(As+)离子。
如图8C中所示，在栅极40的侧表面上，形成由氧化硅所构成的侧壁衬片76。该侧壁衬片76是通过CVD方法淀积100纳米厚的氧化硅膜然后通过各向异性蚀刻所形成的。
在形成p沟道MOS晶体管的区域中，以5keV的加速能量以及1×1015cm-2的剂量注入硼(B+)离子。通过离子注入，形成源和漏区78。另外，还同时在图4中所示的p型阱抽头区35中注入硼离子。通过上文所述的步骤，形成p沟道MOS晶体管QP1。
在形成n沟道MOS晶体管的区域中，以15keV的加速能量以及1×1015cm-2的剂量注入磷(P+)离子。通过离子注入，形成n沟道MOS晶体管的源和漏区78。另外，还同时在n型阱抽头区36中注入磷离子。然后，在1000度的温度下执行10秒中的退火，从而激活该注入的杂质离子。
通过在基片上形成10纳米厚的钴(Co)膜然后进行热处理，在栅极40的上表面上形成硅化钴(CoSi)膜80，以及在源和漏区78和n型阱抽头区36的表面上形成硅化钴膜81。在热处理之后除去不反应的钴膜。
如图8D中所示，通过CVD形成具有1000纳米厚的氧化硅所构成的层间绝缘膜83。该层间绝缘膜83的表面被通过CMP方法整平。在层间绝缘膜83中形成通孔H2。与此同时，形成图4中所示的所有通孔。
接着，顺序淀积10纳米厚的钛(Ti)层、20纳米厚的氮化钛(TiN)膜、以及300纳米厚的钨(W)膜。然后，执行CMP方法，直到层间绝缘膜83的表面被暴露，从而使导电层间连接部件84遗留在通孔H2中。
如图8E中所示，在层间绝缘膜83上，通过单一的镶嵌方法形成第一布线层。在此之后，将简单描述通过单一镶嵌方法形成布线层的方法。
通过CVD方法形成500纳米厚的氧化硅所构成的布线绝缘膜90。对应于图5中所示的第一布线层的布线槽。形成20纳米厚的钽(Ta)层以及1000纳米厚的铜(Cu)层，然后执行CMP方法，从而使第一布线层被遗留在布线槽中。相应地，形成图5中所示的第一布线层47、48等等以及第一中间导电层45、50。
在线路绝缘膜90上方，通过双重镶嵌方法形成第二布线层。在下文中，将简单描述通过双重镶嵌方法制作布线层的方法。
在布线绝缘膜90上，通过CVD方法形成1000纳米厚的氧化硅所构成的层间绝缘膜92。在图6中所示的通孔形成在该层间绝缘膜92上。另外，还形成对应于在图6中所示的第二布线层的布线槽。
顺序形成20纳米厚的钽层以及1000纳米厚的铜层，然后执行CMP方法，从而使钽层和铜层被遗留在布线槽和通孔中。形成图6中所示的电源电压线58、布线层55和主字线17。
在层间绝缘膜92上，形成层间绝缘膜94，并且通过双重镶嵌方法，在层间绝缘膜94中形成如图7中所示的位线21a、地电压线65和反相位线21b。
在上述实施例中，如图8E中所示，把电源电压Vdd通过层间连接部件84把电源电压Vdd施加到n型阱抽头区36，该层间连接部件被用于把电源电压Vdd施加到p沟道MOS晶体管QP1的源区78。按照类似于上文所述的方式，通过在位于与图4中所示的n沟道MOS晶体管QN1的源区S相重叠的位置上提供的通孔H1中的层间连接部件，把地电压Vss施加到p型阱抽头区35。
如上文所述，在根据该实施例的SRAM中，通孔613专用于图11至13中所示的常规SRAM的n型阱抽头区611，并且通孔612专用于不必要的p型阱抽头区610。
在图13中所示的常规例子中，在存储单元阵列之间的连接部分605中，连接到n型阱抽头区611的中间导电层622以及连接到MOS晶体管Tr6的源区的中间导电层633被置于行方向上。在这些中间导电层之间，保证第一布线层的图案的最小距离D。用于字接触的中间导电层621被提供在列方向上与中间导电层622相同的位置上。
相反，在本实施例中，如图4中所示，在活性区30a的列中，连续形成一个存储单元的p沟道MOS晶体管QP1的源区，以及相邻于上述存储单元的另一个存储单元的p沟道MOS晶体管QP2的源区，并且提供一个通孔H2。按照类似于上文所述的方式，连续形成一个存储单元的n沟道MOS晶体管QN1的源区，以及相邻于上述存储单元的另一个存储单元的n沟道MOS晶体管QN2的源区，并且提供一个通孔H1。用于字接触的通孔HW被提供在行方向上与通孔H1和H2不同的位置处。
如图5中所示，在行方向上相邻的存储单元阵列之间的边界区域中，在行方向上设置用于字接触的第二布线层46和中间导电层45的两个图案。另外，第一布线层47被提供在行方向上与第一布线层46相同的位置处。与图11和13中所示的常规情况相比，提供在存储单元阵列之间的边界区域中的行方向上的第一布线层的数目从三个减小为两个。相应地，可以减小由存储单元所占据的实际面积。
例如在图11中所示的常规SRAM中，每个存储单元600a至600d的横向宽度为1.2微米，并且连接部分605的宽度大约为1微米。也就是说，在行方向上的4个存储单元的长度大约为5.8微米。另一方面，在图2中所示的实施例的SRAM中，每个存储单元10a和10d的横向宽度为1.4微米。也就是说，在行方向上的4个存储单元的长度大约为5.2微米。如上文所述，在本实施例的SRAM中，与图11中所述的SRAM相比，可以把存储单元的面积减小大约10％。
在根据上述实施例的SRAM中，在p型源区78和n型阱抽头区36之间的边界处偶尔出现图8E中所示的CoSi膜81的断开。但是，由于n型阱26在图3中所示的图面横向方向上延伸，因此，在一个n型阱中提供多个n型阱抽头区36。相应地，即使当在一个n型阱抽头区36中出现布线层的断开时，n型阱26的电势被固定在电源电压Vdd。结果，不出现电路工作的问题。
下面，参照图9A和9B，将描述把与上述实施例相等价的阱抽头区应用于逻辑电路元件并且应用于上述SRAM的情况，还将描述所获得的不同效果。
图9A示出逻辑电路器件的两个MOS晶体管的平面示图。两个栅极201和202被提供通过一个活性区200。n型源区203被提供在栅极201和202之间，并且n型漏极204和205被分别提供在栅极201和202的外侧。
p型阱抽头区208被连接到源区203。通孔210被提供在源区203，并且在漏区204和205中分别提供通孔211和212。该结构例如对应于图4中所示的n沟道MOS晶体管QN1和QN2的结构。
在图9b中，示出在两个栅极201和202的外侧提供p型阱抽头区208的结构。由于p型阱抽头区208没有被提供在栅极201和202之间，因此可以减小栅极201和202之间的距离。相应地，在逻辑电路元件中，为了提高集成度，最好不把阱抽头区连接到两个栅极之间的源区。
另一方面，在图4中所示的实施例中，通孔H1被连接到源区，并且p型阱抽头区35被提供在活性区30a的列中的栅极40和41之间，另外，还提供用于字接触的通孔HW。如图5中所示，连接到通孔H1的第一布线层46在该图的纵向方向上延伸，并且通过在用于字接触的通孔HW一侧。相应地，通孔H1和通孔HW必须位于在横向方向上互不相同的不同位置上。
也就是说，在活性区30a的列中，在栅极40和41之间保证具有两个通孔的间隔。相应地，即使当p型阱抽头区35被提供在栅极40和41之间，也不需要进一步不增加栅极40和41之间的距离。结果，在SRAM的情况中，与逻辑电路元件的情况不同，即使当阱抽头区连接到两个栅极之间源区，也不会降低集成度。
到目前为止，已经参照实施例描述本发明；但是，本发明不限于此。例如，本领域内的专业人员显然可以执行各种改进、变型和组合，而不脱离本发明的范围和精神。
Claims (12)
1.一种半导体器件，包括：
多个重复单元，其沿第一方向以及与第一方向相交的第二方向被重复地提供在半导体基片的一个表面上，每个重复单元包括多个存储单元，每个存储单元包括至少一个第一导电型沟道MOS晶体管，该MOS晶体管具有第一导电型源区、第一导电型漏区和栅电极；
第二导电型阱，其被提供在半导体基片的表面层中，该第二导电型阱在置于第一方向上的多个重复单元上延伸，每个存储单元的第一导电型沟道MOS晶体管被提供在第二导电型阱上；
第二导电型阱抽头区，其提供在每个重复单元中的多个存储单元的一个存储单元中以及在第二导电型阱中；
层间绝缘膜，其覆盖半导体基片的表面；以及
第一层间连接部件，其被提供在每个重复单元中具有第二导电型阱抽头区的存储单元中或者在与其相邻的存储单元中，并且穿过层间绝缘膜，第一层间连接部件至少连接到具有该第一层间连接部件的存储单元的第一导电型沟道MOS晶体管中的一个晶体管的源区，并且连接到第二导电型阱抽头区。
2.根据权利要求1所述的半导体器件，进一步包括：
金属硅化物层，其覆盖从连接到第一层间连接部件的第一导电型沟道MOS晶体管的源区的上表面到第二导电型阱抽头区的上表面的区域，
其中第一层间连接部件通过金属硅化物层与第一导电型沟道MOS晶体管的源区和第二导电型阱抽头区电连接。
3.根据权利要求1所述的半导体器件，
其中连接到第一层间连接部件的源区被连接到与具有第一层间连接部件的存储单元相邻的存储单元的至少一个第一导电型沟道MOS晶体管的源区。
4.根据权利要求1所述的半导体器件，
其中每个存储单元包括第一反相器、第二反相器和至少一个传输MOS晶体管，每个第一反相器和第二反相器包括第一导电型沟道MOS晶体管，该第一导电型沟道MOS晶体管具有第一导电型源区、第一导电型漏区和栅极，该传输MOS晶体管具有第一导电型源区、第一导电型漏区和栅极，
来自第一反相器的输出被输入到第二反相器，来自第二反相器的输出被输入到第一反相器，并且来自第一反相器的输出通过传输MOS晶体管被输入到形成于半导体基片上的电路，以及
连接到第一层间连接部件的源区是构成第一反相器的第一导电型沟道MOS晶体管的源区。
5.根据权利要求4所述的半导体器件，
其中每个存储单元的第一反相器进一步包括第二导电型沟道MOS晶体管，该第二导电型沟道MOS晶体管具有第二导电型源区、第二导电型漏区和栅极，第二导电型沟道MOS晶体管的漏区连接到构成第一反相器的一个第一导电型沟道MOS晶体管的漏区，并且该半导体器件进一步包括：
第一导电型阱，其被提供在半导体基片的表面层中，在置于第一方向上的多个重复单元上延伸，每个存储单元的第二导电型沟道MOS晶体管被提供在第一导电型阱上；
第一导电型阱抽头区，其被提供在每个重复单元中的多个存储单元的至少一个存储单元中并且在第一导电型阱中；以及
第二层间连接部件，其被提供在每个重复单元中具有第一导电型阱抽头区的存储单元中、或者在与所述存储单元相邻的存储单元中，并且穿透层间绝缘膜，第二层间连接部件至少连接到存储单元的第二导电型沟道MOS晶体管的源区，其中第二层间连接部件被提供到第一导电型阱抽头区。
6.根据权利要求5所述的半导体器件，
其中第一层间连接部件和第二层间连接部件被提供在相同的存储单元中。
7.根据权利要求4所述的半导体器件，进一步包括：
字线，其被提供在置于第一方向上的多个重复单元中，并且还被用作每个存储单元的传输MOS晶体管的栅极；
主字线，其被提供在层间绝缘膜上并且在第一方向上延伸；以及
第三层间连接部件，其被提供在每个重复单元的多个存储单元中的至少一个存储单元中，穿透层间绝缘膜，并且把该字线连接到主字线。
8.根据权利要求7所述的半导体器件，
其中第三层间连接部件被提供于在第一方向上与具有第一层间连接部件的存储单元相邻的存储单元中。
9.根据权利要求1所述的半导体器件，
其中，在置于第二方向上的多个重复单元中，第一层间连接部件被提供在位于第一方向上的相同位置处的存储单元中。
10.根据权利要求9所述的半导体器件，
其中进一步包括分别位于层间绝缘膜上的第一布线，并且每个布线连接在第二方向中互为相邻的存储单元的第一层间连接部件之间，
其中每个第一布线通过相应的第三层间连接部件的侧面。
11.一种半导体器件，包括：
第一导电型阱，其被提供在半导体基片的表面部分中，并且在第一方向上延伸；
多个活性区，其在第一方向上在第一导电型阱的表面上重复设置，并且它包括第一活性区和第二活性区，第一活性区具有在第一方向上比第二活性区更大的长度，并且在每一个或至少每两个第二活性区之后提供；
存储单元，其对应于活性区被重复提供在第一方向上，每个存储单元包括在相应活性区中的至少一个第二导电型沟道MOS晶体管，每个第二导电型沟道MOS晶体管具有第二导电型源区、第二导电型漏区和栅极；以及
用于把电压施加到阱上的阱抽头区。
12.根据权利要求11所述的半导体器件，
其中该阱抽头区被提供在第一活性区中。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP374515/2001 | 2001-12-07 | ||
| JP2001374515A JP4118045B2 (ja) | 2001-12-07 | 2001-12-07 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1423333A CN1423333A (zh) | 2003-06-11 |
| CN1213482C true CN1213482C (zh) | 2005-08-03 |
Family
ID=19183065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB021184224A Expired - Lifetime CN1213482C (zh) | 2001-12-07 | 2002-04-24 | 具有提供在存储单元中的阱抽头的半导体器件 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6727557B2 (zh) |
| JP (1) | JP4118045B2 (zh) |
| KR (1) | KR100788132B1 (zh) |
| CN (1) | CN1213482C (zh) |
| TW (1) | TW546785B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103180930A (zh) * | 2010-08-06 | 2013-06-26 | 阿尔特拉公司 | N阱/p阱结构带结构 |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6780756B1 (en) * | 2003-02-28 | 2004-08-24 | Texas Instruments Incorporated | Etch back of interconnect dielectrics |
| JP5172069B2 (ja) * | 2004-04-27 | 2013-03-27 | 富士通セミコンダクター株式会社 | 半導体装置 |
| JP4633126B2 (ja) * | 2008-01-15 | 2011-02-16 | 富士通セミコンダクター株式会社 | 半導体装置 |
| US8017476B2 (en) | 2008-12-02 | 2011-09-13 | Suvolta, Inc. | Method for manufacturing a junction field effect transistor having a double gate |
| US8305829B2 (en) * | 2009-02-23 | 2012-11-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory power gating circuit for controlling internal voltage of a memory array, system and method for controlling the same |
| US8305790B2 (en) * | 2009-03-16 | 2012-11-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Electrical anti-fuse and related applications |
| US8957482B2 (en) * | 2009-03-31 | 2015-02-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Electrical fuse and related applications |
| US8912602B2 (en) * | 2009-04-14 | 2014-12-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFETs and methods for forming the same |
| US8461015B2 (en) * | 2009-07-08 | 2013-06-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | STI structure and method of forming bottom void in same |
| US8187928B2 (en) | 2010-09-21 | 2012-05-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods of forming integrated circuits |
| US8472227B2 (en) * | 2010-01-27 | 2013-06-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuits and methods for forming the same |
| US8980719B2 (en) | 2010-04-28 | 2015-03-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods for doping fin field-effect transistors |
| US8759943B2 (en) | 2010-10-08 | 2014-06-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Transistor having notched fin structure and method of making the same |
| US8264021B2 (en) * | 2009-10-01 | 2012-09-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Finfets and methods for forming the same |
| US8629478B2 (en) * | 2009-07-31 | 2014-01-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fin structure for high mobility multiple-gate transistor |
| US8298925B2 (en) | 2010-11-08 | 2012-10-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Mechanisms for forming ultra shallow junction |
| US8497528B2 (en) | 2010-05-06 | 2013-07-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for fabricating a strained structure |
| US8482073B2 (en) * | 2010-03-25 | 2013-07-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit including FINFETs and methods for forming the same |
| US8264032B2 (en) * | 2009-09-01 | 2012-09-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Accumulation type FinFET, circuits and fabrication method thereof |
| US9484462B2 (en) * | 2009-09-24 | 2016-11-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fin structure of fin field effect transistor |
| US8440517B2 (en) | 2010-10-13 | 2013-05-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET and method of fabricating the same |
| US8623728B2 (en) * | 2009-07-28 | 2014-01-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for forming high germanium concentration SiGe stressor |
| US20110097867A1 (en) * | 2009-10-22 | 2011-04-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of controlling gate thicknesses in forming fusi gates |
| US9040393B2 (en) | 2010-01-14 | 2015-05-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming semiconductor structure |
| US8329568B1 (en) * | 2010-05-03 | 2012-12-11 | Xilinx, Inc. | Semiconductor device and method for making the same |
| US8603924B2 (en) | 2010-10-19 | 2013-12-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods of forming gate dielectric material |
| US9048181B2 (en) | 2010-11-08 | 2015-06-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Mechanisms for forming ultra shallow junction |
| US8769446B2 (en) | 2010-11-12 | 2014-07-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and device for increasing fin device density for unaligned fins |
| US8592915B2 (en) | 2011-01-25 | 2013-11-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Doped oxide for shallow trench isolation (STI) |
| US8877602B2 (en) | 2011-01-25 | 2014-11-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Mechanisms of doping oxide for forming shallow trench isolation |
| US8431453B2 (en) | 2011-03-31 | 2013-04-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Plasma doping to reduce dielectric loss during removal of dummy layers in a gate structure |
| US20120261738A1 (en) * | 2012-06-29 | 2012-10-18 | Dustin Do | N-Well/P-Well Strap Structures |
| US9627529B1 (en) * | 2015-05-21 | 2017-04-18 | Altera Corporation | Well-tap structures for analog matching transistor arrays |
| US10431576B1 (en) * | 2018-04-20 | 2019-10-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory cell array and method of manufacturing same |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US564572A (en) * | 1896-07-21 | Samuel a | ||
| US4884118A (en) * | 1986-05-19 | 1989-11-28 | Lsi Logic Corporation | Double metal HCMOS compacted array |
| DE4325804C3 (de) | 1993-07-31 | 2001-08-09 | Daimler Chrysler Ag | Verfahren zum Herstellen von hochohmigem Siliziumkarbid |
| JPH08181225A (ja) | 1994-10-28 | 1996-07-12 | Nkk Corp | 半導体記憶装置 |
-
2001
- 2001-12-07 JP JP2001374515A patent/JP4118045B2/ja not_active Expired - Fee Related
-
2002
- 2002-03-25 US US10/103,823 patent/US6727557B2/en not_active Expired - Lifetime
- 2002-04-24 CN CNB021184224A patent/CN1213482C/zh not_active Expired - Lifetime
- 2002-04-30 KR KR1020020023665A patent/KR100788132B1/ko active IP Right Grant
- 2002-05-03 TW TW091109236A patent/TW546785B/zh not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103180930A (zh) * | 2010-08-06 | 2013-06-26 | 阿尔特拉公司 | N阱/p阱结构带结构 |
| CN103180930B (zh) * | 2010-08-06 | 2016-02-17 | 阿尔特拉公司 | N阱/p阱结构带结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1423333A (zh) | 2003-06-11 |
| KR100788132B1 (ko) | 2007-12-21 |
| JP2003174105A (ja) | 2003-06-20 |
| US20030107069A1 (en) | 2003-06-12 |
| JP4118045B2 (ja) | 2008-07-16 |
| TW546785B (en) | 2003-08-11 |
| KR20030047666A (ko) | 2003-06-18 |
| US6727557B2 (en) | 2004-04-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1213482C (zh) | 具有提供在存储单元中的阱抽头的半导体器件 | |
| CN1270380C (zh) | 半导体器件及其制造方法 | |
| CN1251316C (zh) | 半导体器件及其制造方法 | |
| CN1893079A (zh) | 互补金属氧化物半导体器件及其制法，及存储器 | |
| CN1244731A (zh) | 半导体集成电路及其制造方法 | |
| CN1641878A (zh) | 具有层叠的节点接触结构的半导体集成电路及其制造方法 | |
| CN1641882A (zh) | 半导体器件中的节点接触结构及其制造方法 | |
| CN1238902C (zh) | 静态随机存取存储器单元及其制造工艺 | |
| CN1877834A (zh) | 半导体集成电路器件及其制造方法 | |
| CN2775842Y (zh) | 半导体电路 | |
| CN1741277A (zh) | 半导体装置及其制造方法 | |
| CN1424761A (zh) | 半导体装置及其制造方法 | |
| CN1187833C (zh) | 半导体存储器 | |
| CN1477713A (zh) | 静态型半导体存储器 | |
| CN1499577A (zh) | 制造半导体器件的方法 | |
| CN1806341A (zh) | 场效应晶体管,特别是双扩散场效应晶体管,及其制造方法 | |
| CN1201393C (zh) | 半导体装置及其制造方法 | |
| CN1885547A (zh) | 存储器 | |
| CN1420546A (zh) | 半导体集成电路器件的制造方法 | |
| CN1574293A (zh) | 半导体集成电路器件的制造方法和半导体集成电路器件 | |
| CN1691321A (zh) | 半导体集成电路、形成其的方法和调节其电路参数的方法 | |
| CN1885565A (zh) | 半导体装置及其制造方法 | |
| CN1192045A (zh) | 半导体装置的制造方法和半导体装置 | |
| CN1677681A (zh) | 绝缘层上覆硅（soi）组件的联机结构 | |
| CN1848392A (zh) | 半导体器件及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20081219 Address after: Tokyo, Japan Patentee after: Fujitsu Microelectronics Ltd. Address before: Kanagawa, Japan Patentee before: Fujitsu Ltd. |
|
| ASS | Succession or assignment of patent right |
Owner name: FUJITSU MICROELECTRONICS CO., LTD. Free format text: FORMER OWNER: FUJITSU LIMITED Effective date: 20081219 |
|
| C56 | Change in the name or address of the patentee |
Owner name: FUJITSU SEMICONDUCTOR CO., LTD. Free format text: FORMER NAME: FUJITSU MICROELECTRON CO., LTD. |
|
| CP01 | Change in the name or title of a patent holder |
Address after: Kanagawa Patentee after: FUJITSU MICROELECTRONICS Ltd. Address before: Kanagawa Patentee before: Fujitsu Microelectronics Ltd. |
|
| CP02 | Change in the address of a patent holder |
Address after: Kanagawa Patentee after: Fujitsu Microelectronics Ltd. Address before: Tokyo, Japan Patentee before: Fujitsu Microelectronics Ltd. |
|
| ASS | Succession or assignment of patent right |
Owner name: SUOSI FUTURE CO., LTD. Free format text: FORMER OWNER: FUJITSU SEMICONDUCTOR CO., LTD. Effective date: 20150515 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20150515 Address after: Kanagawa Patentee after: SOCIONEXT Inc. Address before: Kanagawa Patentee before: FUJITSU MICROELECTRONICS Ltd. |
|
| CX01 | Expiry of patent term | ||
| CX01 | Expiry of patent term |
Granted publication date: 20050803 |