CN1213157A - 用于进行平面化和凹入蚀刻的方法及装置 - Google Patents

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Abstract

一种用于对RF基等离子处理室内的半导体晶片上的第一层进行平面化蚀刻和凹入蚀刻的方法。该方法包括把半导体晶片放入等离子处理室;在半导体的表面和沟槽内沉积第一层;在处理室内进行平面化蚀刻以平面化第一层,平面化蚀刻是以第一离子密度水平进行的;用等离子处理室在第一层上对沟槽内的第一层进行凹入蚀刻。该凹入蚀刻是在处理室内用第二离子密度水平进行的,该第二离子密度水平高于所述第一离子密度水平。

Description

用于进行平面化和凹入蚀刻 的方法及装置
本发明涉及半导体集成电路的制造。特别地，本发明涉及集成电路制造过程中用于进行平面化和凹入蚀刻的改进方法，该方法能够降低成本、降低充电造成的器件损坏、提高生产效率。
在各种集成电路(IC)的制造中需要用到连续的平面化和凹入蚀刻(recessetch)。例如，在动态随机存储器(DRAM)集成电路的制造中，可以重复地利用沉积、化学机械平面化和凹入蚀刻等工序形成沟槽电容器。为了便于讨论，图1-3示出了用现有技术制造一个DRAM沟槽电容器的沉积、化学机械平面化和凹入蚀刻的一个简单工序。首先参考图l，一个基片102(典型地包括硅)经热氧化形成一个二氧化硅(SiO2)层104(其厚度可能约为10nm)。在氧化层104之上覆盖沉积一个氮化硅层106。
然后，在所述基片表面形成一个通用的光致抗蚀剂掩模，以利于在基片102上蚀刻穿透氮化硅层106和氧化物层104的沟槽108。去除光致抗蚀剂掩模以后进行一个多晶硅填充步骤，在基片102上表面和沟槽108内沉积多晶硅。在图1中这一多晶硅填充层由多晶硅层110表示。为了便于后序凹入蚀刻沟槽108内的多晶硅材料和平面化多晶硅层110的上表面，接着进行化学机械抛光(chemical-mechanical polish，CMP)步骤。典型地利用氮化硅层106作为该多晶硅层110 CMP的一个CMP蚀刻阻挡层。
参考图2，多晶硅层110已经被平面化至氮化硅层106的上表面。但是，沟槽108内仍保留一截多晶硅材料。然后，进行反应离子蚀刻(reactive ionetching,RIE)步骤以凹入蚀刻沟槽108内的多晶硅柱(polysilicon column)。
参考图3，所述RIE已经去除了沟槽108内的部分多晶硅柱。图3中光致抗蚀剂掩模也已经去除。从图1-3可以看出，经过沉积(图1)、化学机械平面化(图2)和凹入蚀刻(图3)工序之后，沟槽108内形成了一个多晶硅柱。为了促进沟槽电容器的形成可以多次重复沉积、化学机械平面化和凹入蚀刻的工序。
然而，图1-3给出的沉积、化学机械平面化和凹入蚀刻工序存在一些缺点。例如，利用CMP步骤平面化多晶硅层110有时可能产生沟槽碟化(dishing)(即，稍微凹入沟槽)，这将导致一个凹入深度控制的损失和增加后序步骤的难度。碟化效应可以从图2中看到，它呈现出沟槽108内多晶硅柱的凹入。
所述CMP步骤还对氮化物具有低的选择性并引起衬垫氮化物层106的蚀刻。若氮化硅层106用作多个CMP步骤的CMP蚀刻阻挡层，氮化物层的过量蚀刻可能导致器件缺陷。另外，所述CMP步骤可能引起氮化硅层106的不均匀腐蚀，这还会增加后序工艺步骤的困难。众所周知，CMP是一个昂贵的工艺，即它需要昂贵的设备而且降低晶片生产率。CMP步骤还产生特别的料浆形式的污染，清洗和干燥需要消耗时间。
不仅现有的CMP步骤昂贵，用于凹入蚀刻沟槽108内多晶硅柱的反应离子蚀刻(RIE)也需要昂贵的专用的RIE设备。利用RIE工艺凹入蚀刻沟槽108内的多晶硅材料也会产生附加的和/或不均匀的氮化硅层106的腐蚀，因为RIE主要为一种物理蚀刻，这时轰击离子倾向于对氮化物具有一较低的选择性。
对氮化物具有较好选择性的现有凹入蚀刻技术也存在一些问题。例如，尽管各向同性蚀刻技术(即以反应离子作为主要蚀刻机理)可能对氮化物具有较好的选择性，但是这种各向同性蚀刻工艺有可能在沟槽108内的多晶硅柱内产生更多的空洞和缝隙。这是因为如果多晶硅沉积工艺没有精心设计或者如果沟槽108的高宽外观比很大，那么形成图1中多晶硅层110的多晶硅填充步骤可能产生缝隙或空洞。图4中用一个空洞402代表这种缝隙或空洞。如果后序工艺中用一个纯的或污染的各向同性设备凹入蚀刻沟槽108内的多晶硅，则侧向侵蚀(由于各向同性蚀刻的等离子体内存在中子成分而造成)可能增大所述空洞，造成凹入蚀刻的深度失控。为了进一步说明所述讨论，图5示出了侧向侵蚀机理，其中空洞402已经因各向同性蚀刻步骤中等离子体中存在的反应性中性成分的各向同性蚀刻作用而被增大。
综上所述，需要一些用于进行平面化/凹入蚀刻工序的改进方法，它能够提供很好的蚀刻深度控制同时降低对氮化硅层的蚀刻。改进了的方法和装置能够在完成所述工艺的同时降低成本、减小充电造成的器件损坏、提高晶片生产效率。
本发明的一个实施例中涉及一种在一个RF基等离子处理室中对一个半导体晶片的第一层进行平面化蚀刻和凹入蚀刻的方法。该方法包括把所述半导体晶片(有一个沟槽形成于其内)放入所述等离子处理室。该方法还包括在所述半导体晶片表面和所述沟槽内沉积第一层。还包括(在所述等离子处理室)进行平面化蚀刻以大体上平面化所述第一层，该平面化蚀刻是用第一离子密度(ion density)进行的，另外，还包括利用所述等离子处理室对所述第一层进行凹入蚀刻以凹入沟槽内的第一层。该凹入蚀刻是用第二离子密度进行的，且第二离子密度高于第一离子密度。
在另一个实施例中，本发明涉及一种用于对一个半导体晶片的第一表面进行平面化蚀刻和凹入蚀刻的RF基等离子处理系统。该RF基等离子处理系统包括一个用于容纳等离子体的室，该等离子体用来蚀刻晶片。该RF基等离子处理系统还包括一个设置于所述室之外的线圈。该线圈通电时与所述室内的等离子体耦合。该RF基等离子体处理系统还包括一个布置于室和线圈之间的可变电场屏敞。该可变电场屏敝用于改变电场穿透所述室的深度，因而改变室的等离子体的离子密度。
下面将参照附图对本发明的所述特点和其它特点进行详细描述。
本发明将通过举例进行说明，但不限于所举例子，下面附图中相同的编号代表相似的组件，其中：
图1-3示出了制造沟槽电容器的现有的平面化和RIE凹入蚀刻的工艺；
图4示出了多晶硅沉积过程中可能形成于多晶硅柱中的缝隙和空洞；
图5示出了各向同性蚀刻增大多晶硅中缝隙和空洞的机理；
图6示出了一种现有的感应耦合等离子处理室的技术；
图7示出了根据本发明的一个实施例改进所述感应耦合等离子处理室(图6所示的)以促进各向同性平面化蚀刻和离子辅助凹入蚀刻进程的实施例。
图8示出了根据本发明的一个方面经过了一个用于平面化所述多晶硅层的各向同性蚀刻后的图1中所示的晶片；
图9示出了根据本发明的一个方面经过离子辅助凹入蚀刻后沟槽内的多晶硅柱的情况。
下面将参照附图所示的几个说明性实施例对本发明进行详细描述。在下面的描述中，为了透切地理解本发明，给出了一些具体的细节。但是，本领域的技术人员知道，不用这些具体的细节仍然可以实施本发明。在另一些情况下，为了简明，一些熟知的工艺步骤和/或结构没有进行详述。
根据本发明的一个方面，提供了用于进行平面化/凹入蚀刻工序的改进方法，该方法能够降低成本、减少器件的充电损坏、同时提高晶片生产效率。图1-3所示的现有工序使用两种不同的设备，如CMP设备和RIE设备，而本发明在一个单一的等离子处理室中进行平面化蚀刻和凹入蚀刻。平面化蚀刻是以大体上各向同性的方式进行的，而凹入蚀刻选用不同的参数以更各向异性方式凹入蚀刻所述多晶硅柱。
根据本发明的一个方面，选用一个RF基设备以低离子密度的等离子体进行平面化蚀刻以平面化所述多晶硅层至所述氮化物层。当多晶硅层被平面化至氮化硅层时，就用同一个RF基设备以较高离子密度的等离子体进行离子辅助凹入蚀刻。
所述低离子密度平面化蚀刻确保蚀刻面大体上为平面，而其对氮化物的高选择性确保低的氮化物浸蚀。另一方面，高离子密度离子辅助凹入蚀刻步骤增加凹入蚀刻的方向性以降低多晶硅凹入蚀刻过程对空洞的放大作用。由于所述平面化蚀刻和离子辅助凹入蚀刻使用同一个RF基设备，因此没必要象图1-3所示的现有工艺那样购买和运行两个分离的设备，也没有必要象图2、3所示的现有工艺那样把晶片从CMP步骤所有处理设备移到RIE蚀刻步骤所用设备。因此，缩短了平面化/凹入蚀刻所需的时间，从而提高了生产效率。
参照下面附图可以更清楚地理解本发明的特征和优点。图6示出了一个现有工艺感应耦合等离子处理室600，它代表一个Mattson Technology公司的感应耦合等离子(ICP)室，可以从加利福尼亚的弗莱蒙特(Fremont,California)买到。
如图6所示，室600包括一个进气口602，用于通过联接器606完成反应源气体向室604的输送。一个线圈610通电时与室604内的反应源气体耦合形成等离子体612以蚀刻晶片614，在晶片614和等离子612之间有一个离子屏616，其作用是防止等离子体612中的离子到达晶片614。
晶片614放置在一个均匀的电阻加热板620上，该加热板620的作用是稳定蚀刻过程中晶片614的温度。在线圈610和室604外壁622之间布置一个端部开口的圆筒形法拉弟屏蔽(Faraday shield)622。在现在工艺中该法拉弟屏蔽622典型地接地以防止线圈610产生的电力线穿入室604。所以，只允许磁力线穿入室604与等离子体612耦合。
法拉弟屏蔽622由一种导电材料制成并且典型地接地，从而基本上阻挡电力线穿入室604。因此只能在等离子体612中产生少量的离子。产生的离子多数被离子屏616阻挡从而到达不了晶片614。因此，现有工艺中感应耦合等离子室604每次都只产生大体上各向同性的蚀刻，其中反应性中性粒子为主要蚀刻机理。
图7示出了根据本发明的一个实施例对图6的所述感应耦合等离子室600的改进。这种改进允许平面化和凹入蚀刻只在一个等离子处理室进行而不需要CMP和/或RIE蚀刻步骤。但是应该记住，尽管为了便于讨论此处选用了Mattson Technology公司的蚀刻机，然而本发明不仅仅限于这种蚀刻机，事实上能够在平面化蚀刻和凹入蚀刻步骤之间改变离子密度和/或离子能量的等离子处理室都可以实现本发明。
如图7所示，在线圈610和室604外壁624之间布置一个可变电场屏蔽702。这个可变电场屏蔽代表一个可控制以改变穿入室604的电场强度的屏蔽。为了改善蚀刻均匀性，可以使用一种任选的气体分布盘以更加均匀地分布等离子处理室内的蚀刻源气体。
在一个实施例中，可变电场屏蔽702代表任意合适的可变电场。优选地，可变电场屏蔽702由一个双法拉弟屏蔽即两个套在一起的法拉弟屏蔽完成。至少一个(或两个都)有一个或多个孔阑，如狭缝或小孔。相对旋转所述屏蔽；暴露于电场穿透的外壁624的面积发生变化。根据这种方式，就可以变化室604内的电容耦合量和离子产生的数量。
可代替地和/或可附加地，可变电场屏蔽702可以以悬浮或接地方式运行。当可变电场屏蔽702接地时，所产生的电力线更多地被吸收，电容耦合基本上被降低。其它在悬浮模式时，电容耦合增加，伴随着增加室604内产生的离子数量，因而使蚀刻更加物理性和各向异性。
根据本发明的一个实施例，以低于用于进行离子辅助凹入蚀刻的离子密度进行平面化蚀刻。例如，可以形成一个可变电场屏蔽(通过使两个法拉弟屏蔽相对旋转)以减少电场向室604的穿入，从而基本消除平面化蚀刻过程中电容耦合机理和减少室604内产生的离子量。本领域的技术人员明白，在平面化蚀刻过程中，减少离子产生量可以使蚀刻基本上为各向同性。可代替地或附加地，等离子处理室内产生的离子密度可以通过使法拉弟屏蔽接地而得以降低。可代替地或附加地，平面化蚀刻可以以低于离子辅助凹入蚀刻所用的离子能量水平的离子能量级进行。平面化过程中的低离子能量可以通过例如改变施加于ESC卡盘712的RF电压得以实现。
图8-9示出了根据本发明的一个实施例的平面化/凹入蚀刻工艺。形成沟槽并在沟槽内和晶片表面沉积多晶硅后(如图1所示)，形成一个可变离子室700以进行基本上为各向同性的蚀刻，即选用低离子密度和/或离子能量。平面化蚀刻优先选用一个对下面的氮化物层具有选择性的蚀刻剂进行。在一个实施例中，平面化和凹入蚀刻所用的蚀刻源气体包括CF4/O2。由于不再使用CMP，因此碟化或衬垫氮化物不均匀腐蚀基本上被消除。如果必须重复地进行平面化/凹入蚀刻工艺，例如在制造深沟槽电容器时，这将非常有利。
如图8所示，多晶硅被平面化以后，用高离子密度/或离子能量的离子辅助凹入蚀刻凹入沟槽内的多晶硅柱。在一个实施例中，高离子密度和/或离子能量的离子辅助凹入蚀刻可以通过形成可变电场屏蔽702以允许更多的电力线穿入室704电容性地耦合其内的等离子体实现。在该方法中，产生更多的离子参与方向性地离子辅助凹入蚀刻。
也存在一些其它提高等离子处理室内离子密度和/或离子能量的机理。参考图7，附加性地或替代性地，可以用RF电源710提高ESC卡盘712的偏压提高离子能量从而使蚀刻更为各向异性。附加性地或替代性地，可以用可变离子屏蔽604允许更多的离子到达晶片706，即通过移开可变离子屏704赋予所述蚀刻更多的各向异性。附加地或可替代地，可变电场屏蔽702可以接地或悬浮以提高电容耦合量，从而在室604内产生更多的离子。离子辅助凹入蚀刻的结果示出图9。
在一个实施例中，一个200mm的晶片，在一氮化硅层之上具有一个3000埃厚的多晶硅层，还具有一个8μm深的沟槽(其高宽比为32∶1)。该多晶硅层凹入沟槽1.5±0.2μm深。
表1给出了适合于对这样一个晶片上的多晶硅进行大体上各向同性平面化蚀刻和离子辅助蚀刻的近似的工艺参数。所列数值是用日本Shibaura公司的Shibaura CDE 80系统优化得到的。本领域的技术人员明白，可以以披露参数进行优化以适应不同装置的需要。
表1
    参数 平面化蚀刻 凹入蚀刻
O2流(sccm) 420-480 490-520
CF4流(sccm) 60-100 10-40
N2流(sccm) 20-40   -
Cl2流(sccm) 5-10   -
压力(Pa) 20-80 20-80
功率(W) 650-750 650-750
时间(秒) 100 35
卡盘温度(℃) 50-80 50-80
综上所述，本发明消除了昂贵的化学机械抛光步骤(和所需的设备)。所以也消除了现有平面化/凹入蚀刻工序所涉及的各种与CMP有关的问题。例如，当CMP蚀刻步骤被大体各向同性蚀刻取代时，图2所示的CMP步骤引起的碟化效应得以消除。消除碟化现象改进了后续凹入蚀刻的蚀刻厚度控制。
由于低离子、大体各向同性平面化蚀刻对于氮化硅的选择性比现有CMP平面化蚀刻步骤对氮化硅的选择性大，因此CMP步骤的省略还可以降低对氮化硅层的腐蚀。由于氮化硅层不再用作CMP蚀刻阻挡层，因此氮化硅层的磨损更小。这一点在必须进行多次重复平面化/凹入蚀刻工艺的情况下(如制造DRAM沟槽电容器)非常重要。
如前面所述，使用单一等离子处理室进行平面化蚀刻和离子辅助蚀刻后，由于晶片不再需从一个设备转向另一个设备，因此减少了晶片处理时间。在使用多步平面化/凹入蚀刻工序的情况下，节约的时间更可观。
另外，利用离子辅助凹入蚀刻步骤凹入多晶硅柱可以消除对缝隙和空洞的放大作用。离子辅助蚀刻步骤中离子密度和/或离子能量的增加提高了蚀刻的方向性，从而消除了对缝隙或空洞的侧向腐蚀，从而提高了厚度控制能力。
由于所述离子辅助蚀刻选用了比现有RIE凹入蚀刻低的离子密度和/或离子能量，对晶片的轰击得到降低，从而赋予离子辅助蚀刻更低的物理性和更好的氮化硅选择性。另外，离子辅助凹入蚀刻过程中的低离子密度和/或离子能量还能减小因充电造成的器件损坏的可能性。
尽管本发明已经通过几个实施例进行了描述，但是在本发明的范围内还存在一些替代、修改、及其等同物、应该注意，尽管为了便于讨论选用了平面化和凹入蚀刻工序，然而本发明还可用于任意的需要两个连续蚀刻的工艺(其中一个步骤比另一个步骤更具有各向同性)。例如，本发明可以用于在单一等离子处理室进行沟槽蚀刻和随后的光致抗蚀剂层的去除。又例如，本发明可以用于进行光致抗蚀剂层平面化和凹入。再例如，本发明还可以用于在一个晶片上形成多晶硅柱。因此后面所附的权利要求书包括所有符合本发明精神的替代、修改、及其等同物。

Claims (21)

1．一种用于对RF基等离子处理室内一个半导体晶片上的一个第一层进行平面化蚀刻和凹入蚀刻的方法，该方法包括：
把所述的半导体晶片放进所述的等离子处理室内，该晶片包括一个形成于其内的沟槽；
在所述半导体晶片的一个表面上和所述的沟槽内沉积所述的第一层；
在所述的等离子处理室内进行所述平面化蚀刻以大体上平面化所述的第一层，该平面化蚀刻是以一个第一离子密度水平进行的；
利用所述等离子处理室和所述凹入蚀刻在所述第一层上对所述沟槽内的第一层进行凹入蚀刻，该凹入蚀刻是以一个第二离子密度水平在所述等离子处理室内进行的，该第二离子密度水平高于所述第一离子密度水平。
2．根据权利要求1所述的方法，其中，所述第一层代表一个多晶硅层。
3．根据权利要求2所述的方法，其中，所述表面包括一个氮化硅层，该氮化硅层沉积之后布置在所述多晶硅层之下。
4．根据权利要求2所述的方法，其中，所述沟槽代表一个用于形成一个电容器的沟槽。
5．根据权利要求1所述的方法，还包括：调节所述等离子处理室的可变电场屏蔽以增加电场向所述等离子处理室的穿透水平，因而产生所述第二离子密度水平。
6．根据权利要求5所述的方法，其中，所述的等离子处理室为感应耦合等离子处理室。
7．根据权利要求1所述的方法，其中，所述的平面化蚀刻和凹入蚀刻利用CF4。
8．根据权利要求1所述的方法，还包括：在所述等离子处理室内移动离子屏蔽以使所述晶片更多地暴露于等离子，因而使更多的离子在凹入蚀刻过程中到达晶片。
9．根据权利要求1所述的方法，还包括：增加所述等离子处理室电场屏蔽的电压以增加电场穿透所述等离子处理室的水平，从而产生第二离子密度水平。
10．一种用于对半导体晶片上的第一层进行平面化蚀刻和凹入蚀刻的RF基等离子处理系统，该系统包括：一个用于包容等离子的室，所述等离子用于蚀刻所述晶片；
一个布置于所述室之外的线圈，当该线圈通电时与所述等离子室内的等离子产生感应耦合；以及
一个布置在所述室和所述线圈之间的可变化的电场屏蔽，该可变电场屏蔽用来改变穿透所述室的电场量，从而改变在所述室内的等离子的离子密度。
11．根据权利要求10所述的等离子处理系统，其中，所述的可变电场屏蔽为一个双法拉弟屏蔽，该双法拉弟屏蔽包括至少两个套在一起的法拉弟屏蔽，至少有一个法拉弟屏蔽内部具有一个孔阑。
12．一种用于对RF基等离子处理室内一个半导体晶片上的一个第一层进行平面化蚀刻和凹入蚀刻的方法，该方法包括：
把所述的半导体晶片放进所述的等离子处理室内，该晶片包括一个形成于其内的沟槽；
在所述半导体晶片的一个表面上和所述的沟槽内沉积所述的第一层；
在所述的等离子处理室内进行所述平面化蚀刻以大体上平面化所述的第一层，该平面化蚀刻是以一个第一离子密度水平进行的；
利用所述等离子处理室和所述凹入蚀刻在所述第一层上对所述沟槽内的第一层进行凹入蚀刻，该凹入蚀刻是以一个第二离子密度水平在所述等离子处理室内进行的，该第二离子密度水平高于所述第一离子密度水平。
13．根据权利要求1所述的方法，其中，所述第一层为一个多晶硅层。
14．根据权利要求2所述的方法，其中，所述沟槽为一个用于形成电容器的沟槽。
15．根据权利要求1所述的方法还包括：调节所述等离子处理室的可变电场屏蔽以增加电场向所述等离子处理室的穿透水平，因而产生所述第二离子密度水平。
16．根据权利要求5所述的方法，其中，所述的等离子处理室代表一个感应耦合等离子处理室。
17．根据权利要求1所述的方法，其中，所述的平面化蚀刻和凹入蚀刻利用CF4。
18．根据权利要求1所述的方法，还包括：在所述等离子处理室内移动离子屏蔽以使所述晶片更多地暴露于等离子，因而使更多的离子在凹入蚀刻过程中到达所述晶片。
19．根据权利要求1所述的方法，还包括：增加所述等离子处理室电场屏蔽的电压以增加电场穿透所述等离子处理室的水平，从而产生第二离子密度水平。
20．一种用于改变RF基等离子处理系统内所产生的离子量的装置，所述RF基等离子处理系统包括一个室、一个布置在该室之外的线圈，当该线圈通电时，与所述室之内的等离子产生感应耦合，该装置包括：一个布置在所述室和所述线圈之间的可变化的电场屏蔽，该可变电场屏蔽用来改变穿过所述室的电场量，从而改变在所述室内产生的离子的量。
21．根据权利要求20所述的装置，其中，所述的可变电场屏蔽为一个双法拉弟屏蔽，该双法拉弟屏蔽包括至少两个套在一起的法拉弟屏蔽，至少有一个法拉弟屏蔽内部具有一个孔阑。
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