CN1211864C - 半导体器件及其制造方法 - Google Patents
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Abstract
本发明提供具有可以减小栅极电极与源极/漏极扩散区域(包括其布线)之间的寄生电容、可以进行高速动作的栅极结构的半导体器件的制造方法。作为在半导体衬底11上形成的栅极电极13或被栅极保护绝缘膜14被覆起来的栅极电极13的侧面上形成的侧壁绝缘膜15，使用含氯的硅氧化物。可以减小栅极电极和包括布线的源极/漏极区域之间的寄生电容，器件的高速动作成为可能。在栅极电极侧壁部分上设置含氯的硅氮化膜以形成晶体管元件，然后把该硅氮化膜变换成含氯的硅氧化膜，作为栅极侧壁绝缘膜使用。可以无元件特性的不均一或短路地形成低寄生电容的晶体管元件。
Description
技术领域
本发明涉及构成MOS晶体管的栅极电极的侧壁结构和该侧壁的形成方法。
背景技术
随着半导体器件微细化的进展，在器件结构上必然要存在的寄生电容就成了一个大问题。例如，在构成MOS晶体管的栅极电极与源极/漏极区域间发生的寄生电容将使晶体管元件的动作速度下降，其影响会随着器件越向微细化进展而变得越大。
图7(a)是现有的MOS晶体管，是示出了其栅极电极端部附近的半导体衬底的剖面图。在硅等半导体衬底111上，形成有由硅的热氧化膜等构成的栅极绝缘膜112，在其上形成有栅极电极113。在半导体衬底111的表面区域上形成有源极/漏极区域116。栅极电极113，用由硅氧化膜构成的栅极保护绝缘膜(侧壁氧化层)114把其侧面和上表面被覆起来，被栅极保护绝缘膜114被覆起来的侧面，被由硅氮化膜等构成的栅极侧壁绝缘膜(侧壁衬垫)115被覆起来。在这样构成的MOS晶体管中，在栅极电极113与源极/漏极扩散区域116(包括其布线)之间，以栅极保护绝缘膜114和栅极侧壁绝缘膜115为电介质形成寄生电容。
寄生电容，会使晶体管的动作速度下降。特别是，在栅极长度为0.2微米或以下的微细晶体管中，该寄生电容，由于会显著地降低动作速度，故成了一个大的问题。
此外，图7(b)所示的隆起源极/漏极结构的MOS晶体管，在源极/漏极区域116的上面与栅极侧壁绝缘膜115相接连地具有源极/漏极隆起层117。由于把该栅极保护绝缘膜114和栅极侧壁绝缘膜115挟持起来的栅极电极113和源极/漏极隆起层117(及其布线)之间的寄生电容大，故动作速度下降的问题也很显著。栅极侧壁绝缘膜的材料，在以前一直使用硅氧化物，近些年来，由于归因于后述的理由而使用高介电常数的硅氮化物，故该寄生电容的问题就变得更加深刻了。
发明内容
图8和图9的工序剖面图示出了在用硅氧化物形成现有的栅极侧壁绝缘膜的情况下的晶体管元件的制造方法。首先，如图8(a)所示，在硅半导体衬底121上形成栅极氧化膜122之后，用CVD(化学气相沉积)法沉积多晶硅膜，用RIE(反应性离子蚀刻)法进行加工形成由多晶硅构成的栅极电极123。其次，如图8(b)所示，将栅极电极123的露出面热氧化以形成栅极保护绝缘膜124。然后，用离子注入法在半导体衬底121内形成源极/漏极扩散区域的一部分125。其次，如图8(c)所示，在用CVD法向整个面上沉积硅氧化膜之后，用RIE法除去平坦部分的硅氧化膜并形成由硅氧化膜构成的栅极侧壁绝缘膜126。这时，由于半导体衬底121的一部分露了出来而被离子撞击，故在源极/漏极区域的一部分125上形成粗糙的露出面。
其次，如图8(d)所示，用离子注入法在半导体衬底121中形成源极/漏极扩散区域127。这时，由于半导体衬底121表面已经粗糙化，故结果变成为在元件间扩散区域的形状不均一，归因于此，就存在着元件动作特性的不均一增大的问题。其次，如图9(a)所示，用稀氢氟酸除去栅极电极123上部的氧化膜。这时，虽然栅极保护绝缘膜114和栅极侧壁绝缘膜115的一部分也将被除去，但是取决于要在半导体衬底121上形成的晶体管元件，也有几乎不存在侧壁部分的绝缘膜126的。其次，如图9(b)所示，用溅射法在整个面上形成钴层128。其次，如图9(c)所示，用灯泡加热法在栅极电极123的上部和源极/漏极区域127的上部形成钴硅化物层129。然后，除去未反应的钴层。这时，由于几乎未剩下栅极侧壁部分的绝缘膜的晶体管元件，通过钴硅化物层129使栅极电极123和源极/漏极区域127短路，故存在着成品率降低的问题。
为了解决把硅氧化物用做这样的栅极侧壁绝缘膜的情况下的那些问题，近些年来，如图10和图11所示，作为栅极侧壁绝缘膜使用的是硅氮化膜。在硅等的半导体衬底131上形成栅极氧化膜132之后，形成由多晶硅膜等构成的栅极电极133(图10(a))。其次，使栅极电极133的露出面进行热氧化以形成栅极保护绝缘膜134。然后，用离子注入法在半导体衬底131中形成源极/漏极扩散区域的一部分135(图10(b))。其次，在用CVD法向整个面上沉积上硅氮化膜之后，用RIE法除去平坦部分的硅氮化膜，在栅极电极133的侧面形成由硅氮化膜构成的栅极侧壁绝缘膜136。
用该方法，如图10(c)所示，由于可以防止半导体衬底131的露出面的粗糙化，故如图10(d)所示，源极/漏极扩散区域137的形状，在元件间不会有不均一。因此，倘采用该方法，则可以减少元件动作特性的不均一。此外，如图11(a)所示，由于在稀氢氟酸处理时栅极侧壁绝缘膜不会被除去，如图11(c)所示，由于栅极电极133和源极/漏极区域137不会短路，故可以防止成品率的降低。但是，用该方法，由于栅极侧壁绝缘膜的介电常数与现有的硅氧化膜比较为大约2倍，故存在着寄生电容将增大到约2倍从而使动作速度显著地降低的问题。该晶体管元件，首先用溅射法在半导体衬底131整个面上形成钴层138(图11(b))。然后，用灯泡加热法，在栅极电极133的上部和源极/漏极区域137的上部形成钴硅化物层139(图11(c))。除去未反应的钴层。
上述那些问题，在图12所示的隆起源极/漏极结构的晶体管元件的情况下也是同样的。图12示出了用硅氧化物形成栅极侧壁绝缘膜的情况下的晶体管元件的制造方法。
首先，如图12(a)所示，在硅等半导体衬底141上形成栅极氧化膜142之后，用逐次CVD法沉积多晶硅层和硅氮化膜层，用RIE法进行加工依次形成栅极电极143和硅氮化膜144。其次，如图12(b)所示，在将栅极电极143的露出面热氧化形成栅极保护膜145之后，用离子注入法在硅衬底141中形成源极/漏极扩散区域的一部分146。其次，如图12(c)所示，在用CVD法向半导体衬底141的整个面上沉积上硅氧化膜之后，用RIE法除去平坦部分的硅氧化膜以形成栅极侧壁绝缘膜147。这时，由于硅半导体衬底的一部分露了出来而被离子撞击，故形成粗糙的露出面。其次，如图12(d)所示，用硅的外延生长法形成源极/漏极隆起层148。这时，在硅氧化膜侧壁(栅极侧壁绝缘膜147)与隆起层148之间，将形成被称之为小平面的空隙。其次，用离子注入法在半导体衬底141中形成源极/漏极扩散区域149。这时，小平面的下部的扩散区域由于形成得深，故存在着难于用短沟道效应进行晶体管阈值的控制的问题。
在要解决该问题的情况下，如图13所示，可以用使用硅氮化膜的制造方法。图13是隆起源极/漏极结构的晶体管元件的工序剖面图。如图13(a)所示，在硅等半导体衬底151上形成了栅极氧化膜152之后，用逐次CVD法沉积多晶硅层和硅氮化膜层，用RIE法进行加工依次形成栅极电极153和硅氮化膜154。其次，如图13(b)所示，在将栅极电极153的露出面热氧化形成栅极保护膜155之后，用离子注入法在半导体衬底151中形成源极/漏极扩散区域的一部分156。其次，如图13(c)所示，在用CVD法向半导体衬底151的整个面上沉积硅氮化膜之后，用RIE法除去平坦部分的硅氮化膜以形成栅极侧壁绝缘膜157。
若用该方法，则要形成扩散区域的半导体衬底表面不会粗糙化，而且，如图13(d)所示，在硅氮化膜(栅极侧壁绝缘膜157)侧壁与隆起层158之间也不会形成被称之为小平面的空隙。因此，由于可以按照设计那样地形成源极/漏极扩散区域，故晶体管阈值的控制就变得容易起来。但是，若用该方法，由于栅极侧壁绝缘膜的介电常数与现有的硅氧化膜比较为大约2倍，故存在着寄生电容将增大到约2倍从而使元件动作速度显著地降低的问题。
如上所述，为了降低源极/漏极扩散区域的形状不均一和防止硅化物形成时的短路，微细晶体管的栅极电极侧壁的至少一部分可以使用硅氮化物。此外，在隆起源极/漏极结构的晶体管中，为了防止隆起层形成时的小平面，可以使用硅氮化物的侧壁。再有，在向源极/漏极区域进行布线层形成时，为了防止挖出半导体衬底，晶体管元件可以用由硅氮化膜构成的所谓的衬里膜被覆起来。
在这些晶体管元件的周边存在的硅氮化物，由于与硅氧化物比较起来介电常数高，故因寄生电容增加而会使晶体管的动作速度显著地降低。此外，由于归因于在硅氮化膜中存在的捕获电荷、应力、含有的氢等而产生晶体管特性的变动，故变成为使器件可靠性降低的根源。
本发明，就是归因于这样的事情而发明的，目的在于提供具有可以减小栅极电极与源极/漏极扩散区域(及其布线)间的寄生电容，可以高速动作的栅极结构的半导体器件及其制造方法。
本发明的特征在于：作为在半导体衬底上形成的栅极电极上或在被栅极保护绝缘膜被覆起来的栅极电极的侧面上形成的侧壁绝缘膜由含氯的硅氧化膜构成。可以减小栅极电极与源极/漏极区域(包括其布线)之间的寄生电容，元件可进行高速动作。
此外，本发明的特征在于：在栅极电极侧壁部分上设置含氯的硅氮化膜以形成晶体管元件，然后，把该硅氮化膜变换成含有氯的硅氧化膜，作为栅极侧壁绝缘膜使用。可以没有元件特性的不均一或短路地形成低寄生电容的晶体管元件。
就是说，本发明的半导体器件的制造方法，其特征在于，在上述半导体衬底主面上形成源极/漏极区域；在上述半导体衬底主面上形成栅极绝缘膜；在上述源极/漏极区域的一部分和在该区域间的上面配置的上述栅极绝缘膜上形成栅极电极；在上述栅极电极的侧面上形成栅极侧壁绝缘膜，上述栅极侧壁绝缘膜由含有氯的原子百分比为0.1％～30％的硅氧化物构成。
本发明的器件，由于栅极电极的侧壁绝缘膜部分的介电常数下降，故寄生电容减小，其结果是将显著地提高晶体管元件的动作速度。此外，若采用本发明的把硅氮化物变换成硅氧化物的方法，则在可以防止元件间的晶体管特性的不均一或动作不良的同时，还可以抑制寄生电容的增大。此外，若采用本发明的在栅极电极和源极/漏极区域上部形成金属硅化物层的方法，则在可以防止源极/漏极扩散区域形状的不均一和栅极电极与源极/漏极区域的短路的同时，还可以抑制寄生电容的增大。
附图说明
图1是本发明的实施例1的晶体管的剖面图。
图2是本发明的实施例1的晶体管的平面图(沿着该图的A-A’线部分的剖面图相当于图1(a))。
图3是说明硅氧化膜中的氯浓度和含氯的硅氧化膜的介电常数的变化率之间的关系的特性图。
图4是说明本发明的实施例2的晶体管的制造方法的工序剖面图。
图5是说明本发明的实施例2的晶体管的制造方法的工序剖面图。
图6是说明本发明的实施例3的晶体管的制造方法的工序剖面图。
图7是说明现有的晶体管的制造方法的工序剖面图。
图8是说明现有的晶体管的制造方法的工序剖面图。
图9是说明现有的晶体管的制造方法的工序剖面图。
图10是说明现有的晶体管的制造方法的工序剖面图。
图11是说明现有的晶体管的制造方法的工序剖面图。
图12是说明现有的晶体管的制造方法的工序剖面图。
图13是说明现有的晶体管的制造方法的工序剖面图。
符号说明
11、21、31、111、121、131、141、151… 半导体衬底
12、22、32、112、122、132、142、152… 栅极绝缘膜(栅极氧化膜)
13、23、33、113、123、133、143、153… 栅极电极
14、24、35、114、124、134、145、155… 栅极保持绝缘膜
15、26’、37’、115、126、136、147、157…栅极侧壁绝缘膜
16、27、39、116、127、137、149、159… 源极/漏极区域
17、38、117、158… 源极/漏极隆起层
25、36、125、135、146、156… 源极/漏极区域的一部分
26、37… 栅极侧壁氮化膜
28、128、138… 钴层
29、129、139… 钴硅化物层
34、144、154… 硅氮化膜
具体实施方式
以下，参看附图说明本发明的实施方案。
首先，参看图1到图3说明实施例1。
图1是在半导体衬底上形成的晶体管元件的概略剖面图。图2是已形成了图1(a)所示的晶体管元件的半导体衬底的平面图(图1是沿着图2的A-A’线的部分的剖面图)，图3是说明硅氧化膜中的氯浓度和含氯的硅氧化膜的介电常数的变化率之间的关系的特性图。
在图1(a)的半导体器件中，在硅等的半导体衬底11上，形成有由硅的热氧化膜等构成的栅极绝缘膜12，在其上形成有由多晶硅等构成的栅极电极13。在半导体衬底11的表面区域上形成有源极/漏极区域16。栅极电极13的侧面和上表面用由硅氧化膜等构成的栅极保护绝缘膜(侧壁氧化层)14被覆起来，已用保护绝缘膜14被覆起来的侧面用栅极侧壁绝缘膜(侧壁衬垫)15被覆起来。栅极长度L，例如，为0.2微米或以下。在象这样地构成的MOS晶体管中，在栅极电极13和源极/漏极扩散区域16(及其布线)之间，就产生了寄生电容。
此外，在图1(b)的隆起源极/漏极结构的半导体器件中，在半导体衬底上，在既是源极/漏极区域16上又与栅极侧壁绝缘膜15连接起来形成有例如由硅单晶构成的源极/漏极隆起层17。在把该栅极保护绝缘膜14和栅极侧壁绝缘膜15挟持起来的栅极电极13和源极/漏极隆起层17(及其布线)之间存在着寄生电容。
在这里，在图1(a)和图1(b)的半导体器件中使用的栅极侧壁绝缘膜15，由含氯的硅氧化物构成。例如，可以用添加进使用二氯硅烷(SiH2Cl2)气体或四氯硅烷((SiCl4)气体之类的含氯的硅原料气体与一氧化二氮(N2O)气体之类的氧原料气体的等离子体CVD法等，或添加氯气(Cl2)或氯化氢(HCl)气的CVD法，可成膜含氯的硅氧化膜。
图3是说明含氯的硅氧化膜的介电常数的变化率对氯浓度依赖性的特性图。纵轴表示介电常数的变化率，横轴表示硅氧化膜中的氯浓度(原子％)。图3是将表1所示的含氯的硅氧化膜的介电常数和氯浓度的关系的画成了图的特性图。通过把含氯的硅氧化膜的氯的原子百分比浓度设定在0.1％或以上，就可以实质上减少该硅氧化膜的介电常数，可以实质上减小栅极电极13和包括布线(未画出来)的源极/漏极扩散区域16之间的寄生电容(参看图1(a))和栅极电极13与源极/漏极隆起层17(包括其布线)间的寄生电容。另外，如果把氯浓度设定为1％(原子百分比)或以上，由于可以把寄生电容减小5％或以上，故特别是在栅极长度为0.2微米或以下的微细晶体管元件中，可以得到显著的效果。
如上所述，由于若用本发明，则可以减少寄生电容，故可以减小栅极侧壁绝缘膜的厚度，使得可以进行元件的进一步微细化。此外，通过使构成被覆栅极电极露出部分的栅极保护绝缘膜的硅氧化膜中含有氯，则可以减小栅极电极与源极/漏极区域或源极/漏极隆起层之间的寄生电容，这是不言而喻的。
另外，原理上说在硅氧化膜中含有的氯浓度没有上限。但是，当氯浓度增加时，硅氧化物的吸湿性将变得显著起来，取决于元件形成的方法，有时候介电常数反而会增加。因此，实质上优选把硅氧化膜中的氯的原子百分比浓度做成为30％或以下。
另外，为了降低上面所说的介电常数，也可以向硅氧化物中导入氟。但是，由于氟会助长硼的扩散等的原因，对于微细晶体管元件来说会造成不希望的影响，故不适合于取代氯来使用，优选根据需要与氯一起适当使用。
表1
| 含氯硅氧化膜的氯浓度(原子％) | 含氯硅氧化膜的介电常数的变化率 |
| 0.010.115131630 | 10.990.950.870.760.710.59 |
其次，参看图4和图5说明实施例2。
图4和图5是说明半导体器件的制造工序的工序剖面图。用热氧化处理等在硅等的半导体衬底21的主面上形成栅极氧化膜22。然后，用CVD法沉积多晶硅层，用RIE法进行加工形成栅极电极23。其次，如图4(b)所示，将栅极电极23的露出面热氧化以形成栅极保护绝缘膜24。然后，用离子注入法在半导体衬底21中形成源极/漏极扩散区域的一部分25。其次，如图4(c)所示，用使用六氯二硅烷(Si2Cl6)气体和氨气(NH3)的减压CVD法，在整个衬底上沉积硅氮化膜。成膜条件是，例如，温度为400℃、六氯二硅烷气体流量为1000sccm，氨气流量为10sccm，压力为180Pa。使用2次离子质量分析法确认了在该硅氮化膜中含有10％(原子百分比)左右的氯和氢。
然后，用RIE法除去平坦部分的硅氮化膜以形成栅极侧壁氮化膜26。这时，通过将栅极氧化膜22的RIE蚀刻速度设定为比栅极侧壁氮化膜26的RIE蚀刻速度更慢，就可以防止半导体衬底的表面粗糙化。其次，如图4(d)所示，用离子注入法在半导体衬底21中形成源极/漏极扩散区域27。这时，由于已经防止半导体衬底的表面粗糙化，故可以抑制元件间的扩散区域形状的不均一。为此，元件间元件动作特性不均一达到不成为问题的水平。
其次，如图5(a)所示，用稀氢氟酸除去栅极电极23的上部和源极/漏极区域27的上部的栅极氧化膜。这时，硅氮化膜由于几乎不会被蚀刻，故所有的元件的栅极侧壁氮化膜26都以所希望的形状残存下来。其次，如图5(b)所示，用溅射法在衬底整个面上形成钴层28。其次，如图5(c)所示，用灯泡加热法在栅极电极23的上部和源极/漏极区域27的上部形成钴硅化物层29。
然后，除去未反应的钴层。这时，由于已形成了栅极侧壁氮化膜26，故栅极电极23和源极/漏极区域27不会短路，实质上不会发生成品率下降的问题。其次，如图5(d)所示，通过在水蒸气气氛中进行退火，可把栅极侧壁氮化膜26变换成含氯的硅氧化膜，并使之变成为栅极侧壁绝缘膜26’。退火条件是，例如，温度为150℃，压力为2个气压。由2次离子质量分析法进行确认了在该硅氧化膜中含有1％(原子百分比)左右的氯和氢。
然后，用众所周知的方法，在半导体衬底上形成层间绝缘膜、布线层等，完成MOS晶体管。在这里，栅极侧壁绝缘膜，由于已变换成硅氧化膜，故栅极电极23和包括布线的源极/漏极扩散区域27之间的寄生电容减小，因而不会招致元件动作速度的下降。
上面所说的从硅氮化膜向硅氧化膜的变换，即便是不用在水蒸气气氛中的退火，例如，在氧气、臭氧等的氧化气氛中，或它们的混合气氛中也是可能的。但是，在可以在低温下进行变换这一点上说水蒸气气氛是合适的。此外，退火压力，虽然在1个气压或以下也是可能的，但是，为了降低退火温度，优选加压退火。
其次，参看图6说明实施例3。
图6是制造半导体器件，就是说制造在该实施例中要说明的隆起源极/漏极结构的晶体管的工序剖面图。首先，如图6(a)所示，在硅等的半导体衬底31上形成了硅氧化膜等栅极绝缘膜32。之后，用逐次CVD法沉积多晶硅层和将成为RIE加工用的掩模的硅氮化膜34，用RIE法进行加工多晶硅以形成栅极电极33。其次，将栅极电极33的露出面热氧化形成栅极保护膜35。之后，用离子注入法在半导体衬底31中形成源极/漏极扩散区域的一部分36。其次，如图6(b)所示，通过使用六氯二硅烷(Si2Cl6)气体和氨气(NH3)的减压CVD法向衬底整个面上沉积硅氮化膜。成膜条件是，例如，温度为400℃、六氯二硅烷气体流量为1000sccm，氨气流量为10sccm，压力为180Pa。其次，用RIE法除去平坦部分的硅氮化膜以形成栅极侧壁氮化膜37。这时，采用把栅极氧化膜32的RIE蚀刻速度设定为比栅极侧壁氮化膜37的RIE蚀刻速度更慢的办法，就可以防止半导体衬底31的表面粗糙化。
其次，如图6(c)所示，用外延生长法形成硅的源极/漏极隆起层38。形成条件是，例如，温度为600℃，二氯硅烷(SiH2Cl2)气体流量为300sccm，锗烷(GeH4)气体流量为10sccm，氯化氢气体流量100sccm，氢气流量1500sccm，压力为2kPa。这时，由于与硅侧壁氮化膜37相邻，故不会形成被称之为小平面的空隙。另外，在形成隆起层38时，之所以混合进锗烷气体，是为了要降低形成温度。因为要是在高温下形成的话，就会因硅氮化膜致密化而使得后边进行的向硅氧化膜的变换变得困难起来。
其次，用离子注入法在硅衬底中形成源极/漏极扩散区域39。这时，由于已防止了小平面的形成，故可以抑制元件间的扩散区域形状的不均一。为此，晶体管的阈值的控制是容易的。其次，如图6(d)所示，通过在水蒸气气氛中进行退火，把硅侧壁氮化膜37变换成含氯的硅氧化膜，把它变换成栅极侧壁绝缘膜37’。退火条件是，例如，为温度400℃，压力为1个气压。使用2次离子质量分析法确认了在该硅氮化膜中含有0.1％(原子百分比)左右的氯和氢。
然后，用众所周知的方法在半导体衬底上形成层间绝缘膜、布线层等，完成MOS晶体管。在这里，栅极侧壁绝缘膜，由于已变换成硅氧化膜，故栅极电极33和包括布线的源极/漏极隆起层38之间的寄生电容减小，因而不会招致元件动作速度的下降。
在上述的实施例之外，也可以在完成了元件形成之后，把在晶体管元件的周边以不论什么理由存在着的硅氮化膜变换成硅氧化膜。如果相这样地变换成氧化物，则可以防止起因于介电常数高的硅氮化膜的晶体管的动作速度的降低或器件可靠性的降低等。
Claims (3)
1.一种半导体器件的制造方法，其特征在于具备如下的工序：
在半导体衬底上形成源极/漏极区域的工序；
在上述半导体衬底主面上形成栅极绝缘膜的工序；
在配置在上述源极/漏极区域的一部分和在该区域间的上面的上述栅极绝缘膜上形成栅极电极的工序；
在上述栅极电极的侧面上形成由含氯的硅氮化膜构成的绝缘膜的工序；和
通过氧化反应处理使上述硅氮化膜变换成含有氯的原子百分比为0.1％～30％的硅氧化物，并使之作为栅极侧壁绝缘膜的工序。
2.根据权利要求1所述的半导体器件的制造方法，其特征在于：向上述硅氧化物的变换，是通过以水蒸气为氧化物种的氧化反应进行的。
3.根据权利要求1所述的半导体器件的制造方法，其特征在于：向上述硅氧化物的变换，是通过在1大气压～2大气压的加压状态的氧化反应进行的。
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