CN1199259C - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN1199259C
CN1199259C CNB031061834A CN03106183A CN1199259C CN 1199259 C CN1199259 C CN 1199259C CN B031061834 A CNB031061834 A CN B031061834A CN 03106183 A CN03106183 A CN 03106183A CN 1199259 C CN1199259 C CN 1199259C
Authority
CN
China
Prior art keywords
semiconductor wafer
chip
diaphragm
cutting
ditch
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB031061834A
Other languages
English (en)
Other versions
CN1441479A (zh
Inventor
小林丰雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Publication of CN1441479A publication Critical patent/CN1441479A/zh
Application granted granted Critical
Publication of CN1199259C publication Critical patent/CN1199259C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H01L21/3043—Making grooves, e.g. cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Dicing (AREA)
  • Pressure Sensors (AREA)

Abstract

一种半导体装置的制造方法，包括：准备好形成有半导体元件和焊盘部的半导体晶片的步骤；通过沿着所述半导体晶片的划线切割以形成沟的半切割步骤；在包含沟内的半导体晶片的整个面上形成保护膜的步骤；通过沿着所述沟切割，把半导体晶片分离为IC芯片的完全切割步骤，其中在形成所述保护膜和所述完全切割步骤之间，还包含：在所述保护膜上，设置位于半导体晶片的焊盘部的上表面上的开口部，在该开口部内形成电极的步骤。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造方法，特别是涉及在切割半导体晶片后的IC芯片的边沿和侧面形成了保护膜的半导体装置及其制造方法。
背景技术
图7(a)～(c)是表示以往的半导体装置的制造方法的剖视图。
在半导体装置的制造工艺中，如图7(a)所示，在完成了元件的形成的半导体晶片101的IC焊盘部(图中未示出)上形成芯片电极103。
接着，如图7(b)所示，在包含该芯片电极(或凸点部)103的半导体晶片101整个面上通过光焊接等形成用于保护IC芯片的有源面的保护膜105。作为该保护膜105，还可以使用聚酰亚胺或硅树脂等。
然后，在保护膜105上涂敷光刻胶膜(图中未示出)，通过使该光刻胶膜曝光、显影，在保护膜上形成了芯片电极103的上方开口的光致抗蚀图形。接着，该光致抗蚀图形为掩模，蚀刻芯片电极103上的保护膜105。或者通过遮光掩模，进行光刻。据此，如图7(c)所示，露出了芯片电极103。根据必要，然后形成具有一定厚度的电极。
接着，为了使半导体晶片101分离成各IC芯片，进行切割。该切割可通过对半导体晶片使用切片锯(图中未示出)而进行。
在半导体晶片101的表面形成了图中未示出的划线。该划线最好形成比切片锯的宽度宽20～30％左右。例如，当切片锯的宽度为100μm时，划线为120μm左右。
接着，沿着该划线进行第一切割(半切割)。该第一切割进行到半导体晶片的厚度的一半左右。据此，在半导体晶片101的表面一侧形成了切割痕。
接着，沿着切割痕，从表面一侧进行第二切割(完全切割)。该第二切割对半导体晶片的厚度的第一切割后留下的厚度例如20％左右的厚度进行。据此，半导体晶片101分离为IC芯片。须指出的是，第二切割为了抑制IC芯片的损伤，以70mm/sec左右的处理速度进行。这时的切片锯为4万转左右。
另外，代替进行第二切割(完全切割)，可以通过对半导体晶片101进行裂开，把半导体晶片分离为IC芯片。
图8(a)～(c)是表示其他的以往的半导体装置的制造方法的剖视图，在与图7相同的部分付与了相同的符号，只就不同的部分加以说明。
首先，如图8(a)所示，准备完成了元件的形成的半导体晶片101，在该半导体晶片101的整个面上形成保护膜105。
接着，如图8(b)所示，在保护膜105上，形成位于半导体晶片101的IC焊盘部(图中未示出)上的开口部。接着在该开口部内形成芯片电极103。
然后，如图8(c)所示，为了使半导体晶片101分离为各IC芯片，进行切割。
可是，在所述以往的半导体装置的制造方法以及所述其他的以往的半导体装置的制造方法中，在半导体晶片101的表面上形成了保护膜105后，对半导体晶片101进行了切割。因此，在切割后的半导体晶片的切断面(即IC芯片的侧面)上未形成保护膜105。因此，IC芯片的侧面变为露出硅的状态，所以水分等有可能从该侧面侵入IC芯片的内部。因此，要求制造在切割半导体晶片后的IC芯片的侧面也形成了保护膜等的更合理化的CSP(Chip Size Package)。
发明内容
本发明是鉴于所述问题而提出的，其目的在于：提供在切割半导体晶片后的IC芯片的侧面形成了保护膜的半导体装置及其制造方法。
为了解决所述课题，本发明提供一种半导体装置的制造方法，包括：
准备好形成有半导体元件和焊盘部的半导体晶片的步骤；
通过沿着所述半导体晶片的划线切割以形成沟的半切割步骤；
在包含沟内的半导体晶片的整个面上形成保护膜的步骤；
通过沿着所述沟切割，把半导体晶片分离为IC芯片的完全切割步骤，其特征在于：
在形成所述保护膜和所述完全切割步骤之间，还包含：在所述保护膜上，设置位于半导体晶片的焊盘部的上表面上的开口部，在该开口部内形成电极的步骤。
根据所述半导体装置的制造方法，在对半导体晶片进行了半切割后，在半导体晶片的整个面上形成保护膜，在沟内也覆盖保护膜，然后，进行半导体晶片的完全切割。因此，在IC芯片的侧面的20μm以上的部分能覆盖保护膜，所以能防止水分等从该侧面侵入IC芯片的内部。另外，能防止IC芯片的边缘附近的保护膜的剥离、缺少等。
另外，在本发明的半导体装置的制造方法中，在所述半切割步骤中形成的沟的宽度最好比所述完全切割步骤中的半导体晶片的切断宽度宽。这是因为半切割步骤时的切断面上形成了保护膜。即通过把半切割的宽度设定为比完全切割的宽度宽，能确保保护膜向IC芯片的侧面的延伸，能在IC芯片的侧面形成保护膜。另外，在本发明的半导体装置的制造方法中，在所述半切割步骤中形成的沟的截面的至少一部分上能形成了锥形或R形状的部分。
另外，在本发明的半导体装置的制造方法中，在所述准备步骤中准备的半导体晶片的焊盘部的上表面上也能形成了电极。
另外，在本发明的半导体装置的制造方法中，在所述准备步骤中准备的半导体晶片的焊盘部上形成了向芯片内部区域引出的导线的一端，在该引出的导线的另一端上形成了具有比焊盘部宽的表面面积的电极。
另外，在本发明的半导体装置的制造方法中，在形成所述保护膜的步骤和所述完全切割步骤之间，还能包含：除去所述电极上的保护膜，使该电极露出的步骤。另外，在本发明的半导体装置的制造方法中，在所述露出步骤后，还能包含：根据需要形成突起电极的电极加厚步骤。
根据本发明的另一方面，其提供一种半导体装置的制造方法，包括：
准备好形成有半导体元件和焊盘部的半导体晶片的步骤；
通过沿着所述半导体晶片的划线切割以形成沟的半切割步骤；
在包含沟内的半导体晶片的整个面上形成保护膜的步骤；
通过沿着所述沟切割，把半导体晶片分离为IC芯片的完全切割步骤，其特征在于：
在所述准备步骤中准备的所述半导体晶片的所述焊盘部上形成向芯片内部区域引出的导线的一端，在形成所述保护膜的步骤和所述完全切割步骤之间，还包含：在所述保护膜上，设置位于所述引出导线的另一端上的开口部，在所述开口部内形成具有比该焊盘部大的表面面积的电极的步骤。
本发明的半导体装置，在IC芯片的侧面的至少20μm以上以及IC芯片的表面分别形成了保护膜，其特征在于：具备形成有半导体元件的半导体晶片，通过沿着该半导体晶片的划线，切割该半导体晶片的厚度的20μm以上，在划线上形成沟，在包含沟内的半导体晶片的整个面上形成保护膜，通过沿着所述沟切割而形成。
另外，在本发明的半导体装置中，在所述IC芯片的边缘部的至少一部分形成了锥形或R形的部分。
另外，在本发明的半导体装置中，所述半导体晶片具有焊盘部，在该焊盘部的上表面上形成了电极。
另外，在本发明的半导体装置中，所述半导体晶片具有焊盘部，在该焊盘部的上表面上形成了向芯片内部区域引出的导线的一端，在该导线的另一端形成了具有比焊盘部更大的表面面积的电极。
另外，在本发明的半导体装置中，最好在所述电极上的保护膜上形成开口，露出该电极。另外，在本发明的半导体装置中，在所述露出的电极上，根据需要形成突起电极。
附图说明
图1(a)～(c)是表示本发明实施例1的半导体装置的制造方法的剖视图。
图2(a)、(b)表示本发明实施例1的半导体装置的制造方法，是表示图1(c)的下一步骤的剖视图。
图3(a)～(c)是用于说明所述实施例1的变形例的剖视图。
图4(a)～(c)是表示本发明实施例2的半导体装置的制造方法的剖视图。
图5(a)、(b)表示本发明实施例2的半导体装置的制造方法，是表示图4(c)的下一步骤的剖视图。
图6(a)～(c)是用于说明所述实施例2的变形例的剖视图。
图7(a)～(c)是表示以往的半导体装置的制造方法的剖视图。
图8(a)～(c)是表示其他以往的半导体装置的制造方法的剖视图。
图中：1-硅晶片；1a-IC焊盘部；2-引出导线；3、103-芯片电极(或凸点部)；4-切割痕(沟)；5、105-保护膜；101-半导体晶片。
具体实施方式
下面，参照附图说明本发明实施例。
图1(a)～(c)以及图2(a)、(b)是表示本发明实施例1的半导体装置的制造方法的剖视图。在本实施例中，说明半导体晶片为硅晶片时的情形。
首先，如图1(a)所示，准备硅晶片1。在该硅晶片1的表面形成了划分芯片区域的划线。该划线最好比切片锯的宽度还宽20～30％。例如，当切片锯的宽度为100μm左右时，划线宽度为120μm左右。须指出的是，在硅晶片1上已完成了元件的形成，但是在图中未表示。
在完成了元件的形成的硅晶片1的IC焊盘部(图中未示出)形成由芯片电极(或凸点部)3。
接着，如图1(b)所示，沿着划线，从硅晶片1的表面一侧进行第一切割(半切割)。第一切割进行到硅晶片1的厚度的20μm以上，例如一半左右。据此，在硅晶片1的上形成了切割痕(沟)4。在图1(b)中沟4的截面形状为四角形，但是沟的截面形状并不局限于此，例如沟的截面的至少一部分上能形成锥形的部分，另外，在沟的截面的至少一部分上能形成R形状的部分。为了在沟的截面上形成锥形或R形状的部分，使用切片锯的刀(刃)的截面形成了锥形的部分或R形状的部分的切片锯。如果这用这样的刀，则最终制作的芯片的边缘部的至少一部分上形成了锥形或R形状的部分。
接着，如图1(c)所示，在包含芯片电极3的硅晶片1的整个面上，通过光焊接等形成了用于保护IC芯片的有源面的保护膜5。该保护膜5也覆盖了切割痕4内。这样，在晶片状态以保护膜进行了密封。须指出的是，作为保护膜5，最好使用聚酰亚胺或硅树脂等。
然后，如图2(a)所示，在保护膜5上涂敷光刻胶膜(图中未示出)，通过使该光刻胶膜曝光、显影，在保护膜上形成在芯片电极3的上方开口的光致抗蚀图形。接着，以该光致抗蚀图形为掩模，蚀刻芯片电极3上的保护膜5。或者，通过遮光掩模进行光刻。据此，露出芯片电极3。然后，按照需要，形成加厚电极。
接着，如图2(e)所示，沿着切割痕4，从表面一侧进行第二切割(完全切割)。该第二切割对硅晶片厚度的在第一切割中剩下的厚度例如20％左右进行。据此，硅晶片1分离为IC芯片，形成了IC芯片的侧面的20μm以上以及μm的表面分别由保护膜密封的半导体封装。须指出的是，在第二切割中使用的切片锯比第一切片锯的宽度窄。这是因为在第一切割时的切断面上形成有保护膜5。如上所述，当第一切割中使用的切片锯的宽度约为100μm时，在第二切割中，最好使用宽度约为60μm左右的切片锯。另外，第二切割为了抑制IC芯片的损伤，最好用比第一切割慢的处理速度进行，为了抑制IC芯片的损伤，例如最好以70mm/sec的处理速度进行。这时的切片锯为4万转左右。
另外，代替进行第二切割(完全切割)，可以通过对硅晶片1进行裂开，把硅晶片分离为IC芯片。
根据所述实施例1，在对硅晶片1进行了半切割后，在硅晶片的整个面上形成保护膜5，在切割痕(沟)内也覆盖保护膜，然后，进行硅晶片的完全切割。这时，通过把半切割的宽度设定为比完全切割的宽度大，能确保保护膜向IC芯片的侧面蔓延，能在IC芯片的侧面形成保护膜5。因此，能防止水分等从该侧面向IC芯片的内部侵入。即能制造在切割硅晶片后的IC芯片的侧面也形成了保护膜等的更合理化的CSP。
图3(a)～(c)是用于说明对所述实施例1的变形例的剖视图，对与图1、图2相同的部分采用了相同的符号，只就不同的部分加以说明。
首先，如图3所示，准备完成了元件的形成的硅晶片1。在该硅晶片1未形成芯片电极。接着，沿着划线，通过从硅晶片1的表面一侧进行第一切割(半切割)，在硅晶片1上形成了切割痕(沟)4。
接着，如图3(b)所示，在包含切割痕4的硅晶片1的整个面上形成保护膜5。
接着，如图3(c)所示，在该保护膜5上涂敷光刻胶膜，通过使该光刻胶膜曝光、显影，在保护膜上形成在IC焊盘部(图中未示出)的上方开口的光致抗蚀图形。接着，以该光致抗蚀图形为掩模，通过蚀刻保护膜5，使IC焊盘部露出。
然后，如图2(a)所示，在IC焊盘部上形成芯片电极3。该芯片电极的形成方法能使用各种方法，例如能通过电镀法形成芯片电极，另外，也能通过浸渍方式形成芯片电极，也能通过安装球而形成芯片电极。接着，如图2(b)所示，沿着切割痕4，从表面一侧进行第二切割(完全切割)。
在所述变形例中，也能取得与实施例1同样的效果。
图4(a)～(c)以及图5(a)、(b)是表示本发明实施例2的半导体装置的制造方法的剖视图。在本实施例中，说明半导体晶片为硅晶片时的情形。
首先，如图4(a)所示，准备硅晶片1。在该硅晶片1的表面形成了划分芯片区域的划线。该划线最好比切片锯的宽度宽20～30％左右。须指出的是，虽然完成了元件的形成，但是并未在图中表示。
在完成了元件的形成的硅晶片1的IC焊盘部1a上形成了引出导线2的一端。该引出导线2的另一端引出到IC芯片的内部区域上。在该引出导线2的另一端上形成了具有比IC焊盘部大的表面面积的芯片电极(或凸点部)3。通过使用这样的导线2，能在IC芯片上形成大面积的芯片电极3。
接着，如图4(b)所示，沿着划线，从硅晶片1的表面一侧进行第一切割(半切割)。该半切割的宽度最好比后面描述的完全切割的适当宽度大。第一切割进行到硅晶片1的厚度的20μm以上，例如一半左右。据此，在硅晶片1的上形成了切割痕(沟)4。在图4(b)中，沟4的截面形状为四角形，但是沟的截面形状并不局限于此，例如沟的截面的至少一部分上能形成锥形的部分，另外，在沟的截面的至少一部分上能形成R形状的部分。为了在沟的截面的至少一部分上形成锥形或R形状的部分，使用切片锯的刀(刃)的截面形成了锥形的部分或R形状的部分的切片锯。如果这用这样的刀，则最终制作的芯片的边缘部的至少一部分上形成了锥形或R形状的部分。
接着，如图4(c)所示，在包含芯片电极3的硅晶片1的整个面上，通过光焊接等形成了用于保护IC芯片的有源面的保护膜5。该保护膜5也覆盖了切割痕4内。这样，在晶片状态以保护膜进行了密封。须指出的是，作为保护膜5，最好使用聚酰亚胺或硅树脂等。
然后，如图5(a)所示，在保护膜5上涂敷光刻胶膜(图中未示出)，通过使该光刻胶膜曝光、显影，在保护膜上形成在芯片电极3的上方开口的光致抗蚀图形。接着，以该光致抗蚀图形为掩模，蚀刻芯片电极3上的保护膜5。或者，通过遮光掩模进行光刻。据此，露出芯片电极3。然后，按照需要，形成加厚电极。
接着，如图5(b)所示，沿着切割痕4，从表面一侧进行第二切割(完全切割)。该第二切割对硅晶片厚度的在第一切割中剩下的厚度例如20％左右进行。据此，硅晶片1分离为IC芯片，形成了IC芯片的侧面的20μm以上以及μm的表面分别由保护膜密封的半导体封装。须指出的是，在第二切割中使用的切片锯比第一切片锯的宽度窄。这是因为在第一切割时的切断面和芯片边缘上形成了保护膜5。
另外，代替进行第二切割(完全切割)，可以通过对硅晶片1进行裂开，把硅晶片分离为IC芯片。
根据所述实施例2，在具有大面积的芯片电极(包含电极焊盘、凸点等)的半导体装置中，能取得与实施例1同样的效果。即对硅晶片1进行了半切割后，在硅晶片的整个面上形成保护膜5，在切割痕(沟)内也覆盖保护膜，然后，进行硅晶片的完全切割。这时，通过把半切割的宽度设定为比完全切割的宽度大，能确保保护膜向IC芯片的侧面蔓延，能在IC芯片的侧面形成保护膜5。因此，能防止水分等从该侧面向IC芯片的内部侵入。也能防止边缘附近的保护膜的剥离、缺少等。即能制造在切割硅晶片后的IC芯片的侧面也形成了保护膜等的更合理化的CSP。
图6(a)～(c)是用于说明所述实施例2的变形例的剖视图，对与图4、图5相同的部分采用了相同的符号，只就不同的部分加以说明。
首先，如图6(a)所示，准备好完成了元件的形成的硅晶片1。在该硅晶片1上还未形成芯片电极。接着，沿着划线，通过从硅晶片1的表面一侧进行第一切割(半切割)，在硅晶片1上形成了切割痕(沟)4。
接着，如图6(b)所示，在包含切割痕4的硅晶片1的整个面上形成保护膜5。
接着，如图6(c)所示，在该保护膜5上涂敷光刻胶膜(图中未示出)，通过使该光刻胶膜曝光、显影，在保护膜上形成在引出导线2的另一端的上方开口的光致抗蚀图形。接着，以该光致抗蚀图形为掩模，通过蚀刻保护膜5，使引出导线2的另一端露出。
然后，如图5(a)所示，在引出导线2的另一端上形成芯片电极3。该芯片电极的形成方法能使用各种方法。
在所述变形例中，能获得与实施例2同样的效果。
本发明并不局限于所述实施例，能进行各种变更而实施。例如，在第一和第二切割中使用的切片锯的宽度和保护膜的厚度、它的材料的种类等能做适当的变更。另外，在本发明中，半导体晶片是硅晶片以外时也能应用。另外，在本发明中，在保护膜中，可以另外对包含半切割部的附近部分进行镀膜。
如上所述，根据本发明，在对半导体晶片进行了半切割后，在半导体晶片的整个面上形成保护膜，在沟内也覆盖保护膜，然后，进行半导体晶片的完全切割。因此，能提供在切割半导体晶片后的IC芯片的侧面以及芯片边缘形成了保护膜的可靠性更高的半导体装置及其制造方法。

Claims (6)

1.一种半导体装置的制造方法，包括：
准备好形成有半导体元件和焊盘部的半导体晶片的步骤；
通过沿着所述半导体晶片的划线切割以形成沟的半切割步骤；
在包含沟内的半导体晶片的整个面上形成保护膜的步骤；
通过沿着所述沟切割，把半导体晶片分离为IC芯片的完全切割步骤，其特征在于：
在形成所述保护膜和所述完全切割步骤之间，还包含：在所述保护膜上，设置位于半导体晶片的焊盘部的上表面上的开口部，在该开口部内形成电极的步骤。
2.根据权利要求1所述的半导体装置的制造方法，其特征在于：
在所述半切割步骤中形成的沟的宽度比所述完全切割步骤中半导体晶片的切断宽度大。
3.根据权利要求1或2所述的半导体装置的制造方法，其特征在于：
在所述半切割步骤中形成的沟的截面的至少一部分上形成锥形或R形的部分。
4.一种半导体装置的制造方法，包括：
准备好形成有半导体元件和焊盘部的半导体晶片的步骤；
通过沿着所述半导体晶片的划线切割以形成沟的半切割步骤；
在包含沟内的半导体晶片的整个面上形成保护膜的步骤；
通过沿着所述沟切割，把半导体晶片分离为IC芯片的完全切割步骤，其特征在于：
在所述准备步骤中准备的所述半导体晶片的所述焊盘部上形成向芯片内部区域引出的导线的一端，在形成所述保护膜的步骤和所述完全切割步骤之间，还包含：在所述保护膜上，设置位于所述引出导线的另一端上的开口部，在所述开口部内形成具有比该焊盘部大的表面面积的电极的步骤。
5.根据权利要求4所述的半导体装置的制造方法，其特征在于：
在所述半切割步骤中形成的沟的宽度比所述完全切割步骤中半导体晶片的切断宽度大。
6.根据权利要求4所述的半导体装置的制造方法，其特征在于：
在所述半切割步骤中形成的沟的截面的至少一部分上形成锥形或R形的部分。
CNB031061834A 2002-02-26 2003-02-20 半导体装置及其制造方法 Expired - Fee Related CN1199259C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002049188A JP2003249465A (ja) 2002-02-26 2002-02-26 半導体装置及びその製造方法
JP2002049188 2002-02-26

Publications (2)

Publication Number Publication Date
CN1441479A CN1441479A (zh) 2003-09-10
CN1199259C true CN1199259C (zh) 2005-04-27

Family

ID=27750776

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB031061834A Expired - Fee Related CN1199259C (zh) 2002-02-26 2003-02-20 半导体装置及其制造方法

Country Status (3)

Country Link
US (1) US6887771B2 (zh)
JP (1) JP2003249465A (zh)
CN (1) CN1199259C (zh)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040102022A1 (en) * 2002-11-22 2004-05-27 Tongbi Jiang Methods of fabricating integrated circuitry
JP2005195965A (ja) * 2004-01-08 2005-07-21 Sharp Corp ホログラム素子、その製造方法、電子光学部品
KR100604903B1 (ko) * 2004-09-30 2006-07-28 삼성전자주식회사 단차피복성을 향상시킨 반도체 웨이퍼 및 그 제조방법
WO2006054606A1 (ja) 2004-11-16 2006-05-26 Rohm Co., Ltd. 半導体装置および半導体装置の製造方法
CN100505532C (zh) * 2004-12-20 2009-06-24 精工爱普生株式会社 表面声波装置的制造方法及表面声波装置
JP4862507B2 (ja) * 2006-06-12 2012-01-25 株式会社デンソー センサ装置の製造方法
US7662669B2 (en) * 2007-07-24 2010-02-16 Northrop Grumman Space & Mission Systems Corp. Method of exposing circuit lateral interconnect contacts by wafer saw
US8704379B2 (en) 2007-09-10 2014-04-22 Invensas Corporation Semiconductor die mount by conformal die coating
KR101554761B1 (ko) 2008-03-12 2015-09-21 인벤사스 코포레이션 지지부에 실장되는 전기적으로 인터커넥트된 다이 조립체
US9153517B2 (en) * 2008-05-20 2015-10-06 Invensas Corporation Electrical connector between die pad and z-interconnect for stacked die assemblies
WO2011056668A2 (en) 2009-10-27 2011-05-12 Vertical Circuits, Inc. Selective die electrical insulation additive process
DE102010061770A1 (de) * 2010-11-23 2012-05-24 Robert Bosch Gmbh Verfahren zur Herstellung von Halbleiter-Chips, Montageverfahren und Halbleiter-Chip für senkrechte Montage auf Schaltungsträger
US9825002B2 (en) 2015-07-17 2017-11-21 Invensas Corporation Flipped die stack
US9490195B1 (en) 2015-07-17 2016-11-08 Invensas Corporation Wafer-level flipped die stacks with leadframes or metal foil interconnects
US9871019B2 (en) 2015-07-17 2018-01-16 Invensas Corporation Flipped die stack assemblies with leadframe interconnects
US9508691B1 (en) 2015-12-16 2016-11-29 Invensas Corporation Flipped die stacks with multiple rows of leadframe interconnects
JP6604476B2 (ja) * 2016-03-11 2019-11-13 パナソニックＩｐマネジメント株式会社 素子チップの製造方法
US10566310B2 (en) 2016-04-11 2020-02-18 Invensas Corporation Microelectronic packages having stacked die and wire bond interconnects
US9595511B1 (en) 2016-05-12 2017-03-14 Invensas Corporation Microelectronic packages and assemblies with improved flyby signaling operation
US9728524B1 (en) 2016-06-30 2017-08-08 Invensas Corporation Enhanced density assembly having microelectronic packages mounted at substantial angle to board
CN114530414A (zh) * 2019-03-29 2022-05-24 长江存储科技有限责任公司 半导体芯片制造方法
US11978722B2 (en) * 2021-08-27 2024-05-07 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and formation method of package containing chip structure with inclined sidewalls

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5445570A (en) 1977-09-19 1979-04-10 Matsushita Electric Ind Co Ltd Manufacture for semiconductor element
JP2581017B2 (ja) * 1994-09-30 1997-02-12 日本電気株式会社 半導体装置及びその製造方法
JPH09252034A (ja) 1996-03-18 1997-09-22 Mitsubishi Electric Corp 半導体ウエハ，半導体装置及び半導体装置の製造方法
JP3526731B2 (ja) 1997-10-08 2004-05-17 沖電気工業株式会社 半導体装置およびその製造方法
JP2001007052A (ja) 1999-06-18 2001-01-12 Sony Corp 基板の分割方法
JP3548061B2 (ja) * 1999-10-13 2004-07-28 三洋電機株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
US6887771B2 (en) 2005-05-03
US20030162369A1 (en) 2003-08-28
JP2003249465A (ja) 2003-09-05
CN1441479A (zh) 2003-09-10

Similar Documents

Publication Publication Date Title
CN1199259C (zh) 半导体装置及其制造方法
CN1174479C (zh) 半导体装置的制造方法
TWI260051B (en) Semiconductor-device manufacturing method
JPH03204954A (ja) 半導体装置の製造方法
JP2000068401A (ja) 半導体装置およびその製造方法
JP2007194469A (ja) 半導体装置の製造方法
KR102548550B1 (ko) 반도체 패키지 및 반도체 패키지의 제조 방법
CN1292455C (zh) 半导体器件及其制造方法
US7265032B2 (en) Protective layer during scribing
CN1713354A (zh) 半导体晶片和半导体器件的制造工艺
US8723314B2 (en) Semiconductor workpiece with backside metallization and methods of dicing the same
JP2008182015A (ja) ウエーハの研削方法
CN101028728A (zh) 晶片级尺寸封装的切割方法
CN1692495A (zh) 半导体集成装置及其制造方法
CN1194394C (zh) 半导体器件及其制作方法
JP4491036B2 (ja) 半導体装置の製造方法
CN101057324A (zh) 半导体装置及半导体装置的制造方法
JP7391465B2 (ja) パッケージチップの製造方法
JP6800523B2 (ja) パッケージ基板の加工方法
US20220093733A1 (en) Semiconductor device and method of manufacturing the same
CN109979878B (zh) 被加工物的加工方法
EP0499752B1 (en) Method for dividing a semiconductor wafer comprising a semiconductor layer and a metal layer into chips
JP2020092191A (ja) デバイスチップの製造方法
JPS58121673A (ja) 不動態化半導体装置およびその製造方法
US6281031B1 (en) Method of severing a semiconductor wafer

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20050427

Termination date: 20130220