CN1195814A - 使存储器容错的可变大小冗余替换布局 - Google Patents

使存储器容错的可变大小冗余替换布局 Download PDF

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Abstract

用于产生存储器容错的可变大小冗余替换(VSRR)设置。一个支持该存储器的冗余阵列包括多个可变大小冗余单元,其每一个都包括多个冗余元件。这些冗余单元用于修复存储器中的故障,并独立地受到控制。修复单元中的所有冗余元件最好被同时替换。冗余单元中的冗余元件由解码地址线控制。作为这种配置的特征的可变大小使得可以选择最有效的冗余单元,并具体地选择和要替换的成群故障的大小最吻合的一个单元。

Description

使存储器容错的可变大小冗余替换布局
本申请和美国专利申请S/N 08/825,948律师存档号FI9-97-041相关，其名称为“利用可变大小冗余替换配置使存储器容错的方法”—该申请是同时递交的并被转让给了同一个受让人。
本发明涉及一种容错存储器，且更具体地说是涉及一种用于取代存储器中的缺陷元件的可变大小冗余配置。
CMOS技术的发展，已经使计算机市场迅速地向着广大的用户开放。今天的多媒体要求至少8MB且较好地是16MB的存储器，这增大了计算机中的存储器系统的相对成本。在不远的将来，很可能32MB和64MB的计算机将成为普通的，这意味着对256MB或更高的DRAM(动态随机存取存储器)的潜在需要。虽然这造成巨大的阵列尺寸和光刻困难，更重要的是增大芯片的产量。工艺工程师不断努力减小并最终消除或至少掩盖缺陷。芯片中不可避免地存在的故障通常是利用专用的电路设计更具体地是利用冗余替换来克服的。
传统的冗余配置通常是围绕着一种固定大小冗余替换(FSRR)布局的，在该布局中元件被分成包含固定数量的元件的组，这些组被用来取代存储器件中有缺陷的元件。
多年中已经成功地实施了FSRR布局中的各种配置。图1a中显示了一种典型的FSRR配置，它通常被用于低密度DRAM。其中显示了用于取代存储器中有缺陷元件的固定多个备件，它们被附在包括该存储器的各个子阵列中。各个冗余单元(RU)由多个冗余元件(RE)组成(例如，图中显示每个RU两个RE)，且它们被用来修复相应的子阵列中存在的故障(标为X)。这种方案被称为块内取代，它随着高密度存储器的子块的增加而使得冗余区开销增大，因为各个子块都要求自己的一个或最好两个RU。因此，考虑到RU的不灵活性—当故障集中在一个给定的子阵列中时它严重降低了芯片的产量，其效率是很差的。上述概念反映在IEEE Journal of SolidState Circuit，Vol.27，pp.1222-1228，Sept.1992中发表的 T.Kirihata等人标题为“一种300mW有源功率的14ns 4Mb DRAM”的文章中描述的配置中。
另一种FSRR冗余取代设置被称为灵活冗余取代配置，它在图1b中显示，其中一个存储器具有单个的RU阵列，以有选择地取代存储器中任何地方的故障元件。在此配置中，RU中的RE能够修复位于存储器中的任何子阵列中的故障(标为X)。这种设置超过上述块内取代的优点是可以采用一个具有固定数量的RU的部分即冗余阵列来为形成存储器的任何数量的子阵列服务。这比前面的方案大大节约了占用面积，虽然它要求大量的辅助控制电路来适当地为形成存储器的所有子阵列服务。
有另一种FSSR布局，称为块FSRR，并在图1c中显示，其中一个子阵列中的任何数量的故障(包括所有的故障)都用块冗余来取代。现有技术块FSRR的大小与子阵列的大小相同，该子阵列被定义为包含在检测放大器条之间的一段存储器。由于在这种方案中缺陷的块由好的块取代，所以结果是一个块中的所有缺陷RE都同时用好的RE所取代。虽然这种取代方法在缺陷修复中引入了新的措施，它也增大了额外的设计空间以容纳使这种布局如此有利的各种配置。另外，它有一种显著的缺点，即如果冗余块自身有故障，即使只有一个，则块冗余不能得到使用。因为从定义上说，块很大，在冗余块中找到至少一个缺陷的概率很高。虽然对图1c中显示的阵列的再分割在现有技术中是已知的，当缺陷影响块冗余阵列时尚无措施以进行适当校正。
在以下的文章中可以找到与上述配置和各种折衷有关的细节：T.Kirihata等在Digest of Technical Papers of the 1995 Symposium onVLSI Circuits，pp.107-108上的“A Fault-Tolerant Design for256Mb DRAMs＂；T.SLugibayashi等人在IEEE Journal of SolidState Circuits，Vol.28，pp.1092-1098，Nov.1993上的“A 30ns 256MbDRAM with Multi-divided Array Structure＂；以及H.L.Kalter等人在“IEEE Journal of Solid State Circuits，Vol.25，pp. 1118-1128，Oct.1990上发表的＂A 50ns 16Mb DRAM with 10ns Data RateandOn-Chip ECC＂。
总之，固定大小冗余替换(FSRR)设置由固定数量的替换单元组成，每一个单元都具有相同数量的RE以修正存储器件中的缺陷。对预定数量的固定大小的冗余单元的分配灵活性使得这些单元和控制电路能够在若干个存储器子阵列中共享，从而显著地增大了冗余的利用率。这种配置通过提供良好的可修复性，而显示了其价值，特别是对位线(单位或多位)、字线(单字或多字)等等，这些都属于“硬故障”的范围。
然而，固定大小冗余替换具有明显的缺点，还在于它仍然需要大量的RU(和相应的控制电路)来克服另一种类称为“保持故障”的故障，即存储在形成DRAM单元的电容器中的一个位，在弱的单元中随着时间而逐渐衰减，从而产生了故障。这种问题是非常重要的，因为保持故障远远超过了硬故障的数量。
回到存储器中的硬故障，这种缺陷倾向于集中出现，因而最需要包含相等数量的冗余元件的定做单元。硬故障通常不是很多，但它们的规模可能很大，因而要求需要多个RE和/或大尺寸的RE来修复这种故障。例如，如果一个子阵列包含四个成群的缺陷，就需要一个4元件冗余单元来修复它们。然而，如果有五个簇缺陷，但只有包含4个RE的单元，则在块内替换配置中可能完全无法替换缺陷(因为在该子阵列中没有足够单元来修复这种数量的故障)。类似地，灵活的替换配置也不能应付，因为在实际中只有具有“错误尺寸”的单元可进行这种修复，虽然灵活冗余方案比块内替换布局更可能提供成功的替换。
另一方面，保持故障在整个存储器中随机地发生，且它们的数量通常很高；但有一个显著的有利之处，即它们可用单个的RE修复。在块内修复配置中，保持故障只能借助包含固定多个RE的RU来修复。显然，如果为检测随机出现的保持故障的目的设计只有一个RE的RU，则这种配置将对保持故障是理想的；但它们难于修复硬故障(例如修复有四个硬故障的群需要每个有一个RE的四个单元)。保持故障即使用灵活冗余替换布局也是难于修复的，因为这种故障的数量很大，通常超过了存储器器件中测量用的修复电路。
考虑到前述情况，一种理想的冗余配置是在不因复杂的冗余区开销引入麻烦的负担下，修复硬故障、保持故障、以及块故障，不论它们是随机分布在存储器中还是成群地出现的。通常，这种开销被分成：冗余元件开销和冗余控制电路开销，二者都应该尽可能地小以实现良好的可修复性并保持存储器的最佳性能。
在以下的参考文献中描述了有关的冗余配置，包括某些在上面列举的：
1996年2月13日授予Phelan的美国专利第5,491,664号描述了在分割阵列布局方案实现一种灵活冗余存储器块元件。这种配置使存储器和冗余存储器块都与读取总线耦合以便一个存储器子阵列中的冗余存储器能由第二个子阵列共享。
1995年12月12日授予Fujiwara的美国专利第5,475,648号描述了一种具有冗余配置的存储器，其中当适当的地址信号与缺陷单元的地址一致时，冗余配置所提供的备件单元得到激活以替换故障的单元。
1995年10月24日授予Seung-Cheol Oh的美国专利第5,461,587号中一种行冗余电路与两个其他的备件行译码器一起使用，借助熔丝盒，行冗余控制电路生成的信号使得能够用备件替换故障的行。
1995年10月17日授予Rieger等的美国专利第5,459,690号描述了一种具有冗余设置的存储器，它在有正常的字线服务缺陷存储器单元的情况下，使能冗余单元替换故障的存储器单元用。
1995年7月4日授予Hiltebeitel等的美国专利第5,430,679号描述了一种用于程序译码器的冗余熔丝下载系统。熔丝组可动态地分配给冗余译码器，使得能够在存储器中对故障的行/列进行多维分配。
1994年3月15日授予Stephens，Jr等的美国专利第5,295,101号描述了一种两级冗余设置，用于用适当的冗余元件来替换故障的子阵列。
虽然现有技术和前面的描述主要是涉及DRAM的，本领域的技术人员应该理解的是上述配置和/或布局同样可用于其他类型的存储器，诸如SRAM、ROM、EPROM、EEPROM、闪烁RAM、CAM等。
因此，本发明的一个目的，是提供一种可用于任何尺寸的存储器的容错设计。
本发明的另一个目的，是用一种可变大小的冗余替换设置以相同大小的冗余元件来有选择地地替换故障的元件。
本发明的另一个目的，是采用冗余单元—其每一个都包含预定数量的冗余元件。
本发明的另一个目的，是借助选择最适合的大小的最有效修复单元，通过动态地修复包含硬故障与保持故障的任何大小的存储器来改善芯片的产量。
本发明的另一目的，是同时修复存储器中的硬故障、保持故障和子阵列故障，并在使修复某种故障不影响其他故障修复的情况下实现这种修复。
本发明的另一目的，是用这种可变大小冗余替换(VSRR)配置来取代传统的固定大小冗余替换(FSRR)配置。
本发明的一个更具体的目的，是采用VSRR配置来最大地减小RE和相关的电路要求。
本发明的另一目的，是保证对存储器中的硬件故障和保持故障的修复是在不要求使用附加功率和不对存储器的速度产生不利影响的情况下得到实现。
本发明的另一目的，是提供一种容错块大小冗余替换—它使得块冗余中的故障能够借助其他VSRR单元而得到修复和使用。
本发明的另一目的，是使具有预定多个RE的故障RU能够用具有比该预定数量少的RE的VSRR来修复。
本发明的一个更具体的目的，是并行地修复存储器器件和VSRR单元中的所有故障，同时保持简单、快速且低功率的设计。
本发明的一个主要方面，是提供称为可变大小冗余替换(VSRR)的一种新颖和改进的冗余配置，以能够采用更有效的冗余单元(RU)—它可完全适应缺陷的大小。这种改进的VSRR用于消除传统的FSRR(固定大小冗余替换)配置的缺点；其中FSRR采用了固定大小的替换单元，而不论缺陷的大小或数量如何。
根据本发明的一个方面，提供了一种容错存储器器件，它包括：多个主存储器阵列—其每一个都具有多个元件；多个独立受控可变大小冗余单元—它们与主存储器阵列耦合，该可变大小冗余单元每一个都具有多个冗余元件；以及，控制装置，用于用至少一个可变大小冗余单元来替换主存储器阵列中的缺陷元件，其中在该至少一个可变大小冗余单元中的冗余元件替换主存储器阵列中的相应数量的有缺陷元件。
根据本发明的另一方面，提供了一种容错存储器器件，它包括：多个主存储器阵列，它们每一个都具有多个元件；与各个主存储器阵列耦合的多个可变大小冗余单元，该可变大小冗余单元每一个都具有多个冗余元件；以及控制装置，用于替换各个主存储器阵列中的有缺陷元件，其中在至少一个可变大小冗余单元中的元件与各个主存储器阵列耦合。
根据本发明的第三个方面，提供了一种容错存储器器件，它包括：多个主存储器阵列—它们每一个都具有多个存储器元件；与该多个主存储器阵列相耦合的至少一个可变大小单元，该至少一个冗余阵列包括：多个独立受控  可变大小单元，该可变大小单元每一个都具有多个存储器元件；以及，控制装置，用于用至少一个可变大小单元来替换主存储器阵列中的有缺陷元件，其中可变大小单元按照有缺陷元件的数量来替换缺陷的主存储器元件。
根据本发明的第四个方面，提供了一种容错存储器器件，它包括：多个主存储器阵列—其每一个都具有多个存储器元件；至少一个与多个主存储器阵列耦合的可变大小冗余单元，该冗余单元的大小至少等于一个主存储器单元；以及，一个优先级译码器，用于修复至少一个可变大小冗余单元中的缺陷并用于用修复的冗余单元替换一个缺陷的主阵列。
通过以下结合附图对本发明的实施例所进行的描述，本发明的上述目的、方面和优点以及实现它们的方式，将变得更为明显。在附图中：
图1a示意表示带有传统的FSRR块内替换方案的存储器，并显示了如何用RE替换各个相应的部分中的RE，来修正各种部分中的故障行。
图1b显示了具有传统的FSRR灵活冗余替换方案的存储器的示意图，其中集中在存储器的一端的RE阵列被用来有选择地地替换存储器中任何地方的故障行。
图1c显示了带有传统块FSRR的存储器，其中用多个RE形成的好的块替换存储器中相等大小的块。
图2示意显示了根据本发明的VSRR(可变大小冗余替换)的布局存储器，它根据其中出现的故障的类型和大小来动态地分配RU。
图3是一个256MB DRAM的总体方案图，显示了如何在通常的DRAM中使用VSRR配置。
图4a显示了根据本发明的可应用于VSRR配置的控制电路。
图4b是时序图，可用于图4a显示的VSRR配置。
图5a是根据本发明的冗余单元控制译码器的示意框图。
图5b是可应用于图5a的框图的时序图。
图6a描述了受到图4a和5a中显示的电路控制的通常熔丝锁存设置FLAT和主熔丝锁存设置MFLAT，用于替换存储器中的故障元件。
图6b是可应用于图6a的框图的时序图。
图7是可用于图1c的块FSRR布局的一个实施例的示意图，其中在一个行冗余阵列中的RE修正主存储器阵列和冗余块阵列中的缺陷。
图8a是用于图7的线路和块冗余配置的优先级译码器的示意图。
图8b-1和8b-2是可应用于图8a显示的框图的时序图。
现在参见图2，其中显示了具有可变大小冗余替换(VSRR)配置的存储器的示意图。与FSRR配置不同(其中各个RU包括相同数量的RE)，VSRR设置包括多个RU，每一个包含可变数量的RE。另外，在该VSRR设置中，任何RU中的所有RE在所有修复中都同时被替换。例如，RU0-7(即，RU0、RU1、RU2、RU3、RU4、RU5、RU6、RU7)；RU8-11(即RU8、RU9、RU10、RU11)；RU12-13(即RU12和RU13)；RU14和RU15可分别由1、2、4、8和32个RE组成。任一RU0-7都可修复单个的位故障。RU8-11中的任何一个都可修复由于位线丢失或元件之间的短路引起的故障。RU12-13、RU14和RU15最好得到保留以处理较大的故障，诸如缺陷译码器等。RU由它们相应的冗余单元控制电路RUCNT(最好位于冗余块附近)来控制。
VSRR使得最有效的RU能够被用于修复，同时使对用于此目的的RE区的影响为最小。以下(表I)显示的是FSRR与VSRR配置之间的比较，显示了为修复假定的故障分布各所需的元件和冗余单元控制电路RUCNT的总数。设需要修复一个32元件的故障，一个8元件的故障、两个4元件的故障、4个2元件的故障、和8个1元件的故障。
                                    表I
故障数量     1     1     2     4     8     合计
故障大小     32     8     4     2     1
VSRR     32/1     8/1     8/2     8/4     8/8     64/16
FSRR     32/8     8/2     8/2     16/4     32/8     96/24
1RE的数量/RU的数量
上述的表假定FSRR要求4个元件，不论故障的大小如何都需要替换一个译码器。为了修复所有假定的故障，固定大小冗余替换要求96个RE和24个冗余RU，而VSRR只需要64个RE和16个RU。更具体地说，参见表1的列2，其中显示了有一个总数为32的成群的缺陷需要修复。在VSRR中，32个RE组成的一个单元就足够修复该缺陷。在FSRR中，需要八个各带有4个RE的单元来实现相同的结果。第二例子，参见表1的列6，有8个单位故障需要修复。在FSRR中，八个各为1个RE的单元将足够，而在FSRR配置下，需要八个各为4个RE的单元来实现相同的结果。
现在参见图3，其中显示了16个16MB单元15组成的256MB DRAM的示意框图。出于说明的目的，假定该16MB单元15定义了一个“区域”即16MB单元中能够得到修复的故障，且以下称为16MB区域中的一个灵活冗余替换。根据本发明，该冗余配置，通过在各个配置中设计一个将用于替换成群缺陷的可变大小RU的菜单，同样地适用于块内替换和灵活冗余替换二者。该16MB单元具有8192(每个1MB块为16×512)个字线(WL)，由16个1MB块(子阵列)组成，每一个具有1M个单元。见图3，每一个形成存储器阵列的单元都由NMOS器件20和电容25组成。各个字线WL与2048个NMOS器件20的栅极相耦合。在1MB块中有512个字线(即512WL×2048单元)，但在一个具体1MB块(16个里的)被激活时只有一个字线得到选择。(注意：在16MB单元的8192个WL中只有一个被激活)。存储在电容25中的电荷被传送到相应的位线BL。检测放大器28放大位线BL上的电荷。放大的位信息(即数据)被相应的列地址(未显示)所选择，并被传送到数据输出电路(未显示)。
与传统的块内替换不同，各个1MB块中没有任何冗余字线(RWL)。为16MB单元设计了具有16个可变大小冗余单元RU0-15的128Kb冗余块，以替换16个1MB块中的任何一个里的缺陷WL。各个RU0-7(冗余WL，RWL0-7)由单个的冗余字线RWL组成。相应地，各个RU8-11(RWL7-15)包括四个RWL(RWL16-23)，各个RU12(RWL24-31)和各个RU13(RWL32-63)包括四RWL。RU14和RU15每一个由8个和32个RWL组成。这使得可以根据故障的大小来选择最有效的RU，从而增大出现硬故障和保持故障时单元的可靠性。再看前面的例子，使能冗余电路24停用主16MB阵列19中的所有8192个WL。相反地，128Kb冗余块22中的64个RWL(冗余WL)中的一个得到激活。前述包括NMOS器件20、电容25和检测放大器28的冗余组合的操作，也适用于冗余组合30-35-38。这种控制电路的详细操作将在下面描述。
16个1MB块的字线和冗余块中的RWL由图4a的适当可变大小RU控制电路RUCNT 24的控制。为了得到较好的性能，这些在冗余块的底部得到了最有利的定位。
参见图4a，其中显示了可变大小冗余替换(VSRR)控制电路的框图，该控制电路包括字线译码器(WLDEC)；冗余字线译码器(RWLDEC)；可变冗余单元控制电路(RUCNT)—用RUCNT0-7、RUCNT8-11、RUCNT12-13、RUCNT14和RUCNT15代表；字线驱动器(WLDRV)和冗余字线驱动器(RWLDRV)。为了说明本发明的VSRR配置的操作并简化讨论，假定一个WL(16MB主阵列19中的8192个中的)一个或RWL(冗余块22中的64个中的)在16MB单元15中得到激活(图3)。本领域的技术人员应该理解的是，两个或更多的WL可在该16MB单元得到激活，其修改是很小的。
以下描述1)备用模式，2)正常激活模式和3)可变冗余激活模式的详细操作。
图4b显示了最有关的信号的时序图：地址ADD、节点N、节点NR、WLON、WL禁止信号bWLDIS、RWLE、WL和RWL，见图4a。
在备用模式(即当芯片未被使能时)，控制线WLON保持在低位，这禁止了所有的WL和RWL(都处于0)，而不论RWLDEC输出NR的WLDEC的输出N和RUCNT的输出端RWLE的状态(即，“不必管”状态)如何。当芯片被使能(即处于激活模式)时，WL或RWL被激活(但不是二者)。当WL被使能时，芯片进入所谓的正常激活模式。或者，当RWL被激活(这禁止了WL)，芯片被称为处于冗余激活模式。
在正常的激活模式下，所有的冗余字线使能信号RWLE都处于低位，使字线禁止电路WLDISGEN处于高位。RWLE信号发生的详细操作将在下面描述。当16MB单元15(图3和4)被使能时，13b地址信息被传送到WLDEC，使能了8192中的一个节点N。这使得可以在信号WLON切换到高位时激活8192中的一个WL。
在冗余模式下，冗余字线RWL的激活受到两通路解码的控制：a)通过RUCNT，和b)通过RWLDEC。如上所述，由若干RE组成的RU由适当的RUCNT控制。RU中的各个RE由交替的通路b)即RWLDEC控制。两个解码通路并行地工作，且对RUCNT和RWLDEC的最后解码在RWLDRV中发生作用。冗余模式下的操作的详细描述将在下面进行。
冗余模式通常由RUCNT检测，它在WLON上的信号到达之前激活了适当的RWLE。(检测阶段被称为冗余匹配检测阶段)。这使WLDISGEN的输出端的信号bWLDIS切换到0，从而禁止16MB单元的字线被激活。在该RUCNT冗余匹配检测阶段期间，选择至少一个RU中的RE的一个替换路径是在RWLDEC中解码的。同时，适当的RWLDEC由地址信息激活，使相应的NR切换到1。用于RWLDEC的地址位的数量设定解码相应RU中的RE的适当数量的位数。这种路径独立地受到控制，和处于冗余模式还是正常模式无关。激活一个RWL的最后判定是由NR和RWLDRV中的RWLE的解码结果来确定的。上述两个解码路径使得可以借助适当的寻址而把一个RWL变成激活(而不影响速度)，它已经预先在WLON切换到高位时得到解码。
RWLDEC带有可变大小冗余译码器，这使得可以实施本发明的可变大小冗余替换配置。例子，对单个的字线替换不需要译码器，且RUCNT产生的RWLE信号直接控制适当的RWLE驱动器。2WL、4WL、8WL和32WL的替换在相应的RWLDEC分别需要1位1b、2位2b、3b和5b的译码器。这又激活了按照地址输入ADD的适当的节点NR。
参见图5a和5b，其中显示了单个的RU控制电路RUCNT的框图和时序图。该电路带有驱动译码器的多个熔丝锁存器FLAT(即，“与”门)。传统的FSRR控制电路与VSRR控制电路RUCNT的不同，只在于各个可变替换所需的熔丝的数量。对VSRR配置要求的各个RUCNT，它是由位的数量确定的，另外，各个RUCNT还需要一个主熔丝MFLAT。
对于单个位的替换RUCNT0-7，需要13位来解码16MB单元中的8k字线中的一个。这要求13个FLAT和一个主FLAT(MFLAT)，在图4a中标为13F+1MF。对于2WL替换RUCNT8-12，一个位能够被保留，结果是12个熔丝和一个主熔丝(12F+1MF)。对4、8和32WL替换，每个RUCNT分别需要11、10和8个熔丝和一个主熔丝(11F+1MF，10F+1MF和8F+1MF)。对其操作的详细描述如下。
为了使能RUCNT，主熔丝需要被烧毁。只要主熔丝保持完好，MFLAT的输出MF就是0(图5b)。“与”门的输出RWLE保持在0，而不论地址如何。当主熔丝被烧毁时(MF置于1)RWLE受到FLAT的输出组合即FADD的控制。当相应的地址输入ADD未能与程序熔丝信息匹配时FADD切换到0。或者，当相应的ADD与程序的熔丝信息匹配时FADD切换到1。只有当所有的熔丝程序地址与ADD输入匹配时，MF被烧毁，从而使RWLE切换到1。
参见图6a，其中显示了熔丝锁存器FLAT的示意图，其中FLAT被描述为一种地址熔丝比较器。由60、65和68形成的一个CMOS锁存器，被装置80和82在芯片被FPUP和FPUN加电期间置位，如图6b的图所示。如果熔丝83在启动期间未被烧毁，节点N0、N1和N2分别被置于0、1和0。或者，如果熔丝83被烧毁，节点N0、N1和N2分别被置于1、0和1。节点N0、N1和N2的这些状态被锁存在CMOS锁存电路60、65和68中。根据节点N1和N2的状态，CMOS转移门70和75之一开通。ADD和ADD(被电路69倒相)分别与CMOS转移门电路70和75耦合。只要熔丝保持完好(即处于0)，FLAT 47的输出FADD就跟随ADD。当熔丝被烧毁时FADD跟随ADD。FADD当ADD和熔丝两者都是0或1时切换到1，从而产生地址和熔丝匹配检测。
在图6a的电路FLAT中，包括有电路MFLAT(或主FLAT)它与适当的时序曲线一起得到显示(图6b)。该CMOS锁存器由60、65和68形成，在芯片被FPUP和FPUN加电阶段得到置位，如该图中显示。如果在加电期间，熔丝83未被烧毁，则节点N0、N1和N2(也被称为MF)分别切换到0、1、0。由于MF处于0，RUCNT中的“与”门(图5a)被禁止。另一方面，如果熔丝83烧毁，则在加电期间点N0、N1和N2(也被称为MF)分别切换到1、0、1，而MF处于1，这使能了RUCNT中的“与”门(图5)。
参见图7，其中显示了本发明的另一实施例，即可应用于图1c的传统块布局的容错块冗余替换配置。其中显示了一个主存储器阵列，它由多个子阵列0-15形成(标为100-115)。最好位于主存储器阵列的底部的一个块冗余阵列150被假定包含至少一个缺陷。  进一步假定主存储器阵列中的子阵列114包含大量的故障(标为X)。块冗余150在此情况下可被用来整个地替换子阵列114。
本领域的技术人员完全理解，缺陷可发生在形成存储器器件的任何子阵列中，而不论是主存储器阵列、冗余块阵列还是冗余单元(在VSRR配置中)。因此，冗余块阵列中的出现缺陷，在所有替换方案中都会造成一个严重的性能问题，因为冗余阵列被假定为是好的，而在实际中它们可能是有缺陷的。
根据本发明，且进一步结合图7，冗余阵列130构造在存储器器件之内，并具有修正块冗余阵列中的缺陷的能力，从而使缺陷的块冗余阵列能够替换大部分主阵列。为了进行这种修复，冗余块150被测试，且找到的所有缺陷都通过分配包含在可变冗余阵列130中的RU而得到修复。
图7的配置可一般地被视作图2的可变大小冗余替换配置中描述的发明思想的结合，并应用于图1c显示的块冗余设置上。可变冗余阵列130中的RU现在能够修复子阵列100-115或块冗余阵列150中的任何缺陷。如果子阵列(例如114)中的缺陷的数量超过了一个预定的数量，块150在开始是是无缺陷的，且只有在此时它才被用来修复子阵列114。
参见图8a，其中显示了根据本发明的优先级译码器的示意图，它组织在存储器中用无缺陷块冗余阵列来替换缺陷的阵列。该优先级译码器使得主阵列114和块冗余阵列150能够同时得到检查以进行冗余替换，从而不对存取产生影响。其中还描述了一个框图，它包括：两个可变大小的RU控制电路RUCNT0和RUCNT1、块冗余控制电路RUCNTBLK、字线禁止发生器WLDISGEN、字线驱动器WLDRV、冗余字线驱动器RWLDRV和块冗余字线驱动器BWLDDRV。WL译码器WLDEC、RWL译码器RWLDEC、和块冗余WL驱动器未在图8a中显示，虽然可以画出一个并联的与图4a中经过节点N和NR的相应元件对应的部分。基本的控制流程与结合图4a描述的相同。
四种操作可应用于上述配置：1)正常操作，2)可变冗余操作，3)块冗余操作，以及4)替换模式操作，其中块冗余中的故障被VSRR设置所替换。在操作1)和2)中，输出RWLEBLK和RUCNTBLK保持在0，从而使WL和RWL以结合图4对VSRR所描述的方式得到控制。
在模式1)，所有RWLE都处于0且bWLDIS处于1。因此，当WLON切换到1时，相应的WL被适当的节点N所使能。
在模式2)，适当的RWLE切换到1，使bWLDIS处于0。其结果，当WLON切换到1时，适当的RWLE和节点NR所选择的相应的RWL切换到1。RWLE切换到1，使得bWLDIS切换到0，从而禁止了主阵列中的适当WL。
在模式3)下，所有RWLE都处于0，从而使bWLDIS保持在1。或者，RUCNTBLK根据节点NR的状态检测影响RWLEBLK的块冗余模式。这使能了BWLDRV并禁止了WLDRV。因此，当信号WLON切换到1时，块冗余中的相应RWL被激活，从而禁止了WL。
在模式4)，RUCNTBLK和可变RUCNT同时检测块冗余替换模式和VSRR模式。然而，由于bWLDIS所取的高值，只有RWLDRV(在VSRR配置中)得到使能，同时禁止了WLDRV和BWLDRV。因此VSRR优先于块冗余替换模式。或者，VSRR具有比块冗余替换更高的优先级，这是借助bWLDIS对WLDRV和BWLDRV的选通(一个被称为优先级解码的功能)而得到实现的。因而即使当故障元件是冗余块的一部分时，也能够用其他的可变大小冗余替换装置来修复故障的元件。这不会影响存取，因为块冗余和VSRR的匹配检测是同时进行的，虽然对两个操作的判定要在以后借助优先级译码器进行的。上述的思想可有效地得到应用，以使能够用较小的其他RU来修复包含若干缺陷RE的容错可变大小RU。
在此描述的本发明可被设计成很多不同的存储器配置方案。虽然按照各种实施例描述了本发明，但在不脱离本发明的精神和范围的情况下，本领域的技术人员可以设想出其他的实施例。因此本发明的范围应该由所附的权利要求书来确定。

Claims (38)

1.一种容错存储器器件，包括：
多个主存储器阵列，其每一个都具有多个元件；
与所述主存储器阵列耦合的多个独立受控的可变大小冗余单元，所述可变大小冗余单元每一个都具有多个冗余元件；以及
控制装置，用于用至少一个所述可变大小冗余单元替换所述主存储器阵列中的有缺陷元件，其中在所述至少一个可变大小冗余单元中的所述冗余元件替换所述主存储器阵列中相应数量的所述有缺陷元件。
2.根据权利要求1的容错存储器器件，其特征在于所述存储器器件是从由DRAM、SRAM、ROM、EPROM、EEPROM、闪烁RAM和CAM组成的组中选出的。
3.根据权利要求1的容错存储器器件，其特征在于所述可变大小冗余单元由一个可变大小冗余控制电路来控制。
4.根据权利要求3的容错存储器器件，其特征在于所述冗余单元中的所述冗余元件进一步受到寻址解码装置的控制。
5.根据权利要求1的容错存储器器件，其特征在于所述冗余单元之一中的所述冗余元件同时替换所述主存储器阵列中的成群的所述有缺陷元件。
6.根据权利要求1的容错存储器器件，其特征在于所述可变大小冗余单元由匹配检测解码装置控制。
7.根据权利要求6的容错存储器器件，其特征在于所述匹配检测解码装置进一步包括：
一个主熔丝锁存器，它包括一个主熔丝、所述主熔丝与一个比较器耦合；以及
多个熔丝锁存器—其每一个都具有多个熔丝和多个比较器，所述熔丝锁存器受到地址线的控制，其中所述熔丝锁存器分别与选通电路装置相耦合，且所述选通电路装置产生使能冗余字线驱动器和字线禁止电路的信号。
8.根据权利要求1的容错存储器器件，其特征在于所述主存储器阵列中的所述元件是从由位线、字线、单个位、多个位、单个字和多个字组成的组中选择的。
9.根据权利要求1的容错存储器器件，其特征在于所述可变冗余单元中的所述冗余元件在块内替换模式下替换所述主存储器阵列中成群出现的所述有缺陷元件。
10.根据权利要求1的容错存储器器件，其特征在于所述可变冗余单元中的所述冗余元件在灵活冗余替换模式下替换成群出现在所述主存储器阵列中的所述有缺陷元件。
11.根据权利要求1的容错存储器器件，其特征在于所述可变大小冗余单元中的所述冗余元件在块内替换模式下替换所述主存储器阵列中各个随机分布的有缺陷元件。
12.根据权利要求1的容错存储器器件，其特征在于所述可变大小冗余单元中的所述冗余元件在灵活冗余替换模式下替换所述主存储器阵列中各个随机分布的有缺陷元件。
13.根据权利要求1的容错存储器器件，其特征在于所述控制装置进一步包括：
至少一个与一个字线驱动器耦合的字线，所述字线驱动器受到一个字线禁止电路的控制；
与所述至少一个字线驱动器耦合的至少一个字线译码器，所述耦合是由一条地址线提供的；
与一个冗余字线驱动器耦合的至少一个冗余字线；
与至少一个冗余字线驱动器耦合的至少一个冗余字线译码器，所述耦合是借助一条地址线而提供的，所述至少一个冗余字线驱动器受到所述冗余字线译码器之一的控制；以及
用于使能所述冗余字线驱动器的至少一个可变大小冗余控制电路，用于使能所述字线禁止电路，而它又禁止相应的一个所述字线。
14.根据权利要求13的容错存储器器件，其特征在于所述冗余字线驱动器分别地控制多个冗余字线，且所述字线驱动器分别控制多个所述字线。
15.根据权利要求13的容错存储器器件，其特征在于所述字线禁止电路受到所述至少一个可变大小冗余控制电路的控制。
16.根据权利要求13的容错存储器器件，其特征在于所述至少一个可变大小冗余控制电路是一个“与”门。
17.一种容错存储器器件，包括：
多个主存储器阵列，其每一个都具有多个元件；
与各个所述主存储器阵列耦合的多个可变大小冗余单元，所述可变大小冗余单元每一个都具有多个冗余元件；以及
控制装置，用于替换各个所述主存储器阵列中的有缺陷元件，其中在至少一个所述可变大小冗余单元中的所述冗余元件与各个所述主存储器阵列耦合。
18.一种容错存储器器件，包括：
多个主存储器阵列，其每一个都具有多个元件；
与所述多个主存储器阵列耦合的至少一个可变大小冗余阵列，所述至少一个冗余阵列包括：
多个独立受控可变大小冗余单元，所述可变大小冗余单元每一个都具有多个冗余元件；以及
控制装置，用于用至少一个所述可变大小冗余单元替换所述主存储器阵列中的有缺陷元件，其中所述可变大小冗余单元按照所述有缺陷元件的数量来替换所述有效主存储器元件。
19.根据权利要求18的容错存储器器件，其特征在于所述可变大小冗余单元由一个可变大小冗余控制电路控制。
20.根据权利要求18的容错存储器器件，其特征在于所述可变大小冗余单元中的所述元件进一步由寻址解码装置控制。
21.根据权利要求20的容错存储器器件，其特征在于所述可变大小冗余单元与至少一个所述主存储器阵列相集成。
22.根据权利要求21的容错存储器器件，其特征在于所述可变大小冗余单元与至少一个所述冗余阵列相集成。
23.一种容错存储器器件，包括：
多个主存储器阵列，其每一个都具有多个元件；
与所述主存储器阵列耦合的多个独立受控的可变大小冗余单元，所述可变大小冗余单元每一个都具有多个冗余元件；
与所述主存储器阵列耦合的一个块冗余阵列；以及
控制装置，用于用至少一个所述可变大小冗余单元替换所述主存储器阵列和所述块冗余阵列中的有缺陷元件，其中所述至少一个所述可变大小冗余单元中的所述冗余元件替换所述主存储器阵列中和所述块冗余阵列中相应数量的所述有缺陷元件。
24.根据权利要求23的容错存储器器件，其特征在于所述块冗余阵列替换一个所述主阵列。
25.根据权利要求23的容错存储器器件，其特征在于修复所述块冗余阵列中的缺陷的修复装置，且其中所述修复的块冗余阵列随后替换一个所述主阵列。
26.根据权利要求25的容错存储器器件，其特征在于所述修复装置进一步包括一个冗余阵列。
27.根据权利要求26的容错存储器器件，其特征在于所述修复装置进一步包括一个可变大小冗余单元。
28.根据权利要求26的容错存储器器件，其特征在于所述修复装置进一步包括一个块内冗余单元。
29.根据权利要求25的容错存储器器件，其特征在于所述修复装置进一步包括一个灵活冗余单元。
30.根据权利要求25的容错存储器器件，其特征在于修复装置修复所述块冗余阵列中的缺陷，所述被修复的块冗余阵列同时替换一个所述主阵列。
31.一种容错存储器器件，包括：
多个主存储器阵列，其每一个都具有多个元件；
与所述主存储器阵列耦合的多个独立受控的可变大小冗余单元，所述可变大小冗余单元每一个都具有多个冗余元件；
与所述主存储器阵列耦合的一个块冗余阵列；以及
控制装置，用于用至少一个所述可变大小冗余单元替换所述主存储器阵列中和所述块冗余阵列中的有缺陷元件，其中所述至少一个可变大小冗余单元中的所述冗余元件替换所述主存储器阵列中和所述块冗余阵列中的相应数量的所述有缺陷元件；以及
解码装置，用于选择至少一个所述冗余字线并用于禁止相应的一个有缺陷的所述字线。
32.根据权利要求31的容错存储器器件，其特征在于所述解码装置进一步包括：
控制所述冗余字线的冗余字线译码器，各个所述译码器具有多个输入，所述输入提供了不同的解码配置。
33.根据权利要求32的容错存储器器件，其特征在于各个所述冗余字线译码器控制一个冗余字线驱动器，且所述驱动器与一个所述冗余字线相连。
34.根据权利要求33的容错存储器器件，其特征在于所述冗余字线译码器的输入的数量与替换所述可变大小冗余单元中的有缺陷元件的所述冗余元件的数量相对应。
35.根据权利要求32的容错存储器器件，其特征在于所述冗余字线译码器由寻址解码装置控制，所述寻址解码装置与同所述冗余字线耦合的冗余匹配检测装置相独立地受到激活。
36.一种容错存储器器件，包括：
多个主存储器阵列，其每一个都具有多个元件；
与所述主存储器阵列耦合的多个独立受控的可变大小冗余单元，所述可变大小冗余单元每一个都具有多个冗余元件；以及
控制装置，它用至少另一个所述可变大小冗余单元来替换有缺陷的所述可变大小冗余单元—其中该另一个所述可变大小冗余单元具有比所述有缺陷冗余元件少的元件，所述控制装置进一步用至少一个所述可变大小冗余单元来替换所述主存储器阵列中的有缺陷元件，其中所述至少一个所述可变大小冗余单元中的所述冗余元件替换所述主存储器阵列中相应数量的的所述有缺陷元件。
37.一种容错存储器器件，包括：
多个主存储器阵列，其每一个都具有多个元件；
与所述主存储器阵列耦合的多个独立受控的可变大小冗余单元，所述可变大小冗余单元每一个都具有多个冗余元件；以及
解码装置，它包括至少两个驱动禁止发生装置和字线驱动装置的冗余匹配检测装置，以及至少两个冗余字线驱动装置—其至少一个受到一个优先级解码装置的控制。
38.根据权利要求37的容错存储器器件，其特征在于所述至少两个冗余匹配检测装置同时检测冗余模式，其中所述冗余字线中相应的一个被所述优先级解码装置所禁止。
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