CN1195317C - 超薄氮化硅/氧化硅栅极介电层的制造方法 - Google Patents
超薄氮化硅/氧化硅栅极介电层的制造方法 Download PDFInfo
- Publication number
- CN1195317C CN1195317C CNB021223459A CN02122345A CN1195317C CN 1195317 C CN1195317 C CN 1195317C CN B021223459 A CNB021223459 A CN B021223459A CN 02122345 A CN02122345 A CN 02122345A CN 1195317 C CN1195317 C CN 1195317C
- Authority
- CN
- China
- Prior art keywords
- silicon nitride
- plasma
- layer
- manufacture method
- dielectric layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Abstract
一种超薄氮化硅/氧化硅栅极介电层的制造方法，是利用在一硅基材上，先氧化硅基材形成界面氧化层，再沉积氮化硅层在界面氧化层之上，再以等离子体氮化及等离子体氧化上述的氮化硅层。而热氧化硅基材是利用氧气或N2O氧化上述的硅基材，以形成氧化硅层或氮氧化硅层。沉积氮化硅层，则利用快速热化学气相沉积或远程等离子体增强化学气相沉积氮化硅层。等离子体氮化则是利用N2等离子体，等离子体氧化氧化则是利用氧等离子体或N2O等离子体再氧化氮化硅层。所以，本发明的制造方法，不仅降低热预算，提升元件性能，更有效降低介电层中的氢含量，提高了元件的可靠度。
Description
技术领域
本发明涉及一种集成电路栅极介电层的制造方法，特别是涉及超薄氮化硅/氧化硅栅极介电层的制造方法。
背景技术
当集成电路的尺寸缩小至深亚微米的领域时，对于栅极氧化层可靠度的需求也就越来越迫切。这是因为当栅极氧化层厚度逐渐缩小时，由于电子隧道效应引发高的漏电流，使的它快速逼近其极限。在0.1微米技术下，栅极氧化层的厚度必须减低，且将栅极介电层的厚度变薄是在栅极宽度缩小下，控制短信道效应的有效方法。集成电路元件尺寸的缩小，提高了对具有更高介电常数(相较于二氧化硅)的栅极介电层的需求。这样的需求是极为必要的，可以使我们在达到极薄的等效氧化层厚度(Equivalent Oxide Thickness；EOT)时降低发生栅极漏电流。一种氧化硅与氮化硅的积层被用来取代二氧化硅层，以抑制极薄的栅极介电层所带来的高漏电流效应。氧化硅-氮化硅积层所组成的栅极介电层，相较于热氧化层有降低漏电流及较高的可靠度。利用氧化层上加上氮化硅层的作法，使得在维持相同的等效氧化层厚度下，得以增加物理介电层厚度，以降低隧道效应造成的漏电流。
现有超薄氮化硅/氧化硅栅极介电层的制造流程，是在硅基材上以O2或N2O进行热氧化工艺，以形成氧化硅(Silicon Nitride)或氮氧化硅(Silicon Oxynitride)的界面氧化层，接下来以快速热化学气相沉积(RapidThermal Chemical Vapor Deposition；RTCVD)或远程等离子体增强化学气相沉积(Remote Plasma-enhanced Chemical Vapor Deposition；RPECVD)等方法，形成化学气相沉积氮化层。接着再利用700℃～900℃的NH3的环境下进行NH3的退火处理(Anneal)。最后进行800℃～1000℃的N2O高温再氧化工艺，进行N2O退火处理。NH3及N2O的退火在降低漏电流上扮演非常重要的角色，未经退火的氮化硅样品有典型的缺陷伴生电流传导机制。为了得到具有低缺陷密度的氮化硅介电层薄膜，必须采用密集的退火处理以将氮化硅沉积工艺最适化。这样的操作可以降低薄膜的缺陷密度，但是密集的退火处理，不仅增加工艺的复杂性与不稳定性，同时也造成高的工艺热预算(Thermal Budget)，并使得基板内的杂质扩散而造成元件特性的退化。且进行多重升降温的退火工艺，也增加整个工艺的复杂性与不稳定性。再者，氨气氮化工艺将使得大量的氢气进入栅极介电层中，使得元件的可靠性退化。所以如何能克服上述的问题，以制造高品质的超薄氮化硅/氧化硅栅极介电层，为半导体生产工艺的重大进步。
发明内容
鉴于上述的发明背景中，密集的退火处理有着较高的工艺热预算，而基板内的杂质扩散也造成元件特性退化，同时栅极介电层中形成大量氢含量，更使得元件可靠性退化。
本发明的目的之一，是提供一种超薄氮化硅/氧化硅栅极介电层的制造方法。
本发明的另一目的，本发明的超薄氮化硅/氧化硅栅极介电层的制造方法，简化工艺步骤并提高产品的品质及产量。
本发明的再一目的，利用本发明的超薄氮化硅/氧化硅的制造方法降低栅极漏电流。
根据以上所述的目的，本发明是一种超薄氮化硅/氧化硅栅极介电层的制造方法。此制造方法包含，提供硅基材，热氧化硅基材，以形成界面氧化层，沉积氮化硅层在界面氧化层之上，等离子体氮化上述的氮化硅层，及等离子体氧化上述的氮化硅层。
其中上述的热氧化硅基材是利用600℃～700℃的氧气氧化硅基材，以形成氧化硅层，或利用600℃～700℃的N2O或NO氧化硅基材，以形成氮氧化硅层。而沉积氮化硅层，则是利用500℃～700℃的快速热化学气相沉积氮化硅层在界面氧化层之上，或利用500℃～700℃的远程等离子体增强化学气相沉积该氮化硅层在界面氧化层之上。另等离子体氮化上述的氮化硅层，则是利用300℃～500℃的N2或NH3等离子体。最后的等离子体氧化氮化硅层，则是利用300℃～500℃氧等离子体再氧化上述的氮化硅层或利用300℃～500℃N2O等离子体再氧化该氮化硅层。
所以，本发明提供一种超薄氮化硅/氧化硅栅极介电层的制造方法，使用约300～500℃的N2等离子体氮化工艺及O2或N2O等离子体再氧化工艺，以形成低漏电流及高品质的超薄氮化硅/氧化硅栅极介电层。不仅大幅降低工艺热预算，改善元件特性，也简化工艺复杂度，提高工艺可控制性及产量。同时更因为使用N2等离子体氮化工艺以取代NH3的退火处理，可有效降低介电层中的氢含量，提高了元件的可靠度，而氧等离子体的再氧化工艺也较传统的热氧化退火工艺更为有效。
附图说明
本发明的较佳实施例将于往后的说明文字中辅以下列附图做更详细的阐述，其中：
图1为本发明的超薄氮化硅/氧化硅栅极介电层的制造流程示意图；
图2为本发明的超薄氮化硅/氧化硅栅极介电层的示意图；及
图3为本发明的一较佳实施例的超薄氮化硅/氧化硅栅极漏电流量测值与其它现有工艺的栅极漏电流量测值的比较示意图。
图中符号说明：
110 热氧化工艺 120 化学气相沉积
130 等离子体氮化工艺 140 等离子体氧化工艺
210 硅基材 220 界面氧化层
230 氮化硅层 240 栅极介电层
310～350 漏电流量测值
具体实施方式
由于上述发明背景中的现有超薄氮化硅/氧化硅栅极介电层的制造方法，必须采用退火处理以将氮化硅沉积工艺最适化，以降低薄膜的缺陷密度。但是退火处理，造成基板内的杂质扩散而导致元件特性恶化。且进行多重升降温的退火工艺，也增加整个工艺的复杂性与不可控制性，更降低了产能。再者，以氨气氮化更造成介电层内含有高浓度的氢，使得元件的可靠性退化。
本发明提供一种超薄氮化硅/氧化硅栅极介电层的制造方法，利用较低温度(约300～500℃)的N2等离子体氮化工艺及O2或N2O等离子体再氧化工艺，以形成超薄氮化硅/氧化硅栅极介电层，提供高品质的超薄氮化硅/氧化硅栅极介电层的制造。以下将以图标，清楚说明本发明的方法及精神。
如图1所示，为本发明的超薄氮化硅/氧化硅栅极介电层的制造流程示意图。参见步骤110热氧化工艺，是在硅基材上以600℃～700℃的O2、N2O或NO进行热氧化工艺，以形成氧化硅或氮氧化硅的界面氧化层，接下来的步骤120化学气相沉积，以500℃～700℃的快速热化学气相沉积或远程等离子体增强化学气相沉积等方法，形成化学气相沉积氮化层。在接下来的工艺中，现有的制造方法利用高温退火，不仅增加工艺复杂度及不可控制性，更大幅增加工艺热预算。本发明的超薄氮化硅/氧化硅栅极介电层的制造方法，利用步骤130的等离子体氮化工艺，以300℃～500℃N2或NH3等离子体氮化工艺增加氮化层的含氮量，再以步骤140等离子体氧化工艺的300℃～500℃的O2或N2O等离子体再氧化(Plasma Reoxidation)工艺去除氮化层中间的缺陷，以形成本发明的薄氮化硅/氧化硅栅极介电层。其中步骤130及步骤140的等离子体氮化及等离子体氧化工艺更使用相同的工艺设备，在相同的温度下进行氮化及氧化的处理，而不似现有的退火热工艺，晶片须被加热至高温来进行，所以本发明的方法可以大幅降低工艺热预算，改善元件特性，也简化工艺复杂度，提高工艺可控制性及产量。本发明还利用等离子体工艺更有效率的达成退火工艺的要求，以形成超薄氮化硅/氧化硅栅极介电层。同时因为使用N2等离子体氮化工艺以取代NH3的退火处理，更可有效降低介电层中的氢含量，使得本发明的超薄氮化硅/氧化硅栅极介电层有着较现有的工艺所生产的超薄氮化硅/氧化硅栅极介电层，具有更高的介电层可靠度。
如图2所示为本发明的超薄氮化硅/氧化硅栅极介电层的示意图，由下而上依序为硅基材210，界面氧化层220及氮化硅层230，而栅极介电层240则是由界面氧化层220及氮化硅层230组合而成。
参见图3，如图中所示为本发明的一较佳实施例的超薄氮化硅/氧化硅栅极漏电流量测值与其它工艺的栅极漏电流量测值的比较示意图。漏电流量测值310为使用本发明的方法所生产的NMOS的超薄氮化硅/氧化硅栅极漏电流量测值，漏电流量测值320为现有使用图1中的工艺方法所生产的NMOS的超薄氮化硅/氧化硅栅极漏电流量测值，漏电流量测值330为仅使用等离子体氮化法所生产的NMOS的超薄氮化氧化层栅极漏电流量测值，漏电流量测值340为仅使用热氮化法所生产的NMOS的超薄氮化氧化层栅极漏电流量测值及漏电流量测值350为使用传统的二氧化硅栅极漏电流量测值。由图中可知，本发明的超薄氮化硅/氧化硅栅极介电层的制造方法，明显降低了NMOS栅极的漏电流值。
本发明提供一低成本、高品质及高生产效率的超薄氮化硅/氧化硅栅极的制造方法。如本领域技术人员所了解的，以上所述仅为本发明的较佳实施例而已，并非用以限定本发明的申请专利范围；凡其它未脱离本发明所揭示的精神下所完成的等效改变或修饰，均应包含在权利要求书的范围内。
Claims (10)
1.一种超薄氮化硅/氧化硅栅极介电层的制造方法，至少包含：
提供一含硅基材；
使用热氧化工艺处理该含硅基材，在该含硅基材上形成一界面氧化层；
使用化学气相沉积工艺，形成一化学气相沉积氮化硅层在该界面氧化层之上；
使用等离子体氮化工艺，增加该化学气相沉积氮化硅层的含氮量；及
使用等离子体氧化工艺，再氧化该化学气相沉积氮化硅层。
2.如权利要求1所述的制造方法，其特征在于：上述的热氧化工艺包含利用600℃～700℃的O2氧化该含硅基材，以形成氧化硅层的该界面氧化层。
3.如权利要求1所述的制造方法，其特征在于：上述的热氧化工艺包含利用600℃～700℃的N2O氧化该含硅基材，以形成氮氧化硅的该界面氧化层。
4.如权利要求1所述的制造方法，其特征在于：上述的热氧化工艺包含利用600℃～700℃的NO氧化该含硅基材，以形成氮氧化硅的该界面氧化层。
5.如权利要求1所述的制造方法，其特征在于：上述的化学气相沉积工艺包含利用500℃～700℃的快速热化学气相沉积。
6.如权利要求1所述的制造方法，其特征在于：上述的化学气相沉积工艺包含利用500℃～700℃的远程等离子体增强化学气相沉积。
7.如权利要求1所述的制造方法，其特征在于：上述的等离子体氮化工艺是使用300℃～500℃的N2等离子体。
8.如权利要求1所述的制造方法，其特征在于：上述的等离子体氮化工艺是使用300℃～500℃的NH3等离子体。
9.如权利要求1所述的制造方法，其特征在于：上述的等离子体氧化工艺包含利用300℃～500℃的O2等离子体再氧化该化学气相沉积氮化硅层。
10.如权利要求1所述的制造方法，其特征在于：上述的等离子体氧化工艺包含利用300℃～500℃的N2O等离子体再氧化该化学气相沉积氮化硅层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB021223459A CN1195317C (zh) | 2002-06-14 | 2002-06-14 | 超薄氮化硅/氧化硅栅极介电层的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB021223459A CN1195317C (zh) | 2002-06-14 | 2002-06-14 | 超薄氮化硅/氧化硅栅极介电层的制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1464530A CN1464530A (zh) | 2003-12-31 |
| CN1195317C true CN1195317C (zh) | 2005-03-30 |
Family
ID=29743194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB021223459A Expired - Lifetime CN1195317C (zh) | 2002-06-14 | 2002-06-14 | 超薄氮化硅/氧化硅栅极介电层的制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN1195317C (zh) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7176138B2 (en) | 2004-10-21 | 2007-02-13 | Taiwan Semiconductor Manufacturing Co., Ltd. | Selective nitride liner formation for shallow trench isolation |
| US7811892B2 (en) | 2005-10-11 | 2010-10-12 | United Microelectronics Corp. | Multi-step annealing process |
| CN100533578C (zh) * | 2005-12-30 | 2009-08-26 | 上海乐金广电电子有限公司 | 高密度光盘纠错码解码装置和方法 |
| CN103871871A (zh) * | 2014-02-21 | 2014-06-18 | 上海华力微电子有限公司 | 一种去除硅片金属杂质的方法 |
| CN103972070A (zh) * | 2014-04-22 | 2014-08-06 | 上海华力微电子有限公司 | 栅氧化层的制造方法 |
| US9865456B1 (en) | 2016-08-12 | 2018-01-09 | Micron Technology, Inc. | Methods of forming silicon nitride by atomic layer deposition and methods of forming semiconductor structures |
| CN113808939B (zh) * | 2020-06-15 | 2023-09-22 | 长鑫存储技术有限公司 | 二氧化硅薄膜的形成方法和金属栅极的形成方法 |
-
2002
- 2002-06-14 CN CNB021223459A patent/CN1195317C/zh not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| CN1464530A (zh) | 2003-12-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5283833B2 (ja) | 半導体装置の製造方法 | |
| KR100640638B1 (ko) | 원자층 증착법에 의한 고유전막 형성 방법 및 고유전막을 갖는 반도체소자의 제조 방법 | |
| US6025280A (en) | Use of SiD4 for deposition of ultra thin and controllable oxides | |
| CN100477113C (zh) | 电子器件材料的制造方法 | |
| KR101990051B1 (ko) | 무불소텅스텐 배리어층을 구비한 반도체장치 및 그 제조 방법 | |
| US7196383B2 (en) | Thin film oxide interface | |
| US8198184B2 (en) | Method to maximize nitrogen concentration at the top surface of gate dielectrics | |
| CN101471254B (zh) | 形成介电膜的方法 | |
| US20050282400A1 (en) | Method of forming a dielectric film | |
| JPWO2004008544A1 (ja) | 半導体装置、その製造方法およびその製造装置 | |
| JP2007194652A (ja) | 半導体装置 | |
| US7151299B2 (en) | Semiconductor device and its manufacturing method | |
| KR20040080291A (ko) | 고유전율 산화막 형성방법, 이 방법으로 형성된 유전막이구비된 커패시터 및 그 제조방법 | |
| US20050245019A1 (en) | High quality thin dielectric layer and method of making same | |
| CN1195317C (zh) | 超薄氮化硅/氧化硅栅极介电层的制造方法 | |
| JP2001085427A (ja) | 酸窒化膜およびその形成方法 | |
| JP2008258614A (ja) | 基板上への酸窒化物薄膜の成長方法 | |
| JP5039396B2 (ja) | 半導体装置の製造方法 | |
| US8980742B2 (en) | Method of manufacturing multi-level metal thin film and apparatus for manufacturing the same | |
| CN100492602C (zh) | 处理包含含氧氮化硅介质层的半导体器件的方法 | |
| TWI777179B (zh) | 閘極介電層的製作方法 | |
| KR100540476B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR101004545B1 (ko) | 캐패시터 제조 방법 | |
| KR100680970B1 (ko) | 반도체 소자의 게이트 형성방법 | |
| JP4283140B2 (ja) | 薄膜形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CX01 | Expiry of patent term |
Granted publication date: 20050330 |
|
| CX01 | Expiry of patent term |