CN1187035A - 半导体芯片封装及其制造方法 - Google Patents

半导体芯片封装及其制造方法 Download PDF

Info

Publication number
CN1187035A
CN1187035A CN97118438A CN97118438A CN1187035A CN 1187035 A CN1187035 A CN 1187035A CN 97118438 A CN97118438 A CN 97118438A CN 97118438 A CN97118438 A CN 97118438A CN 1187035 A CN1187035 A CN 1187035A
Authority
CN
China
Prior art keywords
die package
semiconductor die
conductive component
district
manufacturing semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN97118438A
Other languages
English (en)
Other versions
CN1170315C (zh
Inventor
申明进
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Covinson Intelligent Finance N.B.868 Co.
Original Assignee
LG Semicon Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LG Semicon Co Ltd filed Critical LG Semicon Co Ltd
Publication of CN1187035A publication Critical patent/CN1187035A/zh
Application granted granted Critical
Publication of CN1170315C publication Critical patent/CN1170315C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
    • H01L23/24—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device solid or gel at the normal operating temperature of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/162—Disposition
    • H01L2924/1627—Disposition stacked type assemblies, e.g. stacked multi-cavities

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Dispersion Chemistry (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

一种半导体芯片封装及制造方法,该半导体芯片封装包括: 有参考表面的矩形半导体芯片,参考表面上有电路和数个焊盘;封装管座,包括放半导体芯片的凹腔、数个台阶状条栅,有位于台阶状切槽间的第一区和从第一区延伸的第二区,切槽在宽度方向沿凹腔较长一侧形成;贴在每个切槽中的导电部件,切槽在台阶状条栅的相邻第一区间;连接部件,用于电连接半导体芯片上的焊盘和一个导电部件;密封部件,用于密封半导体芯片和连接部件间及导电部件和连接部件之间的接触部分。

Description

半导体芯片封装 及其制造方法
本发明涉及一种半导体芯片封装，特别涉及一种新型半导体芯片封装及其制造方法，用这种封装容易纵向和横向堆叠封装，用于减小安装面积，增加单位安装面积的集成容量。
按安装类型划分，半导体芯片封装一般有插孔安装型半导体芯片封装和表面安装型半导体芯片封装。插孔安装型半导体芯片封装中，封装的外引线插在形成于互连基板的孔中，然后焊接，这类中典型的有DIP(双列直插式封装)、SIP(单列直插式封装)、PGA(网格插针阵列)等等。表面安装型半导体芯片封装中，封装安装于互连基板的表面上，这类中典型的有SOP(小外廓封装)、SOJ(小外廓J型引线封装)、QFP(方形扁平封装)等等。
然而，这些常规半导体芯片封装中，DIP、SOP和SOJ芯片封装的缺点在于，由于它们的结构是外引线从封装管壳的两侧突出来，所以需要很大的安装面积，且无法进行堆叠。即，由于在互连基板上安装半导体芯片封装时，从封装管壳两侧突出的所有引线皆应与互连基板上的连接焊盘8接触，所以需要较大的安装面积，且无法纵向和横向堆叠封装，因而除非所用安装面积较大，否则DIP、SOP和SOJ型半导体芯片封装在提供已安装封装的较高整体器件封装密度方面存在局限性。而且，由于封装工艺需要许多步骤，例如修整引线框的阻拦条和支撑条的步骤、将外引线弯曲成所需形状的成形步骤，所以存在许多如降低生产率等的问题。
因此，本发明旨在提供一种半导体芯片封装及其制造方法，基本上能解决现有技术的局限和缺点造成的一个或多个问题。
本发明的其它特点和优点如说明书所述，或可从说明书中显现出，或可以通过实施本发明获知。特别是书面说明和权利要求书及附图中指出的结构将会实现和获得本发明的目的和优点。
为了实现这些和其它优点，根据本发明的目的，正如所概述和概要说明的那样，该半导体芯片封装包括：具有参考表面的矩形半导体芯片，参考表面上有形成于其上的电路和数个焊盘；封装管座，该管座包括用于设置半导体芯片的凹腔、和数个台阶状条栅，每个条栅皆具有位于台阶状切槽之间的第一区和从第一区延伸的第二区，所述切槽在宽度方向沿凹腔较长一侧形成；贴在每个切槽中的导电部件，所述切槽位于台阶状条栅的相邻第一区之间；连接部件，每个皆用于电连接半导体芯片上的焊盘和一个导电部件；密封部件，用于密封半导体芯片和连接部件之间及导电部件和连接部件之间的接触部分。
本发明的另一方案，提供一种制造半导体芯片封装的方法，该方法包括以下步骤：形成封装管座，该管座具有数个台阶状条栅，每个条栅限定成具有在相邻的台阶状切槽之间的第一区和从第一区延伸的第二区，数个台阶状条栅由其中放置半导体芯片的凹腔及数个台阶状切槽界定，所述切槽在宽度方向沿凹腔的较长边形成；在每个切槽中贴附导电部件，所述切槽位于封装管座的数个台阶状条栅的相邻第一区之间；在封装管座上形成凹腔，该凹腔用于安置半导体芯片，半导体芯片上有形成于其上的数个焊盘；把半导体芯片置于凹腔中；借助连接部件分别电连接半导体芯片上的数个焊盘至数个导电部件；及密封半导体芯片与连接部件之间及导电部件与连接部件之间的接触部分。
应该明白，上述的概括说明和以下的详细说明皆是例证性和说明性的，旨在对所申请的发明作进一步地说明。
各附图与说明书结合并构成说明书的一部分，它们示出了本发明的实施例，并与说明书一起解释本发明的原理。
附图中：
图1是根据本发明优选实施例的半导体芯片封装的局部切除透视图；
图2是沿图1中I-I线的半导体芯片封装的纵向剖视图；
图3是制造图2所示封装管座的管座架(body frame)的透视图；
图4示出了有导电部件贴于其上的图3所示管座架；
图5是将图4所示管座架切片所得的单元封装管座的透视图；
图6是带有凹腔的图5所示单元封装管座的透视图，所述凹腔用于安装所形成的半导体芯片；
图7是沿图6中II-II线的纵剖图；
图8是带有安置于凹腔中的半导体芯片的图6所示单元封装管座的透视图；
图9是沿图8中III-III线的纵向剖视图；
图10是带有置于凹腔中的半导体芯片及与连接部件相连的导电部件的图8所示单元封装管座的透视图；
图11是沿图10中IV-IV线的纵向剖视图；
图12是连接部件与凹腔键合且该凹腔被密封半导体芯片和连接部件的密封部件填充后，图10所示单元封装管座的外观的透视图；
图13沿图12中V-V线的纵向剖视图；
图14是横向堆叠的本发明半导体芯片封装的透视图；
图15是沿图14中VI-VI线的纵向剖视图；
图16是纵向堆叠的本发明半导体芯片封装的透视图；
图17是纵向及横向堆叠的本发明半导体芯片封装的透视图；
图18A和18B分别是常规半导体芯片封装的平面图和本发明半导体芯片封装的平面图，用于比较这两种封装的安装情况，其中
图18A是带有如虚线所示安装于安装板焊盘上的常规半导体芯片封装的安装板的平面图；
图18B是带有如虚线所示安装于安装板焊盘上的本发明半导体芯片封装的安装板的平面图，该安装板等同于图18A的安装板。
下面结合示于附图的实例详细说明本发明的优选实施例。
图1是根据本发明优选实施例的半导体芯片封装的局部切除透视图，图2是沿图1中I-I线的半导体芯片封装的纵向剖视图。
参照图1和2，根据本发明优选实施例的半导体芯片封装包括：有参考面的矩形半导体芯片2，参考面上有形成于其上的电路及焊盘；具有凹腔3a和数个台阶状条栅3c的封装管座3，所述凹腔3a中置有半导体芯片2，每一条栅皆具有位于相邻台阶状切槽3b之间的第一区3c-1及从第一区3c-1延伸的第二区3c-2，所述切槽3b在封装管座3的长侧形成；插进位于每个台阶状条栅3c的相邻第一区3c-1之间的切槽3b中，并贴着该切槽一侧的导电部件4；连接部件5，用于连接一个设于半导体芯片2上的焊盘1与一个导电部件4；及密封半导体芯片2和连接部件5之间及导电部件4和连接部件5之间的接触部分的密封部件6。根据本发明优选实施例的半导体芯片封装可以安装在安装板7上，半导体芯片封装中的导电部件4与安装板7上的焊盘8借助如焊料9等导电材料连接，为防止半导体芯片封装移动，可以在封装管座3和安装板7之间设置粘结部件10。贴在位于相邻台阶状切槽3b之间的条栅3c一侧的每个导电部件4延伸到凹腔3a中，导电部件4有一个台阶面4a、暴露于封装上表面的上表面4b、及暴露于封装底部的底表面4c，其中与半导体芯片2上的焊盘1连接的金属连线即连接部件5连接到台阶面4a上，每个条栅3c中相邻第一区3c-1之间的间隔小于从第一区3c-1延伸的相邻第二区3c-2之间的间隔。导电部件4可以是金属，如铝或铜合金。
下面将结合图14和15说明本发明的第二实施例。
使每个导电部件4A皆贴在每个台阶状条栅3Ac中第二区3Ac-2和邻近的第一区3Ac-1之间的切槽3Ab中，并延伸到第二区3Ac-2，将它插进并嵌入相反地形成左右侧的第二封装的切槽中，从而横向连接半导体芯片封装，由此，根据本发明第二实施例的横向堆叠型半导体芯片封装可以减小安装面积。嵌入的第二区3Ac-2和3Bc-2用作防止一对彼此接触的导电部件4A和4B与另一对彼此接触的导电部件4A和4B接触的屏障。即，贴有导电部件4A的第一封装管座3A的第二区3Ac-2插进并嵌入相邻两贴有导电部件4B的第二封装管座3B的第二区3Bc-2之间的切槽3Bb中，第一封装管座3A的导电部件4A与第二封装管座3B的导电部件4B相互面对，并紧紧贴在一起，形成彼此间的电连接，第一封装管座3A的第二区3Ac-2和第二封装管座3B的第二区3Bc-2用作防止每对彼此面对且连接的导电部件4A和4B与相邻的导电部件及彼此啮合的两封装接触的屏障。
图14是横向堆叠的本发明半导体芯片封装的透视图。图15是沿图14中VI-VI线的纵向剖视图，图示了第一和第二封装管座3A和3B的凹槽3Aa和3Ba中设置的各半导体芯片2A和2B上的每个焊盘1A和1B，通过作为连接部件5A和5B的金属连线，分别连接到导电部件4A和4B的台面4Aa和4Ba上，如图14所示，导电部件4A和4B彼此啮合并连接，然后两个半导体芯片封装可以安装在安装板7上，焊接到焊盘8上，如图15所示。这种情况下，由于第一和第二封装管座3A和3B靠导电部件4A和4B的啮合彼此连接，所以他们可以传递电信号，由于导电材料的焊料9使安装板7上的焊盘8与导电部件4A和4B的底部4Ac和4Bc互连，所以当两个封装管座3A和3B安装于安装板7上时，它们间形成电连接，因而，导电部件4A和4B的表面可以不必紧密接触。另外，在连接两个封装的导电部件4A和4B时，可以用导电材料的焊料9连接彼此面对的两封装中的导电部件4A和4B。
图16是纵向堆叠的本发明半导体芯片封装的第三实施例的透视图，该图示出了第一封装的导电部件4A的底部4Ac安装在安装板7上的焊盘8上，第一封装的封装管座3A靠粘结剂11粘接于安装板7上，焊料9把第二封装的导电部件4B的底部4Bc焊接于底层第一封装的导电部件4A上表面4Ab上，从而纵向堆叠各封装，使安装面积减小。这种情况下，第三封装可以堆叠于第二封装管座3B上等等。
图17是根据本发明第四实施例的半导体芯片封装的剖面图，其中，已如图14所示横向堆叠的横向堆叠型半导体芯片封装做纵向堆叠，重复以下一系列步骤按需要堆叠封装，也可以减小安装面积，所述一系列步骤包括：由焊料9把图14所示的横向堆叠的导电部件4A和4B的底部4Ac和4Bc焊接在安装板7上的焊盘8上，用粘结部件11把连接的封装管座3A和3B的两侧粘接在安装板7上；用焊料9把横向堆叠的另一导电部件4C和4D的底部4Cc和4Dc焊接在已用焊料9安装的底层封装的导电部件4A和4B的上表面4Ab和4Bb上，用粘结部件11把已连接的封装管座3C和3D的两侧粘接在底层封装管座3A和3B上。
下面结合图3-12说明根据本发明的制造半导体芯片封装的方法。
参照图3，管座体架12由环氧树脂模制化合物制成，这是一种绝缘材料，管座体架包括数个台阶状条栅3c，每个条栅皆具有第一区3c-1和从第一区3c-1延伸的第二区3c-2。管座体架最好通过浇铸由如塑料或陶瓷等绝缘材料形成。
参照图4，在形成管座体架12后，把用作常规半导体芯片封装外引线的导电部件贴在每个形成于条栅3c的相邻第一区3c-1之间的切槽3b中，条栅3c在管座体架12表面沿纵向形成。
参照图5，在贴附了导电部件4后，以一定宽度垂直于切槽3b方向把管座体架1 2切片，从而获得数个封装管座3。
这样，便可容易地形成带有用作常规半导体芯片封装外引线的导电部件4的封装管座3。这种情况下，导电部件4和面对导电部件4的条栅3c的第二区3c-2之间的间隔大于导电部件4的厚度，最好等于或大于导电部件4和第二区3c-2的总宽度。
参照图6，在以一定宽度垂直于切槽3b方向把管座体架12切片后，为了把封装管座3形成安装半导体芯片2所需的形状，要研磨封装管座3的上表面4b，形成凹腔3a，导电部件4的前端位于凹腔3a区域内，该前端具有容易与半导体芯片上的焊盘连接的台面4a。此时，封装管座3的导电部件4之间的区域和导电部件4一起被研磨，以形成相同的台面。
另外，在以一定宽度垂直于切槽3b方向把管座体架12切片形成封装管座3后，管座3具有如图3所示的台阶状条栅3c，研磨具有台阶状条栅件3c的封装管座3上表面4b，形成凹槽3a，有台阶状表面4a的导电部件4贴在相邻条栅3c之间的切槽3b中，条栅3c把台阶状表面4a置于凹腔3a内。即，在研磨还没有贴在其上的导电部件4但有台阶状条栅3c的封装管座3的上表面以形成凹腔3a后，把具有台阶状表面4a的导电部件4A贴在条栅3c上。
图7是沿图6中II-II线的纵向剖面视图，该图示出了暴露于封装管座3的上下表面的导电部件4之上表面4b和底面4c。图8是带有设置于凹腔中的半导体芯片的图6所示单元封装管座的透视图，图9是沿图8中III-III线的纵向剖视图，图10是带有置于凹腔中的半导体芯片及与连接部件相连的导电部件的图8所示单元封装管座的透视图，图中半导体芯片2上的每个焊盘1借助如金属连线等连接部件5与导电部件4前端的一个台面4a连接。半导体芯片2上的焊盘1沿半导体芯片2的一侧平行于半导体芯片2的纵向形成，另外，与图8所示不同，半导体芯片2上的每个焊盘1可以不用金属连线而直接用凸点等导电材料与台面4a连接。导电部件4由金属制成，如铝或铜合金。
图11是沿图10中IV-IV线的纵向剖视图，在引线键合或凸点连接后，用密封部件6密封半导体芯片2和金属连线或凸点这样的连接部件5，从而完成本发明的半导体芯片封装。图13是沿图12中V-V线的纵向剖视图。
图18A是用于安装常规半导体芯片封装的72针存储组件的焊盘8的平面图，图18B是用于安装本发明半导体芯片封装的72针存储组件的焊盘8的平面图，由这些图可知，由于本发明的半导体芯片封装可以在一排焊盘上同时安装两个封装，而常规半导体芯片封装只能安装于两排焊盘8上，所以本发明的半导体芯片封装可以极大的提高单位安装板7面积的安装效率。
如上所述，由于本发明的半导体芯片封装容易横向和纵向堆叠，所以，因减小了安装面积容易提供更大的容量，因而可以减小安装面积。即，由于从结构特征上看本发明的半导体芯片封装没有突出于封装外的引线，所以可以形成一种新型电连接，可以制造更轻、更薄、更短、更小的器件。
由于从结构特征上看本发明的半导体芯片封装没有突出于封装外的引线，所以可以省去有突出于封装外的引线时所需的修整/成形步骤，因而由于简化了半导体芯片封装工艺，可以提高生产率和产量。
显然，对本领域的普通技术人员来说，在不脱离本发明的精神和范围的情况下，可以对本发明的半导体芯片封装及其制造方法做出各种改型和变化。本发明包含发明的所有改型和变化，这些改型的变化皆落在权利要求书及其延伸的范围内。

Claims (69)

1.一种半导体芯片封装，该封装包括：
具有参考表面的矩形半导体芯片，参考表面上有形成于其上的电路和数个焊盘；
封装管座，该管座包括用于在其上设置半导体芯片的凹腔、和数个台阶状条栅，每个条栅皆具有位于台阶状切槽之间的第一区和从第一区延伸的第二区，所述切槽在宽度方向沿凹腔较长一侧形成；
贴在每个切槽中的导电部件，所述切槽在台阶状条栅的相邻第一区之间；
连接部件，每个皆用于电连接半导体芯片上的焊盘和一个导电部件；
密封部件，用于密封半导体芯片和连接部件之间及导电部件和连接部件之间的接触部分。
2.根据权利要求1的半导体芯片封装，其中，封装管座由绝缘材料制成。
3.根据权利要求2的半导体芯片封装，其中，绝缘材料是环氧树脂模制化合物。
4.根据权利要求2的半导体芯片封装，其中，绝缘材料是塑料。
5.根据权利要求2的半导体芯片封装，其中，绝缘材料是陶瓷。
6.根据权利要求1的半导体芯片封装，其中，导电部件和面对导电部件的台阶状条栅的第二区之间的间隔大于导电部件的厚度。
7.根据权利要求1的半导体芯片封装，其中，导电部件和面对导电部件的台阶状条栅的第二区之间的间隔大于导电部件和第二区的总厚度。
8.根据权利要求1的半导体芯片封装，其中，导电部件借助连接部件与半导体芯片上的焊盘电连接。
9.根据权利要求1的半导体芯片封装，其中，导电部件由金属制成。
10.根据权利要求9的半导体芯片封装，其中，所述金属是铝。
11.根据权利要求9的半导体芯片封装，其中，所述金属铜合金。
12.根据权利要求1的半导体芯片封装，其中，导电部件有暴露于空气的上表面、下底面和沿封装管座的台阶状切槽的侧面。
13.根据权利要求1的半导体芯片封装，其中，连接部件是金属连线。
14.根据权利要求1的半导体芯片封装，其中，连接部件是凸点。
15.根据权利要求1的半导体芯片封装，还包括设置于半导体芯片底部的粘结部件，用于把半导体芯片粘接在凹腔中。
16.根据权利要求15的半导体芯片封装，其中，所述粘结部件由环氧树脂制成。
17.根据权利要求15的半导体芯片封装，其中，所述粘结部件由聚酰亚胺制成。
18.根据权利要求1的半导体芯片封装，其中，密封部件是环氧树脂化合物。
19.根据权利要求1的半导体芯片封装，其中，所述焊盘平行于半导体芯片的纵向形成于半导体芯片的一侧。
20.根据权利要求1的半导体芯片封装，其中，把每个左右侧颠倒形状的第二封装管座的导电部件贴在各导电部件上，从而横向堆叠半导体芯片封装。
21.根据权利要求1的半导体芯片封装，其中，连接导电部件的上表面与左右侧相同形状的第二封装管座的导电部件的相应底表面，从而纵向堆叠半导体芯片封接。
22.根据权利要求20的半导体芯片封装，其中，横向堆叠的半导体芯片封装又纵向堆叠。
23.一种制造半导体芯片封装的方法，该方法包括以下步骤：
(1)形成封装管座，该管座具有数个台阶状条栅，每个条栅限定成具有第一区和从第一区延伸的第二区，其中第一区在相邻的台阶状切槽之间，数个台阶状条栅由其中放置半导体芯片的凹腔及数个台阶状切槽界定，所述切槽在宽度方向沿凹腔的较长边形成；
(2)在每个切槽中贴附导电部件，所述切槽在封装管座的数个台阶状条栅的相邻第一区之间；
(3)在封装管座上形成凹腔，该凹腔用于设置半导体芯片，半导体芯片有形成于其上的数个焊盘；
(4)把半导体芯片置于凹腔中；
(5)借助连接部件分别电连接半导体芯片上的数个焊盘与数个导电部件；及
(6)密封半导体芯片与连接部件之间及导电部件与连接部件之间的接触部分。
24.根据权利要求23的制造半导体芯片封装的方法，其中，步骤(1)包括以下步骤：
形成具有数个台阶状条栅的六面体封装管座体架，每个条栅限定成具有第一区和从第一区延伸的第二区，其中第一区在相邻的台阶状切槽之间，数个台阶状条栅由数个台阶状切槽界定，每个条栅平行于管座体架宽度方向间隔一定间距形成于管座体架一侧，
在每个切槽中贴附导电部件，所述切槽在管座体架中数条条栅的相邻第一区之间，及
按恒定宽度垂直于切槽方向把具有贴于其上的导电部件的管座体架切片。
25.根据权利要求23或24的制造半导体芯片封装的方法，其中，管座体架是绝缘材料制成的。
26.根据权利要求25的制造半导体芯片封装的方法，其中，绝缘材料是环氧树脂模制化合物。
27.根据权利要求25的制造半导体芯片封装的方法，其中，绝缘材料是塑料。
28.根据权利要求25的制造半导体芯片封装的方法，其中，绝缘材料是陶瓷。
29.根据权利要求23或24的制造半导体芯片封装的方法，其中，导电部件由金属制成。
30.根据权利要求29的制造半导体芯片封装的方法，其中，所述金属是铝。
31.根据权利要求29的制造半导体芯片封装的方法，其中，所述金属是铜合金。
32.根据权利要求23的制造半导体芯片封装的方法，其中，半导体芯片借助粘结部件粘接在凹腔中。
33.根据权利要求32的制造半导体芯片封装的方法，其中，所述粘结部件由环氧树脂制成。
34.根据权利要求32的制造半导体芯片封装的方法，其中，所述粘结部件由聚酰亚胺制成。
35.根据权利要求23的制造半导体芯片封装的方法，其中，半导体芯片有平行于其纵向形成于其一侧的数个焊盘。
36.根据权利要求23的制造半导体芯片封装的方法，其中，导电部件和面对导电部件的条栅中的第二区之间的间隔大于导电部件的厚度。
37.根据权利要求23的制造半导体芯片封装的方法，其中，导电部件和面对导电部件的条栅中的第二区之间的间隔大于导电部件和第二区的总厚度。
38.根据权利要求23的制造半导体芯片封装的方法，其中，凹腔形成于封装管座中，该凹腔包括条栅中的第一区和第一区之间的部分导电部件。
39.根据权利要求23的制造半导体芯片封装的方法，其中，通过研磨形成所述凹腔。
40.根据权利要求23的制造半导体芯片封装的方法，其中，所述导电部件延伸到封装管座的凹腔内。
41.根据权利要求40的制造半导体芯片封装的方法，其中，台阶表面在封装管座高度向上形成于延伸到凹腔中的导电部件前端。
42.根据权利要求41的制造半导体芯片封装的方法，其中，台阶表面借助连接部件与半导体芯片上的焊盘电连接。
43.根据权利要求43的制造半导体芯片封装的方法，其中，连接部件是金属连线。
44.根据权利要求42的制造半导体芯片封装的方法，其中，连接部件是凸点。
45.根据权利要求23的制造半导体芯片封装的方法，其中，半导体芯片和连接部件靠环氧树脂膜制化合物密封。
46.一种半导体芯片封装的方法，该方法包括以下步骤：
形成具有数个台阶状条栅的六面体管座体架，每个条栅平行于管座体架的纵向按一定间距形成于管座体架的一侧；
沿纵向按一定间距把管座体架切片，从而形成封装管座；
在每个封装管座中形成凹腔，用于在每个封装管座上设置其上形成有数个焊盘的半导体芯片；
在每个封装管座的每个切槽中贴附导电部件，所述切槽在每个封装管座中相邻的台阶状条栅之间；
在每个封装的每个凹腔中设置半导体芯片；
借助连接部件分别电连接半导体芯片上的数个焊盘与数个导电部件；及
用密封部件密封半导体芯片与连接部件之间及导电部件与连接部件之间的接触部分。
47.根据权利要求46的制造半导体芯片封装的方法，其中，管座体架是绝缘材料制成的。
48.根据权利要求47的制造半导体芯片封装的方法，其中，绝缘材料是环氧树脂模制化合物。
49.根据权利要求47的制造半导体芯片封装的方法，其中，绝缘材料是塑料
50.根据权利要求47的制造半导体芯片封装的方法，其中，绝缘材料是陶瓷。
51.根据权利要求46的制造半导体芯片封装的方法，其中，导电部件由金属制成。
52.根据权利要求51的制造半导体芯片封装的方法，其中，所述金属是铝。
53.根据权利要求51的制造半导体芯片封装的方法，其中，所述金属是铜合金。
54.根据权利要求46的制造半导体芯片封装的方法，其中，半导体芯片借助粘结部件粘接在凹腔中。
55.根据权利要求54的制造半导体芯片封装的方法，其中，所述粘结部件由环氧树脂制成。
56.根据权利要求54的制造半导体芯片封装的方法，其中，所述粘结部件由聚酰亚胺制成。
57.根据权利要求46的制造半导体芯片封装的方法，其中，半导体芯片有平行于其纵向形成于其一侧的数个焊盘。
58.根据权利要求46的制造半导体芯片封装的方法，其中，导电部件和面对导电部件的条栅中的第二区之间的间隔大于导电部件的厚度。
59.根据权利要求46的制造半导体芯片封装的方法，其中，导电部件和面对导电部件的条栅中的第二区之间的间隔大于导电部件和第二区的总厚度。
60.根据权利要求46的制造半导体芯片封装的方法，其中，所述导电部件延伸到封装管座的凹腔内。
61.根据权利要求46的制造半导体芯片封装的方法，其中，台阶表面在封装管座高度方向上形成于延伸到凹腔中的导电部件前端。
62.根据权利要求46的制造半导体芯片封装的方法，其中，台阶表面借助连接部件与半导体芯片上的焊盘电连接。
63.根据权利要求62的制造半导体芯片封装的方法，其中，连接部件是金属连线。
64.根据权利要求62的制造半导体芯片封装的方法，其中，连接部件是凸点。
65.根据权利要求46的制造半导体芯片封装的方法，其中，通过研磨形成所述凹腔。
66.根据权利要求46的制造半导体芯片封装的方法，其中，导电部件由金属制成。
67.根据权利要求66的制造半导体芯片封装的方法，其中，所述金属是铝。
68.根据权利要求66的制造半导体芯片封装的方法，其中，所述金属是铜合金。
69.根据权利要求46的制造半导体芯片封装的方法，其中，半导体芯片和导电部件靠环氧树脂模制化合物密封。
CNB971184380A 1996-12-31 1997-09-11 半导体芯片封装及其制造方法 Expired - Fee Related CN1170315C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR79246/1996 1996-12-31
KR1019960079246A KR100232221B1 (ko) 1996-12-31 1996-12-31 반도체 패키지 및 그 제조 방법
KR79246/96 1996-12-31

Publications (2)

Publication Number Publication Date
CN1187035A true CN1187035A (zh) 1998-07-08
CN1170315C CN1170315C (zh) 2004-10-06

Family

ID=19493094

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB971184380A Expired - Fee Related CN1170315C (zh) 1996-12-31 1997-09-11 半导体芯片封装及其制造方法

Country Status (5)

Country Link
US (2) US6140700A (zh)
JP (1) JP3084520B2 (zh)
KR (1) KR100232221B1 (zh)
CN (1) CN1170315C (zh)
DE (1) DE19743766B4 (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3996668B2 (ja) 1997-05-27 2007-10-24 富士通株式会社 半導体装置用ソケット
US20030166554A1 (en) * 2001-01-16 2003-09-04 Genset, S.A. Treatment of CNS disorders using D-amino acid oxidase and D-aspartate oxidase antagonists
US6372619B1 (en) * 2001-07-30 2002-04-16 Taiwan Semiconductor Manufacturing Company, Ltd Method for fabricating wafer level chip scale package with discrete package encapsulation
US6828223B2 (en) * 2001-12-14 2004-12-07 Taiwan Semiconductor Manufacturing Co. Localized slots for stress relieve in copper
US8471263B2 (en) * 2003-06-24 2013-06-25 Sang-Yun Lee Information storage system which includes a bonded semiconductor structure
JP2006084337A (ja) * 2004-09-16 2006-03-30 Citizen Miyota Co Ltd 半導体圧力センサ

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1130666A (en) * 1966-09-30 1968-10-16 Nippon Electric Co A semiconductor device
JPS6189651A (ja) * 1984-10-08 1986-05-07 Fujitsu Ltd 半導体装置
US5377077A (en) * 1990-08-01 1994-12-27 Staktek Corporation Ultra high density integrated circuit packages method and apparatus
US5731633A (en) * 1992-09-16 1998-03-24 Gary W. Hamilton Thin multichip module
KR960005042B1 (ko) * 1992-11-07 1996-04-18 금성일렉트론주식회사 반도체 펙케지
JPH0846073A (ja) * 1994-07-28 1996-02-16 Mitsubishi Electric Corp 半導体装置

Also Published As

Publication number Publication date
KR19980059900A (ko) 1998-10-07
DE19743766B4 (de) 2009-06-18
JP3084520B2 (ja) 2000-09-04
JPH10209315A (ja) 1998-08-07
US6214648B1 (en) 2001-04-10
US6140700A (en) 2000-10-31
KR100232221B1 (ko) 1999-12-01
DE19743766A1 (de) 1998-07-02
CN1170315C (zh) 2004-10-06

Similar Documents

Publication Publication Date Title
CN1150617C (zh) 半导体基板和层叠的半导体封装及其制作方法
CN1065660C (zh) 半导体封装基片及其制造方法以及半导体封装
CN1064780C (zh) 底部引线半导体芯片堆式封装
CN1266764C (zh) 半导体器件及其制造方法
CN1147930C (zh) 半导体封装结构及其制造方法
CN1104741C (zh) 半导体封装及其制造方法
CN1499622A (zh) 引线框及制造方法以及树脂密封型半导体器件及制造方法
CN101047167A (zh) 具有贯通孔连接的半导体封装堆体
CN1571151A (zh) 双规引线框
CN1802742A (zh) 具有最优化的线接合配置的半导体封装
CN101179068A (zh) 多堆叠封装及其制造方法
CN111613585B (zh) 芯片封装结构及方法
CN1455455A (zh) 中心焊点芯片的叠层球栅极阵列封装件及其制造方法
CN1574309A (zh) 堆栈型半导体装置
CN1194460A (zh) 堆叠式半导体芯片封装及其制造方法
CN1836319A (zh) 半导体封装中芯片衬垫布线的引线框
US20020113325A1 (en) Semiconductor package and mounting structure on substrate thereof and stack structure thereof
CN1835221A (zh) 电子部件搭载用封装及封装组合基板
CN1751390A (zh) 包括无源器件的引线框架
CN1170315C (zh) 半导体芯片封装及其制造方法
CN1521841A (zh) 半导体器件
CN1577824A (zh) 制造一种直接芯片连接装置及结构的方法
CN1114948C (zh) 芯片上引线及标准常规引线的组合结构的半导体芯片封装
CN1206728C (zh) 芯片封装及其制造方法
CN100336209C (zh) 混合集成电路装置的制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: HYUNDAI ELECTRONICS INDUSTRIES CO., LTD.

Free format text: FORMER OWNER: LG SEMICON CO., LTD.

Effective date: 20110930

C41 Transfer of patent application or patent right or utility model
C56 Change in the name or address of the patentee

Owner name: HAIRYOKSA SEMICONDUCTOR CO., LTD.

Free format text: FORMER NAME: HYUNDAI ELECTRONICS INDUSTRIES CO., LTD.

CP01 Change in the name or title of a patent holder

Address after: Gyeonggi Do, South Korea

Patentee after: HYNIX SEMICONDUCTOR Inc.

Address before: Gyeonggi Do, South Korea

Patentee before: Hyundai Electronics Industries Co.,Ltd.

TR01 Transfer of patent right

Effective date of registration: 20110930

Address after: Gyeonggi Do, South Korea

Patentee after: Hyundai Electronics Industries Co.,Ltd.

Address before: North Chungcheong Province

Patentee before: LG Semicon Co.,Ltd.

ASS Succession or assignment of patent right

Owner name: 658868 NEW BRUNSWICK, INC.

Free format text: FORMER OWNER: HAIRYOKSA SEMICONDUCTOR CO., LTD.

Effective date: 20120611

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20120611

Address after: new brunswick

Patentee after: 658868 New Brunswick Corp.

Address before: Gyeonggi Do, South Korea

Patentee before: HYNIX SEMICONDUCTOR Inc.

C56 Change in the name or address of the patentee

Owner name: CONVERSANT INTELLECTUAL PROPERTY N.B.868 INC.

Free format text: FORMER NAME: 658868 NEW BRUNSWICK, INC.

CP01 Change in the name or title of a patent holder

Address after: new brunswick

Patentee after: Covinson Intelligent Finance N.B.868 Co.

Address before: new brunswick

Patentee before: 658868 New Brunswick Corp.

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20041006

Termination date: 20160911