DE19743766A1 - Halbleiterchip-Gehäuse und Verfahren zu dessen Herstellung - Google Patents
Halbleiterchip-Gehäuse und Verfahren zu dessen HerstellungInfo
- Publication number
- DE19743766A1 DE19743766A1 DE19743766A DE19743766A DE19743766A1 DE 19743766 A1 DE19743766 A1 DE 19743766A1 DE 19743766 A DE19743766 A DE 19743766A DE 19743766 A DE19743766 A DE 19743766A DE 19743766 A1 DE19743766 A1 DE 19743766A1
- Authority
- DE
- Germany
- Prior art keywords
- housing
- semiconductor chip
- conductive
- elements
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
- H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
- H01L23/24—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device solid or gel at the normal operating temperature of the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
- H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1047—Details of electrical connections between containers
- H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/162—Disposition
- H01L2924/1627—Disposition stacked type assemblies, e.g. stacked multi-cavities
Description
Die Erfindung betrifft ein Halbleiterchip-Gehäuse, und spe
zieller betrifft sie ein derartiges Gehäuse, das auf einfa
che Weise sowohl in Längs- als auch in Querrichtung gesta
pelt werden kann, um die Montagefläche für erhöhte Integra
tionsdichte zu verringern, und sie betrifft ein Verfahren zum
Herstellen eines solchen Gehäuses.
Der Kürze halber wird im folgenden statt von Halbleiterchip-
Gehäuse nur von Gehäuse gesprochen.
Üblicherweise existieren Gehäuse für Lochmontage sowie sol
che für Oberflächenmontage. Bei der Lochmontage werden Au
ßenstifte am Gehäuse in Löcher eingeführt, die in einem An
schlußsubstrat ausgebildet sind, und dann werden die Stifte
verlötet; typische derartige Gehäuse sind DIP (Dual Inline
Package), SIP (Single Inline Package), PGA (Pin Grid Array)
usw. Bei Gehäusen mit Oberflächenmontage wird das Gehäuse auf
der Oberfläche des Anschlußsubstrats montiert; typische
derartige Gehäuse sind SOP (Small Outline Package), SOJ
(Small Outline J-bend), QFP (Quad Flat Package) usw.
Jedoch besteht bei diesen herkömmlichen Gehäusen betreffend
solche vom Typ DIP, SOP und SOJ der Nachteil, daß viel Mon
tagefläche erforderlich ist, da sie eine Konstruktion auf
weisen, bei der die Außenleitungen von beiden Seiten des Ge
häusekörpers abstehen; es ist kein Stapeln möglich. D. h.,
daß bei Gehäusen vom Typ DIP, SOP und SOJ eine Beschränkung
hinsichtlich der Packungsdichte und der Menge montierbarer
Gehäuse, solange nicht eine größere Montageplatine verwendet
wird, besteht, da die Zuleitungen, die von den beiden Seiten
des Gehäuses abstehen, mit Kontaktkissen 8 (siehe Fig. 18A)
auf dem Anschlußsubstrat in Kontakt treten müssen, wenn das
Gehäuse dort montiert wird, was eine größere Montagefläche
benötigt und es unmöglich macht, Gehäuse in Längs- und Quer
richtung zu stapeln. Darüber hinaus existieren viele Proble
me, die die Produktivität absenken, da sie beim Gehäuseher
stellungsprozeß viele Schritte erfordern, wie ein Beschnei
den von Begrenzungs- und Tragstegen des Leiterrahmens sowie
ein Formen der Außenleitungen in die benötigte Form.
Der Erfindung liegt die Aufgabe zugrunde, ein Halbleiter
chip-Gehäuse zu schaffen, mit dem Stapelvorgänge in Längs-
und/oder Querrichtung erfolgen können, um die Integrations
dichte erhöhen zu können. Eine weitere Aufgabe ist es, ein
Verfahren zum Herstellen eines derartigen Gehäuses zu schaf
fen.
Die Aufgabe hinsichtlich des Gehäuses ist durch die Lehre
von Anspruch 1 gelöst, während die Aufgabe hinsichtlich des
Verfahrens durch die Lehren der unabhängigen Ansprüche 23
und 26 gelöst ist.
Zusätzliche Merkmale und Aufgaben der Erfindung werden in
der folgenden Beschreibung dargelegt und gehen teilweise aus
dieser hervor, ergeben sich aber andererseits auch beim Aus
üben der Erfindung. Die Aufgaben und andere Vorteile der Er
findung werden durch die Maßnahmen erzielt, wie sie speziell
in der Beschreibung, den Ansprüchen und den beigefügten
Zeichnungen dargelegt sind.
Es ist zu beachten, daß sowohl die vorstehende allgemeine
Beschreibung als auch die folgende detaillierte Beschreibung
beispielhaft und erläuternd für die beanspruchte Erfindung
sind.
Die Zeichnungen, die beigefügt sind, um das Verständnis der
Erfindung zu fördern, veranschaulichen Ausführungsbeispiele
der Erfindung und dienen zusammen mit der Beschreibung dazu,
deren Prinzipien zu erläutern.
Fig. 1 ist eine perspektivische, teilgeschnittene Ansicht
eines Gehäuses gemäß einem bevorzugten Ausführungsbeispiel
der Erfindung;
Fig. 2 ist ein Längsschnitt des in Fig. 1 dargestellten Ge
häuses entlang der Linie I-I;
Fig. 3 ist eine perspektivische Ansicht eines Materialrah
mens zum Herstellen des in Fig. 2 dargestellten Gehäusekör
pers;
Fig. 4 ist eine perspektivische Ansicht des in Fig. 3 darge
stellten Materialrahmens mit an ihm angebrachten leitenden
Elementen;
Fig. 5 ist eine perspektivische Ansicht einer Gehäusekörper
einheit, die durch Zerteilen des in Fig. 4 dargestellten Ma
terialrahmens erhalten wurde;
Fig. 6 ist eine perspektivische Ansicht der in Fig. 5 darge
stellten Gehäusekörpereinheit mit einer darin ausgebildeten
Vertiefung für einen Halbleiterchip;
Fig. 7 ist ein Längsschnitt entlang der Linie II-II in Fig.
6;
Fig. 8 ist eine perspektivische Ansicht der in Fig. 6 darge
stellten Gehäusekörpereinheit mit einem in die Vertiefung
eingesetzten Halbleiterchip;
Fig. 9 ist ein Längsschnitt entlang der Linie III-III in
Fig. 8;
Fig. 10 ist eine perspektivische Ansicht der in Fig. 8 dar
gestellten Gehäusekörpereinheit mit dem in die Vertiefung
eingesetzten Halbleiterchip und einer Verbindung zwischen
diesem und den Verbindungselementen mittels leitender Ele
mente;
Fig. 11 ist ein Längsschnitt entlang der Linie IV-IV in Fig.
10;
Fig. 12 ist eine perspektivische Ansicht, die das äußere
Aussehen der in Fig. 10 dargestellten Gehäusekörpereinheit
nach dem Anbonden des Verbindungselements zeigt, wobei die
Vertiefung mit einem Abdichtungselement aufgefüllt ist, das
den Halbleiterchip und die Verbindungselemente abdichtet;
Fig. 13 ist ein Längsschnitt entlang der Linie V-V in Fig.
12;
Fig. 14 ist eine perspektivische Ansicht erfindungsgemäßer
Gehäuse, die in Querrichtung gestapelt sind;
Fig. 15 ist eine Längsschnitt entlang der Linie VI-VI in
Fig. 14;
Fig. 16 ist ein Längsschnitt erfindungsgemäßer Gehäuse, die
in Längsrichtung gestapelt sind;
Fig. 17 ist ein Längsschnitt erfindungsgemäßer Gehäuse, die
in Längs- und in Querrichtung gestapelt sind; und
Fig. 18A und 18B sind Draufsichten auf herkömmliche bzw. er
findungsgemäße Gehäuse, um deren Montagezustände zu verglei
chen, wobei Kontaktkissen jeweils mit durchgezogenen Linien
dargestellt sind, während die Umrisse von Gehäusen mit ge
strichelten Linien dargestellt sind.
Es wird nun auf die bevorzugten Ausführungsbeispiele der Er
findung Bezug genommen, die teilweise in den beigefügten
Zeichnungen veranschaulicht sind.
Gemäß den Fig. 1 und 2 umfaßt ein Gehäuse gemäß einem be
vorzugten Ausführungsbeispiel der Erfindung einen rechtecki
gen Halbleiterchip 2 mit einer Bezugsfläche, auf der eine
Schaltung und Bondkissen 1 ausgebildet sind, einen Gehäuse
körper 3 mit sowohl einer Vertiefung 3a, in die der Halblei
terchip 2 eingesetzt ist, als auch mehreren stufenförmigen
Isolierteilen 3c mit jeweils einem ersten Bereich 3c-1 zwi
schen benachbarten stufenförmigen, ausgeschnittenen Schlit
zen 3b in einer der Längsseiten des Gehäusekörpers 3 sowie
einem zweiten Bereich 3c-2, der sich ausgehend vom ersten
Bereich 3c-1 erstreckt, leitende Elemente 4, von denen je
weils eines in einen Schlitz 3b zwischen benachbarten ersten
Bereichen 3c-1 jedes der stufenförmigen Isolierteile 3c ein
gesetzt und dort befestigt ist, Verbindungselementen 5,
durch die jeweils einer der Bondflecke 1 auf dem Halbleiter
chip 2 mit einem der leitenden Elemente 4 verbunden ist, und
ein Abdichtungselement 6, durch das Kontaktteile zwischen
dem Halbleiterchip 2 und den Verbindungselementen 5 sowie
den leitenden Elementen 4 und den Verbindungselementen 5
abgedichtet sind. Das erfindungsgemäße Gehäuse kann dadurch
auf einer Montageplatine 7 montiert werden, daß die leiten
den Elemente 4 am Gehäuse mit Kontaktflecken 8 (siehe Fig.
18B) auf der Montageplatine 7 durch ein leitendes Material,
wie ein Lot 9 (siehe Fig. 15-17) verbunden werden, wobei
Kleberelemente 10 zwischen dem Gehäusekörper 3 und dem Halb
leiterchip 2 vorhanden sein können, um eine Verschiebung des
Halbleiterchips zu verhindern. Jedes der leitenden Elemente
4, das an einer Seite des Isolierteils 3c zwischen benach
barten Schlitzen 3b angebracht ist, erstreckt sich bis in
die Aussparung 3a und verfügt über eine stufenförmige Fläche
4a, mit der ein Draht, der das Verbindungselement 5 bildet,
das mit dem Bondfleck 1 auf dem Halbleiterchip 2 verbunden
ist, verbunden ist, wobei eine Oberseite 4b (Fig. 15, 17),
die an der Oberseite des Gehäuses freiliegt, und eine Unter
seite 4c (Fig. 17) an der Unterseite des Gehäuses 3 liegt.
Der Zwischenraum zwischen benachbarten ersten Bereichen 3c-1
an jedem der Isolierteile 3c ist kleiner als der Zwischen
raum zwischen benachbarten zweiten Bereichen 3c-2, die sich
ausgehend von den ersten Bereichen 3c-1 erstrecken. Das lei
tende Element 4 kann aus einem Metall, wie Aluminium oder
einer Kupferlegierung, bestehen.
Nun wird ein zweites Ausführungsbeispiel der Erfindung unter
Bezugnahme auf die Fig. 14 und 15 erläutert.
In Querrichtung gestapelte erfindungsgemäße Gehäuse können
die Montagefläche dadurch verringern, daß leitende Elemente
4A jeweils in den ausgeschnittenen Schlitzen 3Ab zwischen
einem zweiten Bereich 3Ac-2 und einem angrenzenden ersten
Bereich 3Ac-1 in jedem der stufenförmigen Isolierteile 3Ac,
mit Erstreckung in den zweiten Bereich 3Ac-2, angebracht
sind, und sie in den entsprechenden Schlitz in einem zweiten
Gehäuse, das so ausgebildet ist, daß die linke und die
rechte Seite jeweils entgegengesetzt ausgebildet sind, ein
geführt sind, wodurch zwei Gehäuse in Querrichtung miteinan
der verbunden sind. Die in Eingriff stehenden zweiten Berei
che 3Ac-2 und 3Bc-2 dienen als Isolierteil zum Verhindern,
daß die miteinander in Kontakt stehenden leitenden Elemente
4A und 4B in Kontakt mit anderen leitenden Elementen 4A und
4B treten, die in gegenseitigem Kontakt stehen. D. h., daß
durch Einführen des zweiten Bereichs 3Ac-2 des ersten Gehäu
sekörpers 3A, an dem jeweils das leitende Element 4A ange
bracht ist, in den Schlitz 3Bb zwischen benachbarten zweiten
Bereichen 3Bc-2 des zweiten Gehäusekörpers 3B, an dem die
leitenden Elemente 3B befestigt sind, während das leitende
Element 4A des ersten Gehäusekörpers 3A und das leitende
Element 4B des zweiten Gehäusekörpers 3B einander zugewandt
sind und sie dicht aneinander sitzen, um elektrisch mitein
ander verbunden zu sein, der zweite Bereich 3Ac-2 des ersten
Gehäusekörpers 3A und der zweite Bereich 3Bc-2 des zweiten
Gehäusekörpers 3B als Isolierteil wirken, das verhindert,
daß jedes der leitenden Elemente 4A und 4B, die sich gegen
überstehen sollen und die miteinander zu verbinden sind, in
Kontakt mit benachbarten leitenden Elementen treten, wobei
dafür gesorgt ist, daß die zwei Gehäuse miteinander in Ein
griff stehen.
Aus den Fig. 14 und 15 ist erkennbar, daß jeder der Bond
flecken 1A und 1B auf den jeweiligen Halbleiterchips 2A und 2B,
die in die Vertiefungen 3Aa bzw. 3Bb des ersten und
zweiten Gehäusekörpers 3A bzw. 3B eingesetzt sind, mit den
Stufenflächen 4Aa bzw. 4Ba der leitenden Elemente 4A bzw. 4B
jeweils über Drähte, die die Verbindungselemente 5A und 5B
bilden, verbunden sind, wobei die leitenden Elemente 4A und
4B so miteinander in Eingriff stehen und miteinander verbun
den sind, wie es in Fig. 14 dargestellt ist. Diese beiden
Gehäuse können dann durch Anlöten an die Kontaktkissen 8 auf
einer Montageplatine 7 montiert werden, wie es in Fig. 15
dargestellt ist. In diesem Fall können die leitenden Elemen
te 4A und 4B, da sie sowohl mit dem ersten als auch dem
zweiten Gehäusekörper 3A und 3B verbunden sind, ein elektri
sches Signal übertragen, wobei es jedoch nicht erforderlich
ist, daß die Oberflächen der leitenden Elemente 4A und 4B
in engem Kontakt miteinander stehen, da das Lot 9 als lei
tendes Material die Kontaktflecken 8 auf der Montageplatine
7 jeweils mit den Unterseite 4Ac und 4Bc der leitenden Ele
mente 4A bzw. 4B verbindet, wobei sie bei der Montage der
zwei Gehäusekörper 3A und 3B auf der Montageplatine 7 elek
trisch angeschlossen werden. Alternativ können die einander
zugewandten leitenden Elemente 4a und 4b in beiden Gehäusen
durch das Lot 9, das ein leitendes Material ist, verbunden
werden, wenn sie befestigt werden.
Fig. 16 ist ein Schnitt eines dritten Ausführungsbeispiels
erfindungsgemäßer Gehäuse, die in Längsrichtung aufeinander
gestapelt sind, wobei die Unterseite 4Ac eines leitenden
Elements 4A eines ersten Gehäuses mit einem Kontaktfleck 8
auf einer Montageplatine 7 verbunden ist und der Gehäusekör
per 3A dieses ersten Gehäuses mittels eines Klebers 11 an
der Montageplatine 7 angebracht ist; dabei ist die Untersei
te 4Bc eines leitenden Elements 4B eines zweiten Gehäuses an
der Oberseite 4Ab eines leitenden Elements 4A des darunter
liegenden ersten Gehäuses durch Lot 9 angebracht, wodurch
die Gehäuse in Längsrichtung aufeinandergestapelt sind, was
die Montagefläche verringert. In diesem Fall kann ein drit
tes Gehäuse auf den zweiten Gehäusekörper 3B aufgestapelt
werden usw.
Fig. 17 ist ein Schnitt durch Halbleitergehäuse gemäß einem
vierten Ausführungsbeispiel der Erfindung, bei dem in Quer
richtung gestapelte Gehäuse gemäß dem in Fig. 14 und 15 dar
gestellten zweiten Ausführungsbeispiel zusätzlich in Längs
richtung gestapelt sind, wie beim in Fig. 16 dargestellten
dritten Ausführungsbeispiel. Dadurch ist eine noch stärkere
Verringerung der Montagefläche möglich. Es werden Schritte
wiederholt, bei denen die Unterseiten 4Ac und 4Bc der lei
tenden Elemente 4A und 4B, die durch Lot 9 in Querrichtung
gestapelt sind, wie in den Fig. 14 und 15 dargestellt, mit
Kontaktflecken 8 auf einer Montageplatine 7 verbunden wer
den, wobei die beiden Seiten der miteinander verbundenen
Gehäusekörper 3A und 3B durch Kleberelemente 11 an der Mon
tageplatine 7 fixiert werden, und wobei die Unterseiten 4Cc
und 4Dc anderer leitender Elemente 4B und 4D, die in Quer
richtung durch Lot 9 miteinander verbunden werden, auf die
Oberseiten 4Ab und 4Bb der leitenden Elemente 4A und 4B der
bereits montierten, darunterliegenden Gehäuse durch Lot 9
aufgestapelt werden, wobei die beiden Seiten der aneinander
befestigten Gehäusekörper 3C und 3B durch Kleberelemente 11
an den darunterliegenden Gehäusekörpern 3A und 3B fixiert
werden.
Nun wird unter Bezugnahme auf die Fig. 3 bis 12 ein Verfah
ren zum Herstellen eines erfindungsgemäßen Gehäuses erläu
tert.
Gemäß Fig. 3 wird ein Materialrahmen 12 aus einer Epoxid-
Gießverbindung hergestellt, wobei es sich um ein isolieren
des Material handelt und die Herstellung so erfolgt, daß
eine Vielzahl stufenförmiger Isolierteile 3c erzeugt wird,
die jeweils einen ersten Bereich 3c-1 und einen sich von
diesem erstreckenden zweiten Bereich 3c-2 aufweisen. Der Ma
terialrahmen wird vorzugsweise durch Gießen aus einem iso
lierenden Material wie Kunststoff oder Keramik hergestellt.
Gemäß Fig. 4 wird nach der Herstellung des Materialrahmens
12 ein leitendes Element, wie es bei einem herkömmlichen Ge
häuse als Außenleitung dient, in jedem von ausgeschnittenen
Schlitzen 3b befestigt, wie sie zwischen benachbarten ersten
Bereichen 3c-1 ausgebildet sind, die in den Isolierteilen 3c
verlaufen, die in der Längsrichtung in der Oberfläche des
Materialrahmens 12 ausgebildet sind.
Gemäß Fig. 5 wird der Materialrahmen 12 nach dem Anbringen
der leitenden Elemente 4 mit vorgegebener jeweiliger Breite
rechtwinklig zur Richtung der Schlitze 3b unterteilt, um
mehrere Gehäusekörper 3 zu erhalten.
So kann ein Gehäusekörper 3 mit leitenden Elementen 4, wie
sie bei einem herkömmlichen Gehäuse als Außenleitungen die
nen, auf einfache Weise hergestellt werden. In diesem Fall
ist der Zwischenraum zwischen einem leitenden Element und
dem zweiten Bereich 3c-2 im Isolierteil 3c, wie dem leiten
den Element 4 zugewandt, mit größerer Dicke als der des lei
tenden Elements 4 ausgebildet, vorzugsweise mit der Gesamt
breite des leitenden Elements 4 und des zweiten Bereichs
3c-2 oder größer.
Gemäß Fig. 6 wird nach dem Unterteilen des Materialrahmens
12 mit festgelegter Breite rechtwinklig zur Richtung der
ausgeschnittenen Schlitze 3b zum Ausbilden des Gehäusekör
pers 3 mit einer Form, wie sie zum Montieren eines Halblei
terchips 2 erforderlich ist, die Oberseite 4b des Gehäuse
körpers 3 eingeschliffen, um eine Vertiefung 3a auszubilden,
wobei das Vorderende des leitenden Elements 4 im Bereich der
Vertiefung 3a liegt, das eine stufenförmige Fläche 4a auf
weist, damit ein einfacher Anschluß an einen Bondfleck auf
dem Halbleiterchip möglich ist. Dabei werden Bereiche zwi
schen den leitenden Elementen 4 des Gehäusekörpers 3 zusam
men mit den leitenden Elementen 4 geschliffen, um jeweils
dieselbe Stufenfläche auszubilden.
Alternativ wird nach dem Herstellen des Gehäusekörpers 3
durch Zerteilen des Materialrahmens 12, der über stufenför
mige Isolierteile 3c verfügt, wie in Fig. 3 dargestellt, in
Teile fester Breite rechtwinklig zur Richtung der ausge
schnittenen Schlitze 3b, die Oberseite 4b des Gehäusekörpers
3 mit dem stufenförmigen Isolierteil 3c zum Herstellen der
Vertiefung 3a geschliffen, und die leitenden Elemente 4 mit
der stufenförmigen Oberfläche 4a werden in den ausgeschnit
tenen Schlitz 3b zwischen benachbarten Isolierteilen 3c ein
gesetzt, wobei das Anordnen so erfolgt, daß die stufenför
mige Fläche 4a innerhalb der Aussparung 3a liegt. D. h.,
daß nach dem Schleifen der Oberseite des Gehäusekörpers 3,
an dem noch keine leitenden Elemente 4 angebracht sind, je
doch die stufenförmigen Isolierteile 3c vorhanden sind, um
die Aussparung 3a zu bilden, die leitenden Elemente 4 mit
der stufenförmigen 4a an den Isolierteilen 3c befestigt wer
den.
Aus dem Längsschnitt von Fig. 7 ist erkennbar, daß die
Oberseite 4b und die Unterseite 4c des leitenden Elements 4
an der Ober- und der Unterseite des Gehäusekörpers 3 frei
liegt. Aus den Fig. 8, 9 und 10 ist erkennbar, daß jeder
der Kontaktflecken 1 auf dem Halbleiterchip 2 über das Ver
bindungselement 5, z. B. einen Draht, mit einer der stufen
förmigen Flächen 4a am Vorderende eines leitenden Elements 4
verbunden ist. Die Bondflecken 1 auf dem Halbleiterchip 2
sind entlang einer Seite desselben parallel zu seiner Längs
richtung ausgebildet. Alternativ kann, abweichend von der
Darstellung gemäß Fig. 8 jeder der Bondflecke 1 auf dem
Halbleiterchip 2 ohne Verwendung eines Drahts, sondern unter
Verwendung eines leitenden Materials, wie Löthöckern, unmit
telbar mit der stufenförmigen Fläche 4a verbunden sein. Die
leitenden Elemente 4 bestehen aus einem Metall wie Aluminium
oder einer Kupferlegierung.
Gemäß Fig. 11 werden der Halbleiterchip 2 und die Verbin
dungselemente 5 nach dem Drahtbonden oder der Verbindung
über Löthöcker durch ein Abdichtungselement 6 dicht einge
schlossen, wodurch das Ausführungsbeispiel eines erfindungs
gemäßen Gehäuses fertiggestellt ist. Fig. 13 zeigt dieses
fertiggestellte Gehäuse im Schnitt.
Fig. 18A ist eine Draufsicht auf Kontaktflecken 8 eines
72-Stift-Speichermoduls zum Montieren eines herkömmlichen Ge
häuses, während Fig. 18B eine Draufsicht auf Kontaktflecken
8 eines 72-Stift-Speichermoduls zum Montieren eines erfin
dungsgemäßen Gehäuses ist, woraus ersichtlich ist, daß das
erfindungsgemäße Gehäuse den Montagewirkungsgrad pro Ein
heitsfläche einer Montageplatine 7 deutlich verbessern kann,
da mittels erfindungsgemäßer Gehäuse jeweils zwei Gehäuse
gleichzeitig entlang einer Linie von Kontaktflecken montiert
werden können, während ein einzelnes herkömmliches Gehäuse
zwei Linien von Kontaktflecken 8 zur Montage benötigt.
Wie erläutert, kann, da das erfindungsgemäße Gehäuse das
Stapeln von Gehäusen in Querrichtung und/oder Längsrichtung
erleichtert, die Montagefläche verringert werden, und es ist
demgemäß größere Packungsdichte möglich. Beim erfindungsge
mäßen Gehäuse stehen keine Verbindungsstifte nach außen, und
es ist ein neuer Typ eines elektrischen Anschlusses geschaf
fen, wodurch Bauteile leichter, dünner, kürzer und insgesamt
kleiner als bisher hergestellt werden können.
Da beim erfindungsgemäßen Gehäuse keine Anschlußstifte nach
außen stehen, können Abschneide-/Formungsschritte weggelas
sen werden, wie sie bisher bei herausstehenden Stiften er
forderlich waren, wodurch die Produktivität und Ausbeute
durch Vereinfachung des Gehäuseherstellungsprozesses verbes
sert werden können.
Claims (46)
1. Halbleiterchip-Gehäuse, gekennzeichnet durch:
- - einen rechteckigen Halbleiterchip (2) mit einer Bezugsflä che, auf der eine Schaltung und mehrere Kontaktflecke (1) ausgebildet sind;
- - einen Gehäusekörper (3) mit einer Aussparung zum Einsetzen des Halbleiterchips und mit mehreren stufenförmigen Isolier teilen (3c), jeweils mit einem ersten Bereich (3c-1) zwi schen stufenförmig ausgeschnittenen Schlitzen (3b), die in Breitenrichtung entlang einer Längsseite der Aussparung aus gebildet sind, und mit einem zweiten Bereich (3c-2), der sich ausgehend vom ersten Bereich erstreckt;
- - ein leitendes Element (4), das in jedem der ausgeschnitte nen Schlitze zwischen benachbarten ersten Bereichen der stu fenförmigen Isolierteile befestigt ist;
- - Verbindungselemente (5) für jeweilige elektrische Verbin dung zwischen einem Bondfleck auf dem Halbleiterchip und einem der leitenden Elemente; und
- - ein Abdichtungselement (6) zum Abdichten von Kontaktteilen sowohl zwischen dem Halbleiterchip und den Verbindungsele menten als auch zwischen den leitenden Elementen und den Verbindungselementen.
2. Gehäuse nach Anspruch 1, dadurch gekennzeichnet, daß
der Gehäusekörper (3) aus einem isolierenden Material be
steht.
3. Gehäuse nach Anspruch 2, dadurch gekennzeichnet, daß
das isolierende Material eine Epoxid-Gießverbindung ist.
4. Gehäuse nach Anspruch 2, dadurch gekennzeichnet, daß
das isolierende Material ein Kunststoff ist.
5. Gehäuse nach Anspruch 2, dadurch gekennzeichnet, daß
das isolierende Material ein keramisches Material ist.
6. Gehäuse nach einem der vorstehenden Ansprüche, dadurch
gekennzeichnet, daß der Zwischenraum zwischen dem leitenden
Element (4) und dem zweiten Bereich (3c-2) des stufenförmi
gen Isolierteils (3c), wie dem leitenden Element zugewandt,
größer als die Dicke des leitenden Elements ist.
7. Gehäuse nach einem der vorstehenden Ansprüche, dadurch
gekennzeichnet, daß der Zwischenraum zwischen dem leitenden
Element (4) und dem zweiten Bereich (3c-2) des stufenförmi
gen Isolierteils (3c), wie dem leitenden Element zugewandt,
größer als die Gesamtdicke des leitenden Elements und des
zweiten Bereichs ist.
8. Gehäuse nach einem der vorstehenden Ansprüche, dadurch
gekennzeichnet, daß das leitende Element (4) über das Ver
bindungselement (5) mit dem Kontaktfleck (1) auf dem Halb
leiterchip (2) verbunden ist.
9. Gehäuse nach einem der vorstehenden Ansprüche, dadurch
gekennzeichnet, daß das leitende Element (4) aus Metall be
steht.
10. Gehäuse nach Anspruch 9, dadurch gekennzeichnet, daß
das Metall Aluminium ist.
11. Gehäuse nach Anspruch 9, dadurch gekennzeichnet, daß
das Metall eine Kupferlegierung ist.
12. Gehäuse nach einem der vorstehenden Ansprüche, dadurch
gekennzeichnet, daß das leitende Element eine Oberseite,
eine Unterseite und eine Seitenfläche entlang eines ausge
schnittenen Schlitzes des Gehäusekörpers aufweist, die der
Luft zugewandt sind.
13. Gehäuse nach einem der vorstehenden Ansprüche, dadurch
gekennzeichnet, daß das Verbindungselement (5) ein Draht
ist.
14. Gehäuse nach einem der vorstehenden Ansprüche, dadurch
gekennzeichnet, daß das Verbindungselement (5) ein Löthö
cker ist.
15. Gehäuse nach einem der vorstehenden Ansprüche, gekenn
zeichnet durch ein Klebeelement (10), das an der Unterseite
des Halbleiterchips (2) vorhanden ist, um diesen in der Aus
sparung zu fixieren.
16. Gehäuse nach Anspruch 15, dadurch gekennzeichnet, daß
der Kleber aus einem Epoxid besteht.
17. Gehäuse nach Anspruch 15, dadurch gekennzeichnet, daß
der Kleber aus einem Polyimid besteht.
18. Gehäuse nach einem der vorstehenden Ansprüche, dadurch
gekennzeichnet, daß das Abdichtungselement (6) aus einer
Epoxid-Gießverbindung besteht.
19. Gehäuse nach einem der vorstehenden Ansprüche, dadurch
gekennzeichnet, daß die Kontaktflecke (1) auf einer Seite
des Halbleiterchips (2) parallel zu dessen Längsrichtung
ausgebildet sind.
20. Gehäuse nach einem der vorstehenden Ansprüche, dadurch
gekennzeichnet, daß mehrere derartige Gehäuse dadurch in
der Querrichtung gestapelt sind, daß jedes der leitenden
Elemente (4) eines zweiten Gehäusekörpers, bei dem die linke
und rechte Seite vertauscht sind, mit jeweiligen leitenden
Elementen verbunden sind.
21. Gehäuse nach einem der Ansprüche 1 bis 19, dadurch ge
kennzeichnet, daß mehrere Gehäuse dadurch in Längsrichtung
gestapelt sind, daß die Oberseiten der leitenden Elemente
(4) mit entsprechenden Unterseiten der leitenden Elemente
eines zweiten Gehäusekörpers verbunden sind, der gleiche
linke und rechte Seiten aufweist.
22. Gehäuse nach einem der Ansprüche 1 bis 19, dadurch ge
kennzeichnet, daß mehrere Gehäuse gemäß den Ansprüchen 20
und 21 in Quer- und Längsrichtung gestapelt sind.
23. Verfahren zum Herstellen eines Halbleiterchip-Gehäuses,
gekennzeichnet durch die folgenden Schritte:
- (1) Herstellen eines Gehäusekörpers mit mehreren stufenför migen Isolierteilen, die jeweils so ausgebildet sind, daß sie einen ersten Bereich zwischen benachbarten stufenförmig ausgeschnittenen Schlitzen und einen zweiten Bereich aufwei sen, der sich ausgehend vom ersten Bereich erstreckt, wobei die mehreren stufenförmigen Sperrteile durch eine Vertiefung zum Einsetzen des Halbleiterchips und durch mehrere stufen förmig ausgeschnittene Schlitze gebildet sind, die in Brei tenrichtung entlang einer Längsseite der Vertiefung ausge bildet sind;
- (2) Befestigen eines leitenden Elements in jedem der ausge schnittenen Schlitze zwischen benachbarten ersten Bereichen in den mehreren stufenförmigen Isolierteilen des Gehäusekör pers;
- (3) Herstellen einer Vertiefung zum Einsetzen des Halblei terchips, an dem mehrere Bondflecken ausgebildet sind, in den Gehäusekörper;
- (4) Einsetzen des Halbleiterchips in die Aussparung;
- (5) elektrisches Anschließen der mehreren Bondflecken des Halbleiterchips an die mehreren leitenden Elemente mittels jeweiliger Verbindungselemente; und
- (6) Abdichten von Kontaktteilen zwischen dem Halbleiterchip und den Verbindungselementen sowie zwischen den leitenden Elementen und den Verbindungselementen.
24. Verfahren nach Anspruch 23, dadurch gekennzeichnet,
daß der Schritt (1) die folgenden Unterschritte aufweist:
- - Herstellen eines quaderförmigen Materialrahmens mit mehre ren stufenförmigen Isolierteilen, die jeweils so ausgebildet sind, daß sie einen ersten Bereich zwischen benachbarten, stufenförmig ausgeschnittenen Schlitzen sowie einen zweiten Bereich, der sich ausgehend vom ersten Bereich erstreckt, aufweisen, wobei die mehreren stufenförmigen Isolierteile durch mehrere stufenförmig ausgeschnittene Schlitze gebildet sind, die jeweils an einer Seite parallel zur Längsrichtung mit vorgegebenem Abstand ausgebildet sind;
- - Befestigen eines leitenden Elements in jedem ausgeschnit tenen Schlitz zwischen benachbarten ersten Bereichen in den mehreren Isolierteilen im Materialrahmen; und
- - Zerteilen des Materialrahmens mit den angebrachten leiten den Elementen mit konstanten Breiten rechtwinklig zur Rich tung der ausgeschnittenen Schlitze.
25. Verfahren nach Anspruch 23, dadurch gekennzeichnet,
daß die Vertiefung im Gehäusekörper ausgebildet wird, die
die ersten Bereiche in den Isolierteilen und Abschnitte der
leitenden Elemente zwischen den ersten Bereichen enthält.
26. Verfahren zum Herstellen eines Halbleiterchip-Gehäuses,
gekennzeichnet durch die folgenden Schritte:
- - Herstellen eines rechteckigen Materialrahmens mit mehreren stufenförmigen Isolierteilen, die jeweils in einer Seite des Materialrahmens mit vorbestimmtem gegenseitigem Abstand par allel zur Längsrichtung des Materialrahmens ausgebildet sind;
- - Zerteilen des Materialrahmens mit vorbestimmtem Abstand entlang der Längsrichtung zum Herstellen von Gehäusekörpern;
- - Herstellen einer Vertiefung in jedem der Gehäusekörper zum Einsetzen eines Halbleiterchips, auf dem mehrere Kontaktfle cken ausgebildet sind, in einen jeweiligen Gehäusekörper;
- - Befestigen eines leitenden Elements in jedem der ausge schnittenen Schlitze zwischen den stufenförmigen Isoliertei len, die in jedem der Gehäusekörper einander benachbart sind;
- - Einsetzen des Halbleiterchips in jede der Aussparungen in den Gehäusekörpern;
- - elektrisches Anschließen der mehreren Kontaktflecken des Halbleiterchips und der mehreren leitenden Elemente durch jeweilige Verbindungselemente; und
- - Abdichten von Kontaktteilen zwischen dem Halbleiterchip und den Verbindungselementen sowie zwischen den leitenden Elementen und den Verbindungselementen durch ein Abdich tungselement.
27. Verfahren nach einem der Ansprüche 23 bis 26, dadurch
gekennzeichnet, daß der Materialrahmen aus einem isolieren
den Material besteht.
28. Verfahren nach Anspruch 27, dadurch gekennzeichnet,
daß das isolierende Material eine Epoxid-Gießverbindung
ist.
29. Verfahren nach Anspruch 27, dadurch gekennzeichnet,
daß das isolierende Material ein Kunststoff ist.
30. Verfahren nach Anspruch 27, dadurch gekennzeichnet,
daß das isolierende Material ein keramisches Material ist.
31. Verfahren nach einem der Ansprüche 23 bis 30, dadurch
gekennzeichnet, daß das leitende Element aus Metall be
steht.
32. Verfahren nach Anspruch 31, dadurch gekennzeichnet,
daß das Metall Aluminium ist.
33. Verfahren nach Anspruch 31, dadurch gekennzeichnet,
daß das Metall eine Kupferlegierung ist.
34. Verfahren nach einem der Ansprüche 23 bis 33, dadurch
gekennzeichnet, daß der Halbleiterchip durch ein Kleberele
ment in der Aussparung im Gehäusekörper befestigt wird.
35. Verfahren nach Anspruch 34, dadurch gekennzeichnet,
daß ein Kleberelement aus Epoxid verwendet wird.
36. Verfahren nach Anspruch 34, dadurch gekennzeichnet,
daß ein Kleberelement aus Polyimid verwendet wird.
37. Verfahren nach einem der Ansprüche 23 bis 36, dadurch
gekennzeichnet, daß im Halbleiterchip mehrere Kontaktfle
cken auf einer Seite parallel zur Längsrichtung desselben
hergestellt werden.
38. Verfahren nach einem der Ansprüche 23 bis 37, dadurch
gekennzeichnet, daß der Zwischenraum zwischen dem leitenden
Element und dem zweiten Bereich im Isolierteil, wie dem lei
tenden Element zugewandt, größer als die Dicke des leitenden
Elements ausgebildet wird.
39. Verfahren nach einem der Ansprüche 23 bis 38, dadurch
gekennzeichnet, daß der Zwischenraum zwischen dem leitenden
Element und dem zweiten Bereich im Isolierteil, wie dem lei
tenden Element zugewandt, größer als die Gesamtdicke des
leitenden Elements und des zweiten Bereichs ausgebildet
wird.
40. Verfahren nach einem der Ansprüche 23 bis 39, dadurch
gekennzeichnet, daß sich die leitenden Elemente bis in die
Aussparungen der Gehäusekörper erstrecken.
41. Verfahren nach einem der Ansprüche 23 bis 40, dadurch
gekennzeichnet, daß am Vorderende jedes der leitenden Ele
mente, die sich in die Aussparung erstrecken, eine stufen
förmige Oberfläche in der Höhenrichtung des Gehäusekörpers
ausgebildet wird.
42. Verfahren nach einem der Ansprüche 23 bis 41, dadurch
gekennzeichnet, daß die stufenförmige Fläche durch ein Ver
bindungselement elektrisch mit einem der Kontaktflecken auf
dem Halbleiterchip verbunden wird.
43. Verfahren nach Anspruch 42, dadurch gekennzeichnet,
daß als Verbindungselement ein Draht verwendet wird.
44. Verfahren nach Anspruch 42, dadurch gekennzeichnet,
daß als Verbindungselement ein Löthöcker verwendet wird.
45. Verfahren nach einem der Ansprüche 23 bis 44, dadurch
gekennzeichnet, daß die Vertiefung durch Schleifen herge
stellt wird.
46. Verfahren nach einem der Ansprüche 23 bis 45, dadurch
gekennzeichnet, daß der Halbleiterchip und die leitenden
Elemente durch eine Epoxid-Gießverbindung dicht eingeschlos
sen werden.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR79246/96 | 1996-12-31 | ||
| KR1019960079246A KR100232221B1 (ko) | 1996-12-31 | 1996-12-31 | 반도체 패키지 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE19743766A1 true DE19743766A1 (de) | 1998-07-02 |
| DE19743766B4 DE19743766B4 (de) | 2009-06-18 |
Family
ID=19493094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE19743766A Expired - Fee Related DE19743766B4 (de) | 1996-12-31 | 1997-10-02 | In vertikaler und horizontaler Ebene stapelbare Halbleiterchip-Gehäuse und Verfahren zu deren Herstellung |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US6140700A (de) |
| JP (1) | JP3084520B2 (de) |
| KR (1) | KR100232221B1 (de) |
| CN (1) | CN1170315C (de) |
| DE (1) | DE19743766B4 (de) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3996668B2 (ja) | 1997-05-27 | 2007-10-24 | 富士通株式会社 | 半導体装置用ソケット |
| US20030166554A1 (en) * | 2001-01-16 | 2003-09-04 | Genset, S.A. | Treatment of CNS disorders using D-amino acid oxidase and D-aspartate oxidase antagonists |
| US6372619B1 (en) * | 2001-07-30 | 2002-04-16 | Taiwan Semiconductor Manufacturing Company, Ltd | Method for fabricating wafer level chip scale package with discrete package encapsulation |
| US6828223B2 (en) | 2001-12-14 | 2004-12-07 | Taiwan Semiconductor Manufacturing Co. | Localized slots for stress relieve in copper |
| US8471263B2 (en) * | 2003-06-24 | 2013-06-25 | Sang-Yun Lee | Information storage system which includes a bonded semiconductor structure |
| JP2006084337A (ja) * | 2004-09-16 | 2006-03-30 | Citizen Miyota Co Ltd | 半導体圧力センサ |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1130666A (en) * | 1966-09-30 | 1968-10-16 | Nippon Electric Co | A semiconductor device |
| JPS6189651A (ja) * | 1984-10-08 | 1986-05-07 | Fujitsu Ltd | 半導体装置 |
| US5377077A (en) * | 1990-08-01 | 1994-12-27 | Staktek Corporation | Ultra high density integrated circuit packages method and apparatus |
| US5731633A (en) * | 1992-09-16 | 1998-03-24 | Gary W. Hamilton | Thin multichip module |
| KR960005042B1 (ko) * | 1992-11-07 | 1996-04-18 | 금성일렉트론주식회사 | 반도체 펙케지 |
| JPH0846073A (ja) * | 1994-07-28 | 1996-02-16 | Mitsubishi Electric Corp | 半導体装置 |
-
1996
- 1996-12-31 KR KR1019960079246A patent/KR100232221B1/ko active IP Right Grant
-
1997
- 1997-09-11 CN CNB971184380A patent/CN1170315C/zh not_active Expired - Fee Related
- 1997-10-02 DE DE19743766A patent/DE19743766B4/de not_active Expired - Fee Related
- 1997-11-10 US US08/966,703 patent/US6140700A/en not_active Expired - Lifetime
- 1997-12-26 JP JP09359361A patent/JP3084520B2/ja not_active Expired - Fee Related
-
2000
- 2000-06-26 US US09/604,762 patent/US6214648B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| CN1187035A (zh) | 1998-07-08 |
| JP3084520B2 (ja) | 2000-09-04 |
| KR100232221B1 (ko) | 1999-12-01 |
| KR19980059900A (ko) | 1998-10-07 |
| DE19743766B4 (de) | 2009-06-18 |
| US6140700A (en) | 2000-10-31 |
| CN1170315C (zh) | 2004-10-06 |
| JPH10209315A (ja) | 1998-08-07 |
| US6214648B1 (en) | 2001-04-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE19802347B4 (de) | Stapelbares Halbleitersubstrat und stapelbare Halbleiterbaugruppe sowie Herstellungsverfahren derselben und Herstellungsverfahren eines stapelbaren Halbleiterbaugruppenmoduls | |
| DE19708002A1 (de) | Halbleiterbauelement und Anschlußrahmen dafür | |
| DE19747105A1 (de) | Bauelement mit gestapelten Halbleiterchips | |
| DE112004000564T5 (de) | Leiterrahmenstruktur mit Öffnung oder Rille für einen Flipchip in a leaded molded package | |
| DE10232566A1 (de) | Halbleiterbauteil | |
| DE3212442C2 (de) | ||
| EP1155449A1 (de) | Halbleiterbauelement mit einem chipträger mit öffnungen zur kontaktierung durch eine metallfolie | |
| DE102011113269A1 (de) | Halbleitermodul und Verfahren zu seiner Herstellung | |
| DE4337675A1 (de) | Halbleitergehäuse und Verfahren zu dessen Herstellung | |
| DE3805130A1 (de) | Gehaeuse fuer eine halbleiteranordnung | |
| DE19651549B4 (de) | Anschlußrahmen und Chipgehäuse | |
| DE102013103351B4 (de) | Elektronikmodul | |
| DE102008058003B4 (de) | Verfahren zur Herstellung eines Halbleitermoduls und Halbleitermodul | |
| DE10124970B4 (de) | Elektronisches Bauteil mit einem Halbleiterchip auf einer Halbleiterchip-Anschlußplatte, Systemträger und Verfahren zu deren Herstellung | |
| DE19526511A1 (de) | Halbleitervorrichtung und Verfahren zu deren Herstellung und Montage | |
| DE10142117A1 (de) | Elektronisches Bauteil mit wenigstens zwei gestapelten Halbleiterchips sowie Verfahren zu seiner Herstellung | |
| WO2004073013A2 (de) | Elektronisches bauteil mit halbleiterchip und verfahren zur herstellung desselben | |
| DE10023823A1 (de) | Multichip-Gehäuse | |
| DE19743766A1 (de) | Halbleiterchip-Gehäuse und Verfahren zu dessen Herstellung | |
| DE10006445C2 (de) | Zwischenrahmen für einen Gehäuserahmen von Halbleiterchips | |
| DE3619636A1 (de) | Gehaeuse fuer integrierte schaltkreise | |
| EP1309998B1 (de) | Verfahren zur elektrischen verbindung eines halbleiterbauelements mit einer elektrischen baugruppe | |
| DE4213251A1 (de) | Halbleiterbaustein und verfahren zu dessen herstellung sowie behaelter zur ummantelung eines halbleiterelements | |
| EP0907966B1 (de) | Integrierte halbleiterschaltung | |
| DE102017006406B4 (de) | Gehäustes IC-Bauelement |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| 8110 | Request for examination paragraph 44 | ||
| 8364 | No opposition during term of opposition | ||
| R082 | Change of representative |
Representative=s name: TER MEER STEINMEISTER & PARTNER GBR PATENTANWA, DE Representative=s name: TER MEER STEINMEISTER & PARTNER GBR PATENTANWAELTE |
|
| R081 | Change of applicant/patentee |
Owner name: CONVERSANT IP N.B. 868 INC., SAINT JOHN, CA Free format text: FORMER OWNER: LG SEMICON CO., LTD., CHEONGJU, CHUNGCHEONGBUK, KR Effective date: 20110905 Owner name: 658868 N.B. INC., CA Free format text: FORMER OWNER: LG SEMICON CO., LTD., CHEONGJU, KR Effective date: 20110905 |
|
| R082 | Change of representative |
Representative=s name: ISARPATENT PATENTANWAELTE BEHNISCH, BARTH, CHA, DE Effective date: 20110905 Representative=s name: ISARPATENT - PATENTANWAELTE- UND RECHTSANWAELT, DE Effective date: 20110905 Representative=s name: ISARPATENT GBR PATENT- UND RECHTSANWAELTE, DE Effective date: 20110905 Representative=s name: ISARPATENT, DE Effective date: 20110905 Representative=s name: TER MEER STEINMEISTER & PARTNER GBR PATENTANWA, DE Effective date: 20110905 |
|
| R082 | Change of representative |
Representative=s name: TER MEER STEINMEISTER & PARTNER GBR PATENTANWA, DE |
|
| R081 | Change of applicant/patentee |
Owner name: CONVERSANT IP N.B. 868 INC., SAINT JOHN, CA Free format text: FORMER OWNER: HYNIX SEMICONDUCTOR INC., ICHON, KYONGGI, KR Effective date: 20120821 Owner name: 658868 N.B. INC., CA Free format text: FORMER OWNER: HYNIX SEMICONDUCTOR INC., ICHON, KR Effective date: 20120821 |
|
| R082 | Change of representative |
Representative=s name: ISARPATENT GBR PATENT- UND RECHTSANWAELTE, DE Effective date: 20120907 Representative=s name: ISARPATENT GBR PATENT- UND RECHTSANWAELTE, DE Effective date: 20120821 Representative=s name: ISARPATENT PATENTANWAELTE BEHNISCH, BARTH, CHA, DE Effective date: 20120907 Representative=s name: ISARPATENT PATENTANWAELTE BEHNISCH, BARTH, CHA, DE Effective date: 20120821 Representative=s name: ISARPATENT, DE Effective date: 20120821 Representative=s name: ISARPATENT, DE Effective date: 20120907 Representative=s name: ISARPATENT - PATENTANWAELTE- UND RECHTSANWAELT, DE Effective date: 20120821 Representative=s name: ISARPATENT - PATENTANWAELTE- UND RECHTSANWAELT, DE Effective date: 20120907 |
|
| R082 | Change of representative |
Representative=s name: ISARPATENT PATENTANWAELTE BEHNISCH, BARTH, CHA, DE |
|
| R081 | Change of applicant/patentee |
Owner name: CONVERSANT IP N.B. 868 INC., SAINT JOHN, CA Free format text: FORMER OWNER: 658868 N.B. INC., SAINT JOHN, NEW BRUNSWICK, CA Effective date: 20140925 |
|
| R082 | Change of representative |
Representative=s name: ISARPATENT PATENTANWAELTE BEHNISCH, BARTH, CHA, DE Effective date: 20140925 Representative=s name: ISARPATENT - PATENTANWAELTE- UND RECHTSANWAELT, DE Effective date: 20140925 |
|
| R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |