CN118116306A - 一种栅极驱动电路和显示面板 - Google Patents

Abstract

本发明公开了一种栅极驱动电路和显示面板。栅极驱动电路包括多级移位寄存器；移位寄存器包括：驱动控制模块、级传输出模块、传输控制模块和栅极输出模块；驱动控制模块用于至少根据第一时钟信号和输入信号输出第一控制信号至驱动控制模块的第二输出端，以及输出第二控制信号至驱动控制模块的第一输出端；级传输出模块用于至少根据第一控制信号和第二控制信号输出级传输出信号至级传输出模块的输出端；传输控制模块用于至少根据频率控制信号和第一控制信号输出第三控制信号至传输控制模块的输出端；栅极输出模块用于至少根据第一控制信号和第三控制信号输出栅极驱动信号。本发明实施例可以使显示面板具备分区分频显示功能。

Description

一种栅极驱动电路和显示面板

技术领域

本发明涉及显示技术领域，尤其涉及一种栅极驱动电路和显示面板。

背景技术

随着显示技术的发展，显示面板的应用场景越来越多，用户对显示面板的显示需求也越来越多样化。基于折叠手机和折叠笔记本等产品的发布，显示面板的应用场景得到进一步拓展，对于用户对终端产品多应用同时显示的需求，显示屏中部分界面(例如游戏界面)需要进行高频显示以保证画面流畅性，部分界面采用低频即可满足显示需求，此部分期望采用低频显示以降低产品功耗。然而现有技术中的栅极驱动电路，不能满足用户对终端产品在一个屏幕内显示多种场景的需求，无法实现显示面板的分区分频显示。

发明内容

本发明提供了一种栅极驱动电路和显示面板，以使显示面板具备分区分频显示功能。

第一方面，本发明提供了一种栅极驱动电路，包括：多级移位寄存器；移位寄存器包括：驱动控制模块、级传输出模块、传输控制模块和栅极输出模块；驱动控制模块的第一输出端与级传输出模块的第一控制端连接，驱动控制模块的第二输出端与级传输出模块的第二控制端、传输控制模块的控制端以及栅极输出模块的第一控制端连接，传输控制模块的输出端与栅极输出模块的第二控制端连接；驱动控制模块用于至少根据第一时钟信号和输入信号输出第一控制信号至驱动控制模块的第二输出端，以及输出第二控制信号至驱动控制模块的第一输出端；级传输出模块用于至少根据第一控制信号和第二控制信号输出级传输出信号至级传输出模块的输出端；传输控制模块用于至少根据频率控制信号和第一控制信号输出第三控制信号至所述传输控制模块的输出端；栅极输出模块用于根据第一控制信号和第三控制信号输出栅极驱动信号。

可选地，传输控制模块包括：第一反相器和输出控制单元；第一反相器的输入端作为传输控制模块的控制端，第一反相器的输出端与输出控制单元的输入端连接，输出控制单元的控制端用于输入频率控制信号，输出控制单元的输出端作为传输控制模块的输出端，第一反相器用于对第一控制信号进行反相输出第一反相控制信号，输出控制单元用于至少根据第一反相控制信号和频率控制信号生成第三控制信号；可选地，第二控制信号和第一控制信号的电位高低相反；可选地，第一反相器的第一端用于输入第一电源信号，第一反相器的第二端用于输入第二电源信号。

可选地，频率控制信号包括第一频率控制信号和第二频率控制信号；输出控制单元包括第一晶体管和第二晶体管；第一晶体管的栅极作为输出控制单元的第一控制端，用于输入第一频率控制信号，第一晶体管的第一极作为输出控制单元的输入端，第一晶体管的第二极与第二晶体管的第一极连接，并作为输出控制单元的输出端，第二晶体管的栅极作为输出控制单元的第二控制端，用于输入第二频率控制信号，第二晶体管的第二极用于输入第一电源信号。

可选地，频率控制信号还包括第一频率反控制信号，输出控制单元还包括第三晶体管，第三晶体管的栅极作为输出控制单元的第三控制端，用于输入第一频率反控制信号，或者，输出控制单元还包括第二反相器和第三晶体管，第二反相器的输入端与输出控制单元的第一控制端电连接，用于输入第一频率控制信号，第二反相器的输出端与第三晶体管的栅极电连接；第三晶体管的第一极与第一晶体管的第一极连接，第三晶体管的第二极与第一晶体管的第二极连接；其中，第三晶体管与第一晶体管的沟道类型不同；可选地，第二反相器包括：第四晶体管和第五晶体管；第四晶体管的栅极与第五晶体管的栅极连接，并作为第二反相器的输入端，用于输入第一频率控制信号，第四晶体管的第一极用于输入第一电源信号，第四晶体管的第二极分别与第五晶体管的第一极以及第三晶体管的栅极连接，第五晶体管的第二极用于输入第二电源信号；可选地，至少两个所述移位寄存器共用同一所述第二反相器。

可选地，移位寄存器还包括第六晶体管；第六晶体管的栅极用于输入第二电源信号，传输控制模块的输出端通过第六晶体管与所述栅极输出模块的第二控制端连接。

可选地，第一反相器包括第七晶体管和第八晶体管；第七晶体管的栅极与第八晶体管的栅极连接，并作为第一反相器的输入端，第七晶体管的第一极作为反相器的第一端，用于输入第一电源信号，第七晶体管的第二极与第八晶体管的第一极连接，并作为第一反相器的输出端，第八晶体管的第二极作为第一反相器的第二端，用于输入第二电源信号。

可选地，驱动控制模块包括输入单元、节点反馈单元、第二反相单元和第三反相单元；输入单元用于根据第一时钟信号，以及输入信号生成第二控制信号，第二反相单元的输入端与输入单元的输出端连接，第二反相单元用于对第二控制信号进行反相，生成第一控制信号；第三反相单元的输入端与第二反相单元的输出端连接，第三反相单元用于对第一控制信号进行反相，输出第二反相控制信号，节点反馈单元连接于第三反相单元的输出端和第二反相单元的输入端之间，节点反馈单元用于根据第一时钟信号和/或第一反相时钟信号以及第二反相控制信号控制第二控制信号的电位；可选地，输入单元和节点反馈单元的开关状态相反；可选地，驱动控制模块还包括第一反相单元，第一反相单元的输出端与输入单元和/或节点反馈单元连接，第一反相单元用于对第一时钟信号进行反相，输出第一反相时钟信号；输入单元用于根据第一时钟信号和/或第一反相时钟信号，以及输入信号生成第二控制信号；可选地，至少两个移位寄存器共用同一第一反相单元。第一时钟信号和第一反相时钟信号的电位相反，例如第一时钟信号和第一反相时钟信号的一者跳变为高电平时，另一者跳变为低电平。

可选地，输入单元包括第九晶体管，第九晶体管的栅极用于输入第一反相时钟信号，第九晶体管的第一极用于接收输入信号，并作为输入单元的输入端，第九晶体管的第二极作为输入单元的输出端；和/或，输入单元还包括第十晶体管，第十晶体管的栅极用于输入第一时钟信号，第十晶体管的第一极用于接收输入信号，并作为输入单元的输入端，第十晶体管的第二极作为输入单元的输出端连接；可选地，第十晶体管与第九晶体管的沟道类型不同。可选地，节点反馈单元包括第十一晶体管，第十一晶体管的栅极用于输入第一时钟信号，第十一晶体管的第一极用于接收第二反相控制信号，并作为节点反馈单元的输入端，第十一晶体管的第二极作为节点反馈单元的输出端；和/或，节点反馈单元还包括第十二晶体管，第十二晶体管的栅极用于输入第一反相时钟信号，第十二晶体管的第一极用于接收第二反相控制信号，并作为节点反馈单元的输入端，第十二晶体管的第二极作为节点反馈单元的输出端；可选地，第十二晶体管与第十一晶体管的沟道类型不同。可选地，第一反相单元包括第十三晶体管和第十四晶体管，第十三晶体管的栅极和第十四晶体管的栅极连接，并作为第一反相单元的输入端，用于输入第一时钟信号，第十三晶体管的第一极用于输入第一电源信号，第十三晶体管的第二极与第十四晶体管的第一极连接，并作为第一反相单元的输出端，第十四晶体管的第二极用于输入第二电源信号。可选地，第二反相单元包括第十五晶体管和第十六晶体管，第十五晶体管的栅极与第十六晶体管的栅极连接，并作为第二反相单元的输入端，用于输入第二控制信号，第十五晶体管的第一极用于输入第一电源信号，第十五晶体管的第二极与第十六晶体管的第一极连接，并作为第二反相单元的输出端，第十六晶体管的第二极用于输入第二电源信号。可选地，第三反相单元包括第十七晶体管和第十八晶体管，第十七晶体管的栅极与第十八晶体管的栅极连接，并作为第三反相单元的输入端，用于输入第一控制信号，第十七晶体管的第一极用于输入第一电源信号，第十七晶体管的第二极与第十八晶体管的第一极连接，并作为第三反相单元的输出端，第十八晶体管的第二极用于输入第二电源信号。可选地，驱动控制模块还包括第十九晶体管，第十九晶体管的栅极用于输入第二电源信号，第十九晶体管的第一极分别与输入单元的输出端以及节点反馈单元的输出端连接，第十九晶体管的第二极作为驱动控制模块的第一输出端。

可选地，级传输出模块包括第一输出单元和第二输出单元；第一输出单元的控制端作为级传输出模块的第二控制端，第一输出单元的输入端用于输入第一电源信号，第一输出单元的输出端与第二输出单元的输出端连接，并作为级传输出模块的输出端；第二输出单元的控制端作为级传输出模块的第一控制端，第二输出单元的输入端用于输入第二时钟信号，第一输出单元和第二输出单元用于根据第一控制信号和第二控制信号输出第一电源信号或第二时钟信号作为级传输出信号。可选地，第一输出单元用于根据第一控制信号输出第一电源信号至级传输出模块的输出端；第二输出单元用于根据第二控制信号输出第二时钟信号至级传输出模块的输出端。可选地，第一输出单元包括第二十晶体管，第二十晶体管的栅极作为第一输出单元的控制端，第二十晶体管的第一极作为第一输出单元的输入端，第二十晶体管的第二极作为第一输出单元的输出端。可选地，第二输出单元包括第二十一晶体管和第一电容；第二十一晶体管的栅极作为第二输出单元的控制端，第二十一晶体管的第一极作为第二输出单元的输出端，第二十一晶体管的第二极作为第二输出单元的输入端；第一电容连接于第二十一晶体管的栅极与第一极之间。可选地，前一级移位寄存器的级传输出模块的输出端与下一级移位寄存器的驱动控制模块的输入端连接。

可选地，栅极输出模块包括第三输出单元和第四输出单元；第三输出单元的控制端作为栅极输出模块的第一控制端，第三输出单元的输入端用于输入第一电源信号，第三输出单元的输出端与第四输出单元的输出端连接，并作为栅极输出模块的输出端；第四输出单元的控制端作为栅极输出模块的第二控制端，第四输出单元的输入端用于输入第二时钟信号，第三输出单元和第四输出单元用于根据第一控制信号和第三控制信号输出第一电源信号或第二时钟信号作为栅极驱动信号。可选地，第三输出单元用于根据第一控制信号输出第一电源信号至栅极输出模块的输出端；第四输出单元用于根据第三控制信号输出第二时钟信号至栅极输出模块的输出端。可选地，第三输出单元包括第二电容和第二十二晶体管，第二十二晶体管的栅极作为第三输出单元的控制端，第二十二晶体管的第一极作为第三输出单元的输入端，第二十二晶体管的第二极作为第三输出单元的输出端；第二电容连接于第二十二晶体管的栅极与第一极之间。可选地，第四输出单元包括第三电容和第二十三晶体管，第二十三晶体管的栅极作为第四输出单元的控制端，第二十三晶体管的第一极作为第四输出单元的输出端，第二十三晶体管的第二极作为第四输出单元的输入端；第三电容连接于第二十三晶体管的栅极与第一极之间。

第二方面，本发明提供了一种显示面板，包括第一方面任一项所述的栅极驱动电路。

本发明实施例提供的扫描驱动电路中包括多个移位寄存器，各移位寄存器均包括：驱动控制模块、级传输出模块、传输控制模块和栅极输出模块。通过频率控制信号调整传输控制模块的通断状态，可以控制第三控制信号的高低电平状态，第三控制信号的高低电平状态可以控制栅极输出模块中晶体管的导通状态，从而使栅极输出模块的输出端输出栅极驱动信号，实现对移位寄存器工作模式的控制。通过控制频率控制信号的电位跳变过程，可控制各移位寄存器的工作模式组合方式不同，以使至少两个移位寄存器输出的栅极驱动信号的频率不同，从而实现显示面板的分区分频显示。同时将传输控制模块和栅极输出模块连接至驱动控制模块的同一端(也即驱动控制模块的第二输出端)，可提高移位寄存器工作的稳定性。相比于将传输控制模块和栅极输出模块分别连接至驱动控制模块的不同端，例如，将传输控制模块连接至驱动控制模块的第一输出端，将栅极输出模块连接至驱动控制模块的第二输出端，可以降低传输控制模块对级传输出模块输出脉冲信号的影响。综上所述，相比于现有技术，本发明实施例可以使显示面板支持分区分频显示功能。

应当理解，本部分所描述的内容并非旨在标识本发明的实施例的关键或重要特征，也不用于限制本发明的范围。本发明的其它特征将通过以下的说明书而变得容易理解。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例提供的一种栅极驱动电路的结构示意图；

图2是本发明实施例提供的一种显示面板的三分屏示意图；

图3是本发明实施例提供的一种移位寄存器的结构示意图；

图4是本发明实施例提供的另一种移位寄存器的结构示意图；

图5是本发明实施例提供的另一种移位寄存器的结构示意图；

图6是本发明实施例提供的另一种移位寄存器的结构示意图；

图7是本发明实施例提供的另一种移位寄存器的结构示意图；

图8是本发明实施例提供的另一种移位寄存器的结构示意图；

图9是本发明实施例提供的另一种移位寄存器的结构示意图；

图10是本发明实施例提供的另一种移位寄存器的结构示意图；

图11是本发明实施例提供的另一种移位寄存器的结构示意图；

图12是本发明实施例提供的另一种移位寄存器的结构示意图；

图13是本发明实施例提供的另一种移位寄存器的结构示意图；

图14是本发明实施例提供的一种移位寄存器在第一工作模式下的驱动时序示意图；

图15是本发明实施例提供的一种移位寄存器在第二工作模式下的驱动时序示意图；

图16是本发明实施例提供的一种栅极驱动电路的仿真时序图；

图17是本发明实施例提供的一种显示面板的结构示意图；

图18是本发明实施例提供的另一种移位寄存器的结构示意图；

图19为本发明实施例提供的一种显示装置的结构示意图。

具体实施方式

为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含。本发明实施例提供了一种栅极驱动电路，以使显示面板支持在一个屏幕中分区采用不同频率进行显示的功能。图1是本发明实施例提供的一种栅极驱动电路的结构示意图。如图1所示，该栅极驱动电路包括：多级移位寄存器10，例如级联设置的多个移位寄存器10。各级移位寄存器10可具有相同或类似的结构。图1中示例性地给出了前两级移位寄存器10。移位寄存器10(至少一个移位寄存器10中的每个移位寄存器10)中可包括：驱动控制模块110、级传输出模块120、传输控制模块130和栅极输出模块140。

其中，驱动控制模块110的第一输出端N1与级传输出模块120的第一控制端CTR1连接，驱动控制模块110的第二输出端N2与级传输出模块120的第二控制端CTR2、传输控制模块130的控制端N3以及栅极输出模块140的第一控制端Ctr1连接，传输控制模块130的输出端与栅极输出模块140的第二控制端Ctr2连接。

驱动控制模块110用于至少根据第一时钟信号和输入信号输出第一控制信号至驱动控制模块110的第二输出端N2，以及输出第二控制信号至驱动控制模块110的第一输出端N1；级传输出模块120用于至少根据第一控制信号和第二控制信号输出级传输出信号至级传输出模块120的输出端COUT；传输控制模块130用于至少根据频率控制信号和第一控制信号输出第三控制信号至传输控制模块130的输出端；栅极输出模块140(也即栅极驱动信号输出模块)用于至少根据第一控制信号和第三控制信号输出栅极驱动信号。

传输控制模块130可用于至少根据频率控制信号和第一控制信号输出第三控制信号至传输控制模块130的输出端，以控制栅极输出模块140输出的栅极驱动信号的脉冲信号的频率，可以控制刷新频率。

在一些实施例中，驱动控制模块110用于根据第一时钟信号、第二时钟信号、输入信号、第一电源信号和第二电源信号输出第一控制信号至驱动控制模块110的第二输出端N2，以及输出第二控制信号至驱动控制模块110的第一输出端N1；级传输出模块120用于根据第一控制信号、第二控制信号、第一电源信号和第二电源信号输出级传输出信号至级传输出模块120的输出端COUT；传输控制模块130用于根据频率控制信号、第一控制信号、第一电源信号和第二电源信号输出第三控制信号至传输控制模块130的输出端；栅极输出模块140(也即栅极驱动信号输出模块)用于根据第一控制信号、第三控制信号、第一电源信号和第二电源信号输出栅极驱动信号。

在一些实施例中，驱动控制模块110用于根据第一时钟信号、输入信号、第一电源信号和第二电源信号输出第一控制信号至驱动控制模块110的第二输出端N2，以及输出第二控制信号至驱动控制模块110的第一输出端N1；级传输出模块120用于根据第一控制信号、第二控制信号、第二时钟信号和第一电源信号输出级传输出信号至级传输出模块120的输出端COUT；传输控制模块130用于根据频率控制信号、第一控制信号、第一电源信号和第二电源信号输出第三控制信号至传输控制模块130的输出端；栅极输出模块140(也即栅极驱动信号输出模块)用于根据第一控制信号、第三控制信号、第一电源信号和第二时钟信号输出栅极驱动信号。需要说明的是，本实施例及以下各实施例中，均以此种情况为例进行说明。

可选地，前一级移位寄存器的级传输出模块120的输出端COUT与下一级移位寄存器的驱动控制模块120的输入端CIN连接。

具体地，如图1所示，驱动控制模块110的输入端CIN用于提供输入信号，第一时钟信号输入端CLK1用于提供第一时钟信号，第二时钟信号输入端CLK2用于提供第二时钟信号。第一电源信号输入端PVGH用于提供第一电源信号，第二电源信号输入端PVGL用于提供第二电源信号，频率控制信号输入端SW0用于提供频率控制信号，移位寄存器10的输出端VOUT用于输出栅极驱动信号。栅极驱动信号通过信号线传输至显示面板显示区的像素单元，用于驱动像素单元显示。示例性地，栅极驱动信号可以为扫描信号，也可以为发光控制信号。显示面板包括多行像素单元时，多个移位寄存器10级联，分别为至少一行像素单元提供栅极驱动信号。其中，第一级移位寄存器的输入信号可为驱动芯片向第一级移位寄存器的驱动控制模块110的输入端CIN提供的输入信号，其他级移位寄存器的输入信号为上一级移位寄存器输出的级传输出信号。

示例性的，第一级移位寄存器101接入第一级输入信号，根据第一级输入信号、第一时钟信号、第二时钟信号、第一电源信号和第二电源信号输出第一级级传输出信号，并结合频率控制信号输出第一级栅极驱动信号。其中，第一级级传输出信号作为第二级输入信号，传输至第二级移位寄存器102。第二级移位寄存器102根据第二级输入信号、第一时钟信号、第二时钟信号、第一电源信号和第二电源信号输出第二级级传输出信号(作为第三级输入信号)，并结合频率控制信号输出第二级栅极驱动信号，以此类推。

其中，第一电源信号和第二电源信号中的一者为高电平，另一者为低电平。第一电源信号和第二电源信号可以是电位高低不同的直流电压信号，例如第一电源信号为高电平，第二电源信号为低电平。第一时钟信号和第二时钟信号均为高低电平交替变化的时钟信号。可选地，第一时钟信号和第二时钟信号可以为高低电平时序相反的信号，并且同一周期内，第二时钟信号的任一电压跳变沿晚于第一时钟信号对应的电压跳变沿。第一时钟信号和第二时钟信号的有效脉冲信号可不交叠，图13和图14示例性的画出第一时钟信号和第二时钟信号的有效脉冲信号为低电平脉冲的情况。

针对任一移位寄存器10来说，频率控制信号通过控制传输控制模块130输出的第三控制信号的状态，可以控制栅极输出模块140的输出状态，从而控制移位寄存器10的工作模式。具体而言，传输控制模块130可控制移位寄存器10在以下两种工作模式下工作：

示例性地，以级传输出模块120的第一控制端CTR1的第二控制信号为低电平时级传输出模块120输出第二时钟信号，第二控制端CTR2的第一控制信号为低电平时级传输出模块120输出第一电源信号；频率控制信号为低电平或非使能电平时传输控制模块130输出第一电源信号，频率控制信号为高电平或使能电平时传输控制模块130输出的第三控制信号与第一控制信号的电位相反，传输控制模块130输出的第三控制信号与第二控制信号的电位相同；栅极输出模块140的第一控制端Ctr1为低电平时栅极输出模块140输出第一电源信号，第二控制端Ctr2为低电平时栅极输出模块140输出第二时钟信号，像素单元中的晶体管在低电平导通时为例进行说明。可选地，频率控制信号为使能电平时，第三控制信号与第一控制信号中一者跳变为高电平时，另一者跳变为低电平。可选地，频率控制信号为使能电平时，第三控制信号与第二控制信号同时跳变为高电平，同时跳变为低电平。可选地，频率控制信号为非使能电平时，第三控制信号维持截止电位。

示例性的，对于同一移位寄存器，频率控制信号为使能电平时，级传输出模块120的输出端输出脉冲信号时，传输控制模块130可控制栅极输出模块140的输出端同步输出脉冲信号；频率控制信号为非使能电平时，级传输出模块120的输出端输出脉冲信号时，传输控制模块130可控制栅极输出模块140的输出端维持脉冲信号的非有效电位或截止电位，不会同步输出脉冲信号，从而通过调整频率控制信号的电位，控制栅极输出模块140输出的栅极驱动信号的脉冲信号的频率，可以控制刷新频率。

传输控制模块130和栅极输出模块140连接至驱动控制模块110的同一端(也即驱动控制模块110的第二输出端)，可提高移位寄存器工作的稳定性。相比于将传输控制模块130和栅极输出模块140分别连接至驱动控制模块110的不同端，例如，将传输控制模块130连接至驱动控制模块110的第一输出端，将栅极输出模块140连接至驱动控制模块110的第二输出端，本实施例可以降低传输控制模块130对级传输出模块120输出脉冲信号的影响。

示例性的，第一工作模式，频率控制信号为高电平信号或使能电平信号，频率控制信号能够控制级传控制模块130输出的第三控制信号中包括低电平状态，相当于包括低电平脉冲信号，脉冲信号的有效电位为低电平，脉冲信号的非有效电位为高电平，具体过程如下：

在第一阶段，第一时钟信号为低电平，第二时钟信号、频率控制信号和输入信号为高电平。频率控制信号可为使能电平。驱动控制模块110用于根据第一时钟信号、输入信号、第一电源信号和第二电源信号在其第一输出端N1输出输入信号，在其第二输出端N2输出第二电源信号，使得级传输出模块120的第一控制端CTR1的第二控制信号的电位为高电平，第二控制端CTR2的第一控制信号的电位为低电平，同时使得栅极输出模块140的第一控制端Ctr1为低电平。级传输出模块120根据第二控制端CTR2的第一控制信号输出第一电源信号作为级传输出信号。传输控制模块130根据频率控制信号输出第一电源信号，使得栅极输出模块140第二控制端Ctr2的电位为高电平。栅极输出模块140根据其第一控制端Ctr1的电位输出第一电源信号。也就是说，此时移位寄存器的输出端VOUT输出的栅极驱动信号为高电平。

在第二阶段，第二时钟信号为低电平，第一时钟信号、频率控制信号和输入信号为高电平。频率控制信号可为使能电平。驱动控制模块110用于根据第一时钟信号、输入信号、第一电源信号和第二电源信号在其第一输出端N1保持上一阶段的高电平，在其第二输出端N2输出第二电源信号，使得级传输出模块120的第一控制端CTR1的电位为高电平，第二控制端CTR2的电位为低电平，同时使得栅极输出模块140的第一控制端Ctr1为低电平。级传输出模块120根据第二控制端CTR2的第一控制信号输出第一电源信号作为级传输出信号。传输控制模块130根据频率控制信号输出第一电源信号，使得栅极输出模块140第二控制端Ctr2的电位为高电平。栅极输出模块140根据其第一控制端Ctr1的电位输出第一电源信号。也就是说，此时移位寄存器的输出端VOUT输出的栅极驱动信号为高电平。

在第三阶段，第一时钟信号和输入信号为低电平，第二时钟信号和频率控制信号为高电平。频率控制信号可为使能电平。驱动控制模块110用于根据第一时钟信号、输入信号、第一电源信号和第二电源信号在其第一输出端N1输出输入信号，在其第二输出端N2输出第一电源信号，使得级传输出模块120的第一控制端CTR1的电位为低电平，第二控制端CTR2的电位为高电平，同时使得栅极输出模块140的第一控制端Ctr1为高电平。级传输出模块120根据第一控制端CTR1的第二控制信号输出第二时钟信号作为级传输出信号。也就是说，此时级传输出模块的输出端COUT输出的级传输出信号为高电平。传输控制模块130根据频率控制信号输出第二电源信号，使得栅极输出模块140第二控制端Ctr2的电位为低电平。栅极输出模块140根据其第二控制端Ctr2的电位输出第二时钟信号。也就是说，此时移位寄存器的输出端VOUT输出的栅极驱动信号为高电平。

在第四阶段，第二时钟信号为低电平，第一时钟信号、频率控制信号和输入信号为高电平。频率控制信号可为使能电平。驱动控制模块110用于根据第一时钟信号、输入信号、第一电源信号和第二电源信号在其第一输出端N1输出第二控制信号的低电平状态，在其第二输出端N2输出第一电源信号作为第一控制信号，使得级传输出模块120的第一控制端CTR1的电位为低电平，第二控制端CTR2的电位为高电平，同时使得栅极输出模块140的第一控制端Ctr1为高电平。级传输出模块120根据第一控制端CTR1的第二控制信号输出第二时钟信号作为级传输出信号。也就是说，此时级传输出模块的输出端COUT输出的级传输出信号为低电平，从而可以使得多级移位寄存器均可以正常工作。传输控制模块130根据频率控制信号输出第二电源信号，使得栅极输出模块140第二控制端Ctr2的电位为低电平。栅极输出模块140根据其第二控制端Ctr2的电位输出第二时钟信号。也就是说，此时移位寄存器的输出端VOUT输出的栅极驱动信号为低电平。从而可以实现输入信号的移位输出，即在当前帧内，移位寄存器对应连接的像素单元根据栅极驱动信号正常显示，使得显示面板的显示刷新率与输入信号的频率相同。

第五阶段的工作过程与第一阶段的工作过程相同，此处不再赘述。

在第六阶段，第二时钟信号为低电平、频率控制信号为关断电平或非使能电平，第一时钟信号、第二频率控制信号和输入信号为高电平。驱动控制模块110用于根据第一时钟信号、输入信号、第一电源信号和第二电源信号在其第一输出端N1保持上一阶段的高电平，在其第二输出端N2输出第二电源信号作为第一控制信号，使得级传输出模块120的第一控制端CTR1的电位为高电平，第二控制端CTR2的电位为低电平，同时使得栅极输出模块140的第一控制端Ctr1为低电平。级传输出模块120根据第二控制端CTR2的第一控制信号输出第一电源信号作为级传输出信号。也就是说，此时级传输出模块的输出端COUT输出的级传输出信号为高电平。传输控制模块130根据频率控制信号关断，使得栅极输出模块140第二控制端Ctr2的电位保持为上一阶段的高电平。栅极输出模块140根据其第一控制端Ctr1的电位输出第一电源信号。也就是说，此时移位寄存器的输出端VOUT输出的栅极驱动信号为高电平。其中，上述的关断电平为控制各个模块关断的电平，在一些实施方式中，关断电平例如为高电平，各个模块在高电平时关断，在低电平时导通；在其他一些实施方式中，关断电平例如为低电平，各个模块在低电平时关断，在高电平时导通。

示例性的，第二工作模式，频率控制信号为低电平信号或非使能电平，频率控制信号控制级传控制模块130输出的第三控制信号中只包括高电平状态(输出维持在脉冲信号的非有效电位)。具体过程如下：

在第一阶段，第一时钟信号、输入信号和频率控制信号为低电平，第二时钟信号为高电平。频率控制信号可为非使能电平。驱动控制模块110用于根据第一时钟信号、输入信号、第一电源信号和第二电源信号在其第一输出端N1输出输入信号，在其第二输出端N2输出第一电源信号，使得级传输出模块120的第一控制端CTR1的电位为低电平，第二控制端CTR2的电位为高电平，同时使得栅极输出模块140的第一控制端Ctr 1为高电平。级传输出模块120根据第一控制端CTR1的第二控制信号输出第二时钟信号作为级传输出信号。此时级传输出模块120的输出端COUT输出的级传输出信号为高电平。传输控制模块130根据频率控制信号输出第一电源信号，使得栅极输出模块140第二控制端Ctr2的电位为高电平。由于栅极输出模块140的输出端VOUT与其第二控制端Ctr2之间连接有电容，电容具有自举作用，因此此时栅极输出模块140的输出端VOUT的电位也为高电平。也就是说，此时移位寄存器的输出端VOUT输出的栅极驱动信号为高电平。

在第二阶段，第二时钟信号、频率控制信号为低电平，第一时钟信号和输入信号为高电平。频率控制信号可为非使能电平。驱动控制模块110用于根据第一时钟信号、输入信号、第一电源信号和第二电源信号在其第一输出端N1输出第二控制信号的低电平状态，在其第二输出端N2输出第一电源信号，使得级传输出模块120的第一控制端CTR1的电位为低电平，第二控制端CTR2的电位为高电平，同时使得栅极输出模块140的第一控制端Ctr1为高电平。级传输出模块120根据第一控制端CTR1的第二控制信号输出第二时钟信号作为级传输出信号。也就是说，此时级传输出模块120的输出端COUT输出的级传输出信号为低电平，从而可以使得多级移位寄存器均可以正常工作。传输控制模块130根据频率控制信号输出第一电源信号，使得栅极输出模块140第二控制端Ctr2的电位为高电平。由于栅极输出模块140的输出端VOUT与其第二控制端Ctr2之间连接有电容，电容具有自举作用，因此此时栅极输出模块140的输出端VOUT的电位也为高电平。也就是说，此时移位寄存器的输出端VOUT输出的栅极驱动信号为高电平。无法实现输入信号的移位输出，即在当前帧内，移位寄存器对应连接的像素单元根据栅极驱动信号无法正常显示，从而使得显示面板的显示刷新率小于输入信号的频率，实现了当前移位寄存器对应连接的像素单元的显示刷新率的控制。

在第三阶段，第一时钟信号、频率控制信号为低电平，第二时钟信号和输入信号为高电平。频率控制信号可为非使能电平。驱动控制模块110用于根据第一时钟信号、输入信号、第一电源信号和第二电源信号在其第一输出端N1输出输入信号的高电平状态，在其第二输出端N2输出第二电源信号，使得级传输出模块120的第一控制端CTR1的电位为高电平，第二控制端CTR2的电位为低电平，同时使得栅极输出模块140的第一控制端Ctr1为低电平。级传输出模块120根据第二控制端CTR2的第一控制信号输出第一电源信号作为级传输出信号。也就是说，此时级传输出模块120的输出端COUT输出的级传输出信号为高电平。传输控制模块130根据频率控制信号输出第一电源信号，使得栅极输出模块140第二控制端Ctr2的电位为高电平。栅极输出模块140根据其第一控制端Ctr1的电位输出第一电源信号。也就是说，此时移位寄存器的输出端VOUT输出的栅极驱动信号为高电平。

在第四阶段，第二时钟信号和频率控制信号为低电平，第一时钟信号和输入信号为高电平。频率控制信号可为非使能电平。驱动控制模块110用于根据第一时钟信号、输入信号、第一电源信号和第二电源信号在其第一输出端N1输出第二控制信号的高电平状态，在其第二输出端N2输出第二电源信号，使得级传输出模块120的第一控制端CTR1的电位为高电平，第二控制端CTR2的电位为低电平，同时使得栅极输出模块140的第一控制端Ctr1为低电平。级传输出模块120根据第二控制端CTR2的第一控制信号输出第一电源信号作为级传输出信号。也就是说，此时级传输出模块120的输出端COUT输出的级传输出信号为高电平。传输控制模块130根据频率控制信号输出第一电源信号，使得栅极输出模块140第二控制端Ctr2的电位为高电平。栅极输出模块140根据其第一控制端Ctr1的电位输出第一电源信号。也就是说，此时移位寄存器的输出端VOUT输出的栅极驱动信号为高电平。

在一些实施例中，各级栅极驱动信号通过各行扫描线传输至各行像素电路中与数据写入过程相关的功能模块中。当某一级移位寄存器10工作于第一工作模式时，由于栅极驱动信号包含导通电平，可控制对应行的像素电路进行数据刷新，使该行像素电路的当前帧为刷新帧；而当某一级移位寄存器10工作于第二工作模式时，由于栅极驱动信号不包含导通电平，对应行的像素电路无法进行数据刷新，使该行像素电路的当前帧为保持帧。因此，栅极驱动信号的频率决定着像素电路的数据刷新频率。基于此，可通过控制频率控制信号的电位跳变，在每帧显示中控制各移位寄存器10的工作模式，来实现显示装置在列方向上的分区不同频率的显示。

以图2中的三分屏为例，假设显示面板自上而下划分为第一显示区A1、第二显示区A2和第三显示区A3，三个显示区的刷新频率例如依次为第一刷新频率f1、第二刷新频率f2和第一刷新频率f1，f1＞f2。那么，自第一显示区A1至第二显示区A2相当于实现显示频率由高转低的分频显示，自第二显示区A2至第三显示区A3相当于实现显示频率由低转高的分频显示。其中，各显示区的大小由提供对应频率的栅极驱动信号的移位寄存器10的数量决定。以每个显示区对应两级移位寄存器10为例，第一显示区A1和第三显示区A3所对应的移位寄存器10所输出栅极信号的频率为第一刷新频率f1，例如设置第1级、第2级、第5级和第6级移位寄存器10在每个显示帧都工作于第一工作模式。第二显示区A2所对应的移位寄存器10所输出栅极驱动信号的频率为第二刷新频率f2，例如设置第3级和第4级移位寄存器10在部分显示帧工作于第一工作模式，并在部分显示帧工作于第二工作模式。也就是说，通过控制频率控制信号在部分显示帧中保持传输控制模块130输出的第三控制信号为关断电平，可以使得移位寄存器10在部分显示帧中工作于第二工作模式，通过控制频率控制信号在部分显示帧中进行电位跳变，可以使得在部分显示帧中传输控制模块130输出的第三控制信号中包括导通电平，可以使得移位寄存器10在部分显示帧中工作于第一工作模式，以使至少两个移位寄存器10输出的栅极驱动信号的频率不同，以实现显示面板的分区分频显示。以及，通过调整频率控制信号在一帧显示中的电位跳变时间，可以调整移位寄存器10工作模式切换的分界位置，从而实现对显示面板显示分区位置的调整。一级移位寄存器10连接至少一行像素电路，一帧中处于第一工作模式的移位寄存器10的数量决定着本帧中进行刷新的像素电路行数。

本发明实施例提供的栅极驱动电路中包括多个移位寄存器，各移位寄存器均包括：驱动控制模块、级传输出模块、传输控制模块和栅极输出模块。通过频率控制信号调整传输控制模块的通断状态，控制第三控制信号的高低电平状态，第三控制信号的高低电平状态可以控制栅极输出模块中晶体管的导通状态，从而使栅极输出模块的输出端输出栅极驱动信号，实现对移位寄存器工作模式的控制。通过控制频率控制信号的电位跳变过程，可控制各移位寄存器的工作模式组合方式不同，以使至少两个移位寄存器输出的栅极驱动信号的频率不同，从而实现显示面板的分区分频显示。同时将传输控制模块和栅极输出模块连接至驱动控制模块的同一端(也即驱动控制模块的第二输出端)，可提高移位寄存器工作的稳定性。相比于将传输控制模块和栅极输出模块分别连接至驱动控制模块的不同端，例如，将传输控制模块连接至驱动控制模块的第一输出端，将栅极输出模块连接至驱动控制模块的第二输出端，可以降低传输控制模块对级传输出模块输出脉冲信号的影响。综上，相比于现有技术，本发明实施例可以使显示面板支持分区分频显示功能。

下面首先对移位寄存器10的结构进行示例性说明，再对基于栅极驱动电路驱动显示面板进行分区多频显示的具体驱动过程进行示例性说明。

图3是本发明实施例提供的一种移位寄存器的结构示意图。参见图3，可选地，传输控制模块130包括：第一反相器131和输出控制单元132。

第一反相器131的输入端作为传输控制模块130的控制端N3，第一反相器131的输出端与输出控制单元132的输入端连接，输出控制单元132的控制端用于输入频率控制信号，输出控制单元132的输出端作为传输控制模块130的输出端，第一反相器131用于对第一控制信号进行反相输出第一反相控制信号，输出控制单元131用于至少根据第一反相控制信号和频率控制信号生成第三控制信号。

可选地，第二控制信号和第一控制信号的电位高低相反。

可选地，第一反相器131的第一端用于输入第一电源信号，第一反相器131的第二端用于输入第二电源信号。

在一些实施例中，输出控制单元131用于根据第一反相控制信号、第一电源信号和频率控制信号生成第三控制信号。

图4是本发明实施例提供的另一种移位寄存器的结构示意图，参见图4，可选地，频率控制信号包括第一频率控制信号和第二频率控制信号；输出控制单元包括第一晶体管M1和第二晶体管M2。

第一晶体管M1的栅极作为输出控制单元132的第一控制端，用于输入第一频率控制信号，第一晶体管M1的第一极作为输出控制单元132的输入端，第一晶体管M1的第二极与第二晶体管M2的第一极连接，并作为输出控制单元132的输出端，第二晶体管M2的栅极作为输出控制单元132的第二控制端，用于输入第二频率控制信号，第二晶体管M2的第二极用于输入第一电源信号。示例性的，本实施例设置的输出控制单元132可由两个晶体管构成，使传输控制模块130结构简单，易于实现。

具体地，第一频率控制信号输入端C1用于提供第一频率控制信号，第二频率控制信号输入端C2用于提供第二频率控制信号。图4中示例性地示出了第一晶体管M1为N型晶体管、第二晶体管M3为P型晶体管。第一晶体管M1根据第一频率控制信号导通或关断，在第一频率控制信号为导通电平时，第一晶体管M1导通并将反相的第一控制信号输出至栅极输出模块的第二控制端Ctr2(相当于第一节点Q1)。由此可以通过控制第一频率控制信号的导通电平的频率控制第一晶体管M1输出反相的第一控制信号的频率。

第二晶体管M2根据第二频率控制信号导通或关断，在第二频率控制信号为导通电平时，第二晶体管M2导通并将第一电源信号输出至栅极输出模块的第二控制端Ctr2(相当于第一节点Q1)。由此可以通过第二频率控制信号的导通电平的频率控制第二晶体管M2输出第一电源信号的频率。

其中，上述的导通电平为控制各个晶体管导通的电平，在一些实施方式中，至少部分模块中的晶体管包括N沟道的晶体管时，导通电平例如为高电平，N沟道的晶体管在高电平时导通，在低电平时关断；在其他一些实施方式中，至少部分模块中的晶体管包括P沟道的晶体管时，导通电平例如为低电平，P沟道的晶体管在低电平时导通，在高电平时关断。

图5是本发明实施例提供的另一种移位寄存器的结构示意图，参见图5，可选地，频率控制信号还包括第一频率反控制信号，输出控制单元132还包括第三晶体管M3，第三晶体管M3的栅极作为输出控制单元132的第三控制端，用于输入第一频率反控制信号，

第三晶体管M3的第一极与第一晶体管M1的第一极连接，第三晶体管M3的第二极与第一晶体管M1的第二极连接。

其中，第三晶体管M3与第一晶体管M1的沟道类型不同。示例性地，当第一晶体管M1为P沟道的晶体管时，则第三晶体管M3为N沟道的晶体管；当第一晶体管M1为N沟道的晶体管时，则第三晶体管M3为P沟道的晶体管。图5示意性给出了第一晶体管M1为N沟道的晶体管，第三晶体管M3为P沟道的晶体管的情况。

具体的，第一频率反控制信号输入端C1B用于提供第一频率反控制信号。由于第一频率控制信号和第一频率反控制信号互为高低电平时序相反的信号，并且第三晶体管M3与第一晶体管M1的沟道类型不同，因此第一晶体管M1和第三晶体管M3同时导通和关断，也就是说，新增的第三晶体管M3不影响第一晶体管M1的导通和关断。本实施例通过将第一晶体管M1和第三晶体管M3并联在一起组成一个CMOS传输门，充分利用了NMOS晶体管和PMOS晶体管互补的电学特性，可以得到一种无论传输高电平还是低电平，其开态电阻能够保持较低值的控制开关，这种控制开关具备互补晶体管传输门的结构特征及其电学信号传输完整性的优势，可以增加栅极驱动电路的稳定性。

图6是本发明实施例提供的另一种移位寄存器的结构示意图，参见图6，在图4实施例的基础上，可选地，输出控制单元132还包括第二反相器133和第三晶体管M3，第二反相器133的输入端与输出控制单元130的第一控制端电连接，用于输入第一频率控制信号，第二反相器133的输出端与第三晶体管M3的栅极电连接。第二反相器133的第一端用于输入第一电源信号，所述第二反相器133的第二端用于输入第二电源信号。

可选的，第二反相器133包括第四晶体管M4和第五晶体管M5；第四晶体管M4的栅极与第五晶体管M5的栅极连接，并作为第二反相器133的输入端，用于输入第一频率控制信号，第四晶体管M4的第一极用于输入第一电源信号，第四晶体管M4的第二极分别与第五晶体管M5的第一极以及第三晶体管M3的栅极连接，第五晶体管M5的第二极用于输入第二电源信号。

第三晶体管M3的第一极与第一晶体管M1的第一极连接，第三晶体管M3的第二极与第一晶体管M1的第二极连接；其中，第三晶体管M3与第一晶体管M1的沟道类型不同。

可选地，至少两个移位寄存器共用同一第二反相器133。可以减少第二反相器133的数量，降低成本。示例性的，全部移位寄存器共用同一第二反相器133。

具体地，第四晶体管M4和第五晶体管M5组成CMOS反相器，因此当第一频率控制信号为高电平时，第四晶体管M4关断，第五晶体管M5导通，将第二电源信号(例如可为低电平)输出至第二节点Q2。当第一频率控制信号为低电平时，第四晶体管M4导通，第五晶体管M5关断，将第一电源信号(例如可为高电平)输出至第二节点Q2。第三晶体管M3根据第二节点Q2的电位导通或关断，在第二节点Q2的电位为导通电平时，第三晶体管T3导通并将反相的第一控制信号传输至第一节点Q1。

图7是本发明实施例提供的另一种移位寄存器的结构示意图，参见图7，在上述各实施例的基础上，可选地，移位寄存器10还包括第六晶体管M6；第六晶体管M6的栅极用于输入第二电源信号(相当于第六晶体管M6的导通电平)，传输控制模块130的输出端通过第六晶体管M6与栅极输出模块140的第二控制端Ctr2连接。

具体地，图7示例性地示出了第六晶体管M6为P型晶体管。第二电源信号为低电平。第六晶体管M6相当于常开模块。当栅极驱动电路的输出端输出的栅极驱动信号由高电平跳变为低电平，栅极输出模块140中电容的耦合作用使得第一节点Q1的电位小于低电平电位时，可以避免该低电平电位传输至输出控制单元132，避免输出控制单元132内的器件损坏。例如，输出控制单元132包括第一晶体管M1、第二晶体管M2和第三晶体管M3时，可以避免第一晶体管M1和第三晶体管M3的第二极电位，第二晶体管M3第一极的电位太低，导致第一晶体管M1和第三晶体管M3的栅极电位与第二极电位差值太大造成的器件损坏，导致第二晶体管M2的栅极电位与第一极电位差值太大造成的器件损坏。

图8是本发明实施例提供的另一种移位寄存器的结构示意图，参见图8，可选地，第一反相器131包括第七晶体管M7和第八晶体管M8。

第七晶体管M7的栅极与第八晶体管M8的栅极连接，并作为第一反相器131的输入端，第七晶体管M7的第一极作为第一反相器131的第一端，用于输入第一电源信号，第七晶体管M7的第二极与第八晶体管M8的第一极连接，并作为第一反相器131的输出端，第八晶体管M8的第二极作为第一反相器131的第二端，用于输入第二电源信号。第七晶体管M7和第八晶体管M8的开关状态可相反，第七晶体管M7和第八晶体管M8中的一者由导通变为关断，另一者由关断变为导通。

具体地，第七晶体管M7和第八晶体管M8组成CMOS反相器，因此当第一控制信号为高电平时，使得第三节点Q3的电位为高电平，第三节点Q3的电位的高电平控制第七晶体管M7关断，第八晶体管M8导通，将第二电源信号(例如可为低电平)输出至第四节点Q4。当第一控制信号为低电平时，第七晶体管M7导通，第八晶体管M8关断，将第一电源信号(例如可为高电平)输出至第四节点Q4。

下面对驱动控制模块110的结构进行进一步说明，但不作为对本申请的限定。图9是本发明实施例提供的另一种移位寄存器的结构示意图，参见图9，可选地，驱动控制模块110包括输入单元111、节点反馈单元112、第二反相单元114和第三反相单元115。

输入单元111用于根据第一时钟信号以及输入信号生成第二控制信号，第二反相单元114的输入端与输入单元111的输出端连接，第二反相单元114用于对第二控制信号进行反相，生成第一控制信号；第三反相单元115的输入端与第二反相单元114的输出端连接，第三反相单元115用于对第一控制信号进行反相，输出第二反相控制信号，节点反馈单元112连接于第三反相单元115的输出端和第二反相单元114的输入端之间，节点反馈单元112用于根据第一时钟信号和/或第一反相时钟信号，以及第二反相控制信号控制第二控制信号的电位。可选地，输入单元111和节点反馈单元112的开关状态相反，输入单元111和节点反馈单元112中的一者由导通变为关断，另一者由关断变为导通。

可选地，继续参考图9，驱动控制模块110还包括第一反相单元113，第一反相单元113的输出端与输入单元111和/或节点反馈单元112连接，第一反相单元113用于对第一时钟信号进行反相，输出第一反相时钟信号；输入单元111用于根据第一时钟信号和/或第一反相时钟信号，以及输入信号生成第二控制信号；可选地，至少两个移位寄存器共用同一第一反相单元113。示例性的，奇数级移位寄存器共用同一第一反相单元113。示例性的，偶数级移位寄存器共用同一第一反相单元113。第一时钟信号和第一反相时钟信号的电位相反，例如第一时钟信号和第一反相时钟信号中的一者跳变为高电平时，另一者跳变为低电平。

示例性地，当第一时钟信号为高电平时，第一反相单元113将第二电源信号对应的低电平信号传输至第五节点Q5，使得第五节点Q5的电位降低。当第五节点Q5的电位为低电平时，输入单元111关断，节点反馈单元112导通，将第六节点Q6对应的电平信号传输至第七节点Q7，并将第七节点Q7的电平信号输出作为第二控制信号；当第七节点Q7的电平信号为高电平时，第二反相单元114将第二电源信号传输至第二输出端N2作为第一控制信号。当第二输出端N2的第一控制信号为低电平时，第三反相单元115将第一电源信号输出至第六节点Q6。如此，实现了对第六节点Q6电位的维持。

当第一时钟信号为低电平时，第一反相单元113将第一电源信号对应的高电平信号传输至第五节点Q5，使得第五节点Q5的电位升高。当第五节点Q5的电位为高电平时，节点反馈单元112关断，输入单元111导通，将输入信号传输至第七节点Q7，并将第七节点Q7的电平信号输出作为第二控制信号；当第七节点Q7的电平信号为低电平时，第二反相单元114将第一电源信号传输至第二输出端N2作为第一控制信号。当第二输出端N2的第一控制信号为高电平时，第三反相单元115将第二电源信号输出至第六节点Q6。

图10是本发明实施例提供的另一种移位寄存器的结构示意图，参见图10，可选地，输入单元111包括第九晶体管M9，第九晶体管M9的栅极用于输入第一反相时钟信号，第九晶体管M9的第一极用于接收输入信号，并作为输入单元111的输入端，第九晶体管M9的第二极作为输入单元111的输出端。

和/或，输入单元111包括第十晶体管M10，第十晶体管M10的栅极用于输入第一时钟信号，第十晶体管M10的第一极用于接收输入信号，并作为输入单元111的输入端，第十晶体管M10的第二极作为输入单元111的输出端；可选地，第十晶体管M10与第九晶体管M9的沟道类型不同。

具体地，图10示例性给出了输入单元111同时包括第九晶体管M9和第十晶体管M10的情况。第九晶体管M9和第十晶体管M10的开关状态可相同，相当于同时导通，同时关断。可以理解的是，在一些实施例中，输入单元11可以只包括第九晶体管M9。在另一些实施例中，输入单元111也可以只包括第十晶体管M10。其中，第九晶体管M9和第十晶体管M10并联组成一个CMOS传输门，在导通时将输入信号传输至第七节点Q7。

可选地，节点反馈单元112包括第十一晶体管M11，第十一晶体管M11的栅极用于输入第一时钟信号，第十一晶体管M11的第一极用于接收第二反相控制信号，并作为节点反馈单元112的输入端，第十一晶体管M11的第二极作为节点反馈单元112的输出端。

和/或，节点反馈单元112还包括第十二晶体管M12，第十二晶体管M12的栅极用于输入第一反相时钟信号，第十二晶体管M12的第一极用于接收第二反相控制信号，并作为节点反馈单元112的输入端，第十二晶体管M12的第二极作为节点反馈单元112的输出端；其中，第十二晶体管M12与第十一晶体管M11的沟道类型不同。

具体地，图10示例性给出了节点反馈单元112同时包括第十一晶体管M11和第十二晶体管M12的情况。第十一晶体管M11和第十二晶体管M12的开关状态可相同。可以理解的是，在一些实施例中，节点反馈单元112可以只包括第十一晶体管M11。在另一些实施例中，节点反馈单元112也可以只包括第十二晶体管M12。其中，第十一晶体管M11和第十二晶体管M12并联组成一个CMOS传输门，在导通时将第二反相信号传输至第一输出端N1。

可选地，第一反相单元113包括第十三晶体管M13和第十四晶体管M14，第十三晶体管M13的栅极和第十四晶体管M14的栅极连接，并作为第一反相单元的输入端，用于输入第一时钟信号，第十三晶体管M13的第一极用于输入第一电源信号，第十三晶体管M13的第二极与第十四晶体管M14的第一极连接，并作为第一反相单元的输出端，第十四晶体管M14的第二极用于输入第二电源信号。第十三晶体管M13和第十四晶体管M14的开关状态可相反，第十三晶体管M13和第十四晶体管M14中的一者由导通变为关断，另一者由关断变为导通。

具体地，第十三晶体管M13和第十四晶体管M14组成CMOS反相器，因此当第一时钟信号为高电平时，第十三晶体管M13关断，第十四晶体管M14导通，将第二电源信号(例如可以是低电平)输出至第五节点Q5。当第一时钟信号为低电平时，第十三晶体管M13导通，第十四晶体管M14关断，将第一电源信号(例如可以是高电平)输出至第五节点Q5。

可选地，第二反相单元114包括第十五晶体管M15和第十六晶体管M16，第十五晶体管M15的栅极与第十六晶体管M16的栅极连接，并作为第二反相单元的输入端，用于输入第二控制信号，第十五晶体管M15的第一极用于输入第一电源信号，第十五晶体管M15的第二极与第十六晶体管M16的第一极连接，并作为第二反相单元的输出端，第十六晶体管M16的第二极用于输入第二电源信号。第十五晶体管M15和第十六晶体管M16的开关状态可相反，第十五晶体管M15和第十六晶体管M16中的一者由导通变为关断，另一者由关断变为导通。

具体地，第十五晶体管M15和第十六晶体管M16组成CMOS反相器，因此当第二控制信号为高电平时，第十五晶体管M15关断，第十六晶体管M16导通，将第二电源信号(例如可以是低电平)输出至第二输出端N2。当第二控制信号为低电平时，第十五晶体管M15导通，第十六晶体管M16关断，将第一电源信号(例如可以是高电平)输出至第二输出端N2。

可选地，第三反相单元115包括第十七晶体管M17和第十八晶体管M18，第十七晶体管M17的栅极与第十八晶体管M18的栅极连接，并作为第三反相单元的输入端，用于输入第一控制信号，第十七晶体管M17的第一极用于输入第一电源信号，第十七晶体管M17的第二极与第十八晶体管M18的第一极连接，并作为第三反相单元的输出端，第十八晶体管M18的第二极用于输入第二电源信号。第十七晶体管M17和第十八晶体管M18的开关状态可相反，第十七晶体管M17和第十八晶体管M18中的一者由导通变为关断，另一者由关断变为导通。

具体地，第十七晶体管M17和第十八晶体管M18组成CMOS反相器，因此当第一控制信号为高电平时，第十七晶体管M17关断，第十八晶体管M18导通，将第二电源信号(例如可以是低电平)输出至第六节点Q6。当第一控制信号为低电平时，第十七晶体管M17导通，第十八晶体管M18关断，将第一电源信号(例如可以是高电平)输出至第六节点Q6。

可选地，驱动控制模块110还包括第十九晶体管M19，第十九晶体管M19的栅极用于输入第二电源信号(相当于第十九晶体管M19的导通电平)，第十九晶体管M19的第一极分别与输入单元111的输出端以及节点反馈单元112的输出端连接，第十九晶体管M19的第二极作为驱动控制模块110的第一输出端N1。第十九晶体管M19相当于常开模块。

通过在驱动控制模块110的输出端设置第十九晶体管M19，当级传输出模块120的输出端输出的级传输出信号由高电平跳变为低电平，级传输出模块12中电容的耦合作用使得第一输出端N1的电位小于低电平电位时，可以避免该低电平电位传输至驱动控制模块110，避免驱动控制模块110内的器件损坏。例如，驱动控制模块110包括第十九晶体管M19时，可以避免输入单元11中第九晶体管M9和第十晶体管M10的第二极的电位太低，导致第九体管M9和第十晶体管M10的栅极电位与第二极电位差值太大造成的器件损坏。

图11是本发明实施例提供的另一种移位寄存器的结构示意图，参见图11，可选地，级传输出模块120包括第一输出单元121和第二输出单元122；第一输出单元121的控制端作为级传输出模块120的第二控制端CTR2，第一输出单元121的输入端用于输入第一电源信号，第一输出单元121的输出端与第二输出单元122的输出端连接，并作为级传输出模块120的输出端；第二输出单元122的控制端作为级传输出模块120的第一控制端CTR1，第二输出单元122的输入端用于输入第二时钟信号，第一输出单元121和第二输出单元122用于根据第一控制信号和第二控制信号输出第一电源信号或第二时钟信号作为级传输出信号。可选地，第一输出单元121用于根据第一控制信号输出第一电源信号至级传输出模块120的输出端；第二输出单元122用于根据第二控制信号输出第二时钟信号至级传输出模块120的输出端。可选地，第一输出单元121包括第二十晶体管M20，第二十晶体管M20的栅极作为第一输出单元121的控制端，第二十晶体管M20的第一极作为第一输出单元121的输入端，第二十晶体管M20的第二极作为第一输出单元121的输出端。

可选地，第二输出单元122包括第二十一晶体管M21和第一电容Ca1；第二十一晶体管M21的栅极作为第二输出单元122的控制端，第二十一晶体管M21的第一极作为第二输出单元122的输出端，第二十一晶体管M21的第二极作为第二输出单元122的输入端；第一电容Ca1连接于第二十一晶体管M21的栅极与第一极之间。

具体地，图11示例性地示出了第二十晶体管M20和第二十一晶体管M21为P型晶体管的情况。当第一控制信号为低电平，第二控制信号为高电平时，第二十晶体管M20导通，第二十一晶体管M21关断，第二十晶体管M20将第一电源信号传输至级传输出模块120的输出端作为级传输出信号输出。当第一控制信号为高电平，第二控制信号为低电平时，第二十晶体管M20关断，第二十一晶体管M21导通，第二十一晶体管M21将第二时钟信号传输至级传输出模块120的输出端作为级传输出信号输出。

需要说明的是，当第一控制信号为高电平，第二控制信号为低电平时，即当第二十晶体管M20关断，第二十一晶体管M21导通时，级传输出模块120输出级传输出级传输出信号的有效电平(也即输出脉冲信号)，也就是说，当级传输出信号为有效电平时，由于第二十晶体管M20关断，第二十一晶体管M21导通，因此驱动控制模块110第一输出端N1的负载较大，驱动控制模块110第二输出端N2的负载较小，因此通过将传输控制模块130和栅极输出模块140连接至驱动控制模块110的第二输出端N2，可以降低传输控制模块130对级传输出模块120输出脉冲信号的影响。同时，第二十一晶体管M21的栅极(即驱动控制模块110的第一输出端N1)连接有第一电容Ca1，而第二十晶体管M20的栅极(即驱动控制模块110的第二输出端N2)不存在电容。驱动控制模块110的第二输出端N2电位的稳定性高于驱动控制模块110第一输出端N1电位的稳定性。

继续参考图11，可选地，栅极输出模块140包括第三输出单元140和第四输出单元142。

第三输出单元141的控制端作为栅极输出模块140的第一控制端Ctr1，第三输出单元141的输入端用于输入第一电源信号，第三输出单元141的输出端与第四输出单元142的输出端连接，并作为栅极输出模块140的输出端；第四输出单元141的控制端作为栅极输出模块140的第二控制端Ctr2，第四输出单元142的输入端用于输入第二时钟信号，第三输出单元141和第四输出单元142用于根据第一控制信号和第三控制信号输出第一电源信号或第二时钟信号作为栅极驱动信号。

可选地，第三输出单元141用于根据第一控制信号输出第一电源信号至栅极输出模块140的输出端VOUT；第四输出单元142用于根据第三控制信号输出第二时钟信号至栅极输出模块140的输出端VOUT。

可选地，第三输出单元141包括第二电容Ca2和第二十二晶体管M22，第二十二晶体管M22的栅极作为第三输出单元141的控制端，第二十二晶体管M22的第一极作为第三输出单元141的输入端，第二十二晶体管M22的第二极作为第三输出单元141的输出端；第二电容Ca2连接于第二十二晶体管M22的栅极与第一极之间。

可选地，第四输出单元142包括第三电容Ca3和第二十三晶体管M23，第二十三晶体管M23的栅极作为第四输出单元142的控制端，第二十三晶体管M23的第一极作为第四输出单元142的输出端，第二十三晶体管M23的第二极作为第四输出单元142的输入端；第三电容Ca3连接于第二十三晶体管M23的栅极与第一极之间。

具体地，图11示例性地示出了第二十二晶体管M22和第二十三晶体管M23为P型晶体管的情况。当第一控制信号为低电平，第二控制信号为高电平时，第二十二晶体管M22导通，第二十三晶体管M23关断，第二十二晶体管M22将第一电源信号传输至栅极输出模块140的输出端作为栅极驱动信号输出。当第一控制信号为高电平，第二控制信号为低电平时，第二十二晶体管M22关断，第二十三晶体管M23导通，第二十三晶体管M23将第二时钟信号传输至栅极输出模块140的输出端作为栅极驱动信号输出。

图12是本发明实施例提供的另一种移位寄存器的结构示意图，参见图12，可选的，第二输出单元122的输入端用于输入第二电源信号V2。第二输出单元122用于根据第二控制信号输出第二电源信号至级传输出模块120的输出端COUT。第二电源信号可为级传输出信号的脉冲信号的有效电平，也即第二输出单元导通，可生成级传输出信号的脉冲信号，相当于将输入信号的脉冲信号进行移位输出。可选的，第四输出单元142的输入端用于输入第二电源信号。第四输出单元142用于根据第三控制信号输出第二电源信号至栅极输出模块140的输出端VOUT。第二电源信号可为栅极驱动信号的脉冲信号的有效电平，也即第四输出单元142导通，可生成栅极驱动信号的脉冲信号，相当于将输入信号的脉冲信号进行移位输出。可选的，第二电源信号V2可为高电平VGH，可通过第二电源信号线提供；第一电源信号V1可为低电平VGL，可通过第一电源信号线提供。

图13是本发明实施例提供的另一种移位寄存器的结构示意图，参见图13，可选地，移位寄存器10包括：驱动控制模块110、级传输出模块120、传输控制模块130和栅极输出模块140。

传输控制模块130包括：第一反相器131和输出控制单元132；频率控制信号包括第一频率控制信号、第二频率控制信号和第一频率反控制信号；输出控制单元包括第一晶体管M1、第二晶体管M2和第三晶体管M3。第一反相器131包括第七晶体管M7和第八晶体管M8。可选地，移位寄存器10还包括第六晶体管M6。

驱动控制模块110包括输入单元111、节点反馈单元112、第一反相单元113、第二反相单元114和第三反相单元115。输入单元111包括第九晶体管M9和第十晶体管M10；节点反馈单元112包括第十一晶体管M11和第十二晶体管M12；第一反相单元113包括第十三晶体管M13和第十四晶体管M14；第二反相单元114包括第十五晶体管M15和第十六晶体管M16；第三反相单元115包括第十七晶体管M17和第十八晶体管M18；可选地，驱动控制模块110还包括第十九晶体管M19。

级传输出模块120包括第一输出单元121和第二输出单元122；第一输出单元121包括第二十晶体管M20；第二输出单元122包括第二十一晶体管M21和第一电容Ca1。第二输出单元122的输入端用于输入第二时钟信号。

栅极输出模块140包括第三输出单元140和第四输出单元142。第三输出单元141包括第二电容Ca2和第二十二晶体管M22，第四输出单元142包括第三电容Ca3和第二十三晶体管M23。第四输出单元142的输入端用于输入第二时钟信号。

图14是本发明实施例提供的一种移位寄存器在第一工作模式下的驱动时序示意图。结合图13和图14，以第一电源信号为高电平，第二电源信号为低电平为例进行说明。其中，cin为驱动控制模块110输入端CIN提供的输入信号的时序，clk1为第一时钟信号输入端CLK1提供的第一时钟信号的时序，clk2为第二时钟信号输入端CLK2提供的第二时钟信号的时序，c1为第一频率控制信号输入端C1提供的第一频率控制信号的时序，c1b为第一频率反控制信号输入端C1B提供的第一频率反控制信号的时序，c2为第一频率控制信号输入端C2提供的第一频率控制信号的时序，vout为栅极驱动电路在第一工作模式下输出端VOUT输出的栅极驱动信号的时序。以下通过图13和图18说明移位寄存器的工作原理。

在第一工作模式下，该移位寄存器的驱动过程包括：

第一阶段T1，第一时钟信号和第一频率反控制信号为低电平，第二时钟信号、第一频率控制信号、第二频率控制信号和输入信号为高电平。第十三晶体管M13导通，第十四晶体管M14关断，第一电源信号传输至第五节点Q5，第十一晶体管M11和第十二晶体管M12关断，第九晶体管M9和第十晶体管M10导通，输入信号的高电平通过第九晶体管M9和第十晶体管M10组成的CMOS传输门传输至第七节点Q7使第十六晶体管M16导通，第二电源信号的低电平作为第一控制信号通过第十六晶体管M16传输至第二输出端N2，使得第十七晶体管M17和第二十晶体管M20导通，第十七晶体管M17将第一电源信号传输至第六节点Q6，第二十晶体管M20将第一电源信号输出至级传控制模块120的输出端作为级传输出信号。第十九晶体管M19导通，将输入信号的高电平输出为第二控制信号，使得第二十一晶体管M21关断。由于第一电容Ca1的耦合作用，级传输出信号保持高电平。第一控制信号(即第二电源信号的低电平)传输至第二十二晶体管M22的栅极，控制第二十二晶体管M22导通，第二十二晶体管M22将第一电源信号输出至栅极控制模块140的输出端作为栅极驱动信号。第一控制信号还传输至第三节点Q3，控制第七晶体管M7导通，第一电源信号通过第七晶体管M7传输至第四节点Q4。由于第一频率控制信号和第二频率控制信号为高电平，第一频率反控制信号为低电平，相当于各频率控制信号为各自对应的使能电平，因此第一晶体管M1和第三晶体管M3导通，第二晶体管M2关断，第四节点Q4的高电平通过第一晶体管M1、第三晶体管M3和第六晶体管M6传输至栅极输出模块140的第二控制端Ctr2作为第三控制信号，使得第二十三晶体管M23关断。

第二阶段T2，第二时钟信号和第一频率反控制信号为低电平，第一时钟信号、第一频率控制信号、第二频率控制信号和输入信号为高电平。第十三晶体管M13关断，第十四晶体管M14导通，第二电源信号传输至第五节点Q5，第九晶体管M9和第十晶体管M10关断，第十一晶体管M11和第十二晶体管M12导通，由于第一阶段T1第六节点Q6为高电平，因此第六节点Q6的高电平通过第十一晶体管M11和第十二晶体管M12组成的CMOS传输门传输至第七节点Q7使第十六晶体管M16导通，第二电源信号的低电平作为第一控制信号通过第十六晶体管M16传输至第二输出端N2，使第十七晶体管M17和第二十晶体管M20导通，第十七晶体管M17将第一电源信号传输至第六节点Q6，使得第六节点Q6的电位维持在高电平。第二十晶体管M20将第一电源信号输出至级传控制模块120的输出端作为级传输出信号。第十九晶体管M19导通，将输入信号的高电平输出为第二控制信号，第二十一晶体管M21关断。由于第一电容Ca1的耦合作用，级传输出信号保持高电平。第一控制信号(即第二电源信号的低电平)传输至第二十二晶体管M22的栅极，控制第二十二晶体管M22导通，第二十二晶体管M22将第一电源信号输出至栅极控制模块140的输出端作为栅极驱动信号。第一控制信号还传输至第三节点Q3，控制第七晶体管M7导通，第一电源信号通过第七晶体管M7传输至第五节点Q5。由于第一频率控制信号和第二频率控制信号为高电平，第一频率反控制信号为低电平，相当于各频率控制信号为各自对应的使能电平，因此第一晶体管M1和第三晶体管M3导通，第二晶体管M2关断，第五节点Q5的高电平通过第一晶体管M1、第三晶体管M3和第六晶体管M6传输至栅极输出模块140的第二控制端Ctr2作为第三控制信号，使得第二十三晶体管M23关断。

第三阶段T3，第一时钟信号、第一频率反控制信号和输入信号为低电平，第二时钟信号、第一频率控制信号和第二频率控制信号为高电平。第十三晶体管M13导通，第十四晶体管M14关断，第一电源信号传输至第五节点Q5，第九晶体管M9和第十晶体管M10导通，第十一晶体管M11和第十二晶体管M12关断，输入信号的低电平通过第九晶体管M9和第十晶体管M10组成的CMOS传输门传输至第七节点Q7使第十五晶体管M15导通，第一电源信号的高电平作为第一控制信号通过第十五晶体管M15传输至第二输出端N2，使第十八晶体管M18导通，第二十晶体管M20关断。第二电源信号通过导通的第十八晶体管M18传输至第六节点Q6，使得第六节点Q6的电位保持在低电平。第十九晶体管M19导通，将输入信号的低电平输出为第二控制信号。第二控制信号控制第二十一晶体管M21导通，第二十一晶体管M21将第二时钟信号的高电平作为级传输出信号输出。第一控制信号(即第一电源信号的高电平)传输至第二十二晶体管M22的栅极，控制第二十二晶体管M22关断。第一控制信号还传输至第三节点Q3，控制第八晶体管M8导通，第二电源信号通过第八晶体管M8传输至第四节点Q4。由于第一频率控制信号和第二频率控制信号为高电平，第一频率反控制信号为低电平，相当于各频率控制信号为各自对应的使能电平，因此第一晶体管M1和第三晶体管M3导通，第二晶体管M2关断，第四节点Q4的低电平通过第一晶体管M1、第三晶体管M3和第六晶体管M6传输至栅极输出模块140的第二控制端Ctr2作为第三控制信号，使得第二十三晶体管M23导通。第二十三晶体管M23将第二时钟信号的高电平作为栅极驱动信号输出。

第四阶段T4，第二时钟信号和第一频率反控制信号为低电平，第一时钟信号、第一频率控制信号、第二频率控制信号和输入信号为高电平。第十三晶体管M13关断，第十四晶体管M14导通，第二电源信号传输至第五节点Q5，第九晶体管M9和第十晶体管M10关断，第十一晶体管M11和第十二晶体管M12导通，由于第三阶段T3第六节点Q6为低电平，因此第六节点Q6的低电平通过第十一晶体管M11和第十二晶体管M12组成的CMOS传输门传输至第七节点Q7使第十五晶体管M15导通，第一电源信号的高电平作为第一控制信号通过第十五晶体管M15传输至第二输出端N2，使第十八晶体管M18导通，第二十晶体管M20关断。第二电源信号通过导通的第十八晶体管M18传输至第六节点Q6，使得第六节点Q6的电位保持在低电平。第十九晶体管M19导通，将第六节点Q6的低电平输出为第二控制信号。第二控制信号控制第二十一晶体管M21导通，第二十一晶体管M21将第二时钟信号的低电平作为级传输出信号输出。第一控制信号(即第一电源信号的高电平)传输至第二十二晶体管M22的栅极，控制第二十二晶体管M22关断。第一控制信号还传输至第三节点Q3，控制第八晶体管M8导通，第二电源信号通过第八晶体管M8传输至第四节点Q4。由于第一频率控制信号和第二频率控制信号为高电平，第一频率反控制信号为低电平，相当于各频率控制信号为各自对应的使能电平，因此第一晶体管M1和第三晶体管M3导通，第二晶体管M2关断，第四节点Q4的低电平通过第一晶体管M1、第三晶体管M3和第六晶体管M6传输至栅极输出模块140的第二控制端Ctr2作为第三控制信号，使得第二十三晶体管M23导通。第二十三晶体管M23将第二时钟信号的低电平作为栅极驱动信号输出。

第五阶段T5的工作过程与第一阶段T1的工作过程相同，此处不再赘述。

第六阶段T6，第二时钟信号、第一频率控制信号为低电平，第一时钟信号、第一频率反控制信号、第二频率控制信号和输入信号为高电平。第十三晶体管M13关断，第十四晶体管M14导通，第二电源信号传输至第五节点Q5，第九晶体管M9和第十晶体管M10关断，第十一晶体管M11和第十二晶体管M12导通，由于第一阶段T1第六节点Q6为高电平，因此第六节点Q6的高电平通过第十一晶体管M11和第十二晶体管M12组成的CMOS传输门传输至第七节点Q7使第十六晶体管M16导通，第二电源信号的低电平作为第一控制信号通过第十六晶体管M16传输至第二输出端N2，使第十七晶体管M17和第二十晶体管M20导通，第十七晶体管M17将第一电源信号传输至第六节点Q6，使得第六节点Q6的电位维持在高电平。第二十晶体管M20将第一电源信号输出至级传控制模块120的输出端作为级传输出信号。第十九晶体管M19导通，将输入信号的高电平输出为第二控制信号，第二十一晶体管M21关断。由于第一电容Ca1的耦合作用，级传输出信号保持高电平。第一控制信号(即第二电源信号的低电平)传输至第二十二晶体管M22的栅极，控制第二十二晶体管M22导通，第二十二晶体管M22将第一电源信号输出至栅极控制模块140的输出端作为栅极驱动信号。第一控制信号还传输至第三节点Q3，控制第七晶体管M7导通，第一电源信号通过第七晶体管M7传输至第五节点Q5。由于第二频率控制信号和第一频率反控制信号为高电平，第一频率控制信号为低电平，因此第一晶体管M1、第二晶体管M2和第三晶体管M3均关断。由于第三电容Ca3的存储作用，栅极输出模块140的第二控制端Ctr2保持上一阶段的高电平，控制第二十三晶体管M23关断。

图15是本发明实施例提供的一种移位寄存器在第二工作模式下的驱动时序示意图。结合图13和图15，以第一电源信号为高电平，第二电源信号为低电平为例进行说明。其中，cin为驱动控制模块110输入端CIN提供的输入信号的时序，clk1为第一时钟信号输入端CLK1提供的第一时钟信号的时序，clk2为第二时钟信号输入端CLK2提供的第二时钟信号的时序，c1为第一频率控制信号输入端C1提供的第一频率控制信号的时序，c1b为第一频率反控制信号输入端C1B提供的第一频率反控制信号的时序，c2为第一频率控制信号输入端C2提供的第一频率控制信号的时序，vout为栅极驱动电路在第二工作模式下输出端VOUT输出的栅极驱动信号的时序。以下通过图13和图15说明移位寄存器的工作原理。第二工作模式下，该移位寄存器的驱动过程包括：

第一阶段P1，第一时钟信号、输入信号、第一频率控制信号和第二频率控制信号为低电平，第二时钟信号和第一频率反控制信号为高电平。第十三晶体管M13导通，第十四晶体管M14关断，第一电源信号传输至第五节点Q5，第十一晶体管M11和第十二晶体管M12关断，第九晶体管M9和第十晶体管M10导通，输入信号的低电平通过第九晶体管M9和第十晶体管M10组成的CMOS传输门传输至第七节点Q7使第十五晶体管M15导通，第一电源信号的高电平作为第一控制信号通过第十五晶体管M15传输至第二输出端N2，使得第十八晶体管M18导通，第二十晶体管M20关断。第二电源信号通过导通的第十八晶体管M18传输至第六节点Q6，使得第六节点Q6的电位保持在低电平。第十九晶体管M19导通，将输入信号的低电平输出为第二控制信号。第二控制信号控制第二十一晶体管M21导通，第二十一晶体管M21将第二时钟信号的高电平作为级传输出信号输出。第一控制信号(即第一电源信号的高电平)传输至第二十二晶体管M22的栅极，控制第二十二晶体管M22关断。第一控制信号还传输至第三节点Q3，控制第八晶体管M8导通，第二电源信号通过第八晶体管M8传输至第四节点Q4。由于第一频率控制信号和第二频率控制信号为低电平，第一频率反控制信号为高电平，相当于各频率控制信号为各自对应的非使能电平，因此第一晶体管M1和第三晶体管M3关断，第二晶体管M2导通，第一电源信号的高电平通过第二晶体管M2和第六晶体管M6传输至栅极输出模块140的第二控制端Ctr2作为第三控制信号，使得第二十三晶体管M23关断。由于第三电容Ca3具有自举作用，因此栅极驱动信号也为高电平。

第二阶段P2，第二时钟信号、第一频率控制信号和第二频率控制信号为低电平，第一时钟信号、输入信号和第一频率反控制信号为高电平。第十三晶体管M13关断，第十四晶体管M14导通，第二电源信号传输至第五节点Q5，第九晶体管M9和第十晶体管M10关断，第十一晶体管M11和第十二晶体管M12导通，由于第一阶段P1第六节点Q6为低电平，因此第六节点Q6的低电平通过第十一晶体管M11和第十二晶体管M12组成的CMOS传输门传输至第七节点Q7使第十五晶体管M15导通，第一电源信号的高电平作为第一控制信号通过第十五晶体管M15传输至第二输出端N2，使得第十八晶体管M18导通，第二十晶体管M20关断。第二电源信号通过导通的第十八晶体管M18传输至第六节点Q6，使得第六节点Q6的电位保持在低电平。第十九晶体管M19导通，将输入信号的低电平输出为第二控制信号。第二控制信号控制第二十一晶体管M21导通，第二十一晶体管M21将第二时钟信号的低电平作为级传输出信号输出。第一控制信号(即第一电源信号的高电平)传输至第二十二晶体管M22的栅极，控制第二十二晶体管M22关断。第一控制信号还传输至第三节点Q3，控制第八晶体管M8导通，第二电源信号通过第八晶体管M8传输至第四节点Q4。由于第一频率控制信号和第二频率控制信号为低电平，第一频率反控制信号为高电平，相当于各频率控制信号为各自对应的非使能电平，因此第一晶体管M1和第三晶体管M3关断，第二晶体管M2导通，第一电源信号的高电平通过第二晶体管M2和第六晶体管M6传输至栅极输出模块140的第二控制端Ctr2作为第三控制信号，使得第二十三晶体管M23关断。由于第三电容Ca3具有自举作用，因此栅极驱动信号也为高电平。

第三阶段P3，第一时钟信号、第一频率控制信号和第二频率控制信号为低电平，第二时钟信号、输入信号和第一频率反控制信号为高电平。第十三晶体管M13导通，第十四晶体管M14关断，第一电源信号传输至第五节点Q5，第十一晶体管M11和第十二晶体管M12关断，第九晶体管M9和第十晶体管M10导通，输入信号的高电平通过第九晶体管M9和第十晶体管M10组成的CMOS传输门传输至第七节点Q7使第十六晶体管M16导通，第二电源信号的低电平作为第一控制信号通过第十六晶体管M16传输至第二输出端N2，使得第十七晶体管M17和第二十晶体管M20导通，第十七晶体管M17将第一电源信号传输至第六节点Q6，使得第六节点Q6的电位变为高电平。第二十晶体管M20将第一电源信号输出至级传控制模块120的输出端作为级传输出信号。第十九晶体管M19导通，将输入信号的高电平输出为第二控制信号。由于第一电容Ca1的耦合作用，级传输出信号保持高电平。第一控制信号(即第二电源信号的低电平)传输至第二十二晶体管M22的栅极，控制第二十二晶体管M22导通，第二十二晶体管M22将第一电源信号输出至栅极控制模块140的输出端作为栅极驱动信号。第一控制信号还传输至第三节点Q3，控制第七晶体管M7导通，第一电源信号通过第七晶体管M7传输至第四节点Q4。由于第一频率控制信号和第二频率控制信号为低电平，第一频率反控制信号为高电平，相当于各频率控制信号为各自对应的非使能电平，因此第一晶体管M1和第三晶体管M3关断，第二晶体管M2导通，第一电源信号的高电平通过第二晶体管M2和第六晶体管M6传输至栅极输出模块140的第二控制端Ctr2作为第三控制信号，使得第二十三晶体管M23关断。由于第三电容Ca3具有自举作用，因此栅极驱动信号也为高电平。

第四阶段P4，第二时钟信号、第一频率控制信号和第二频率控制信号为低电平，第一时钟信号、输入信号和第一频率反控制信号为高电平。第十三晶体管M13关断，第十四晶体管M14导通，第二电源信号传输至第五节点Q5，第九晶体管M9和第十晶体管M10关断，第十一晶体管M11和第十二晶体管M12导通，由于第一阶段P1第六节点Q6为高电平，因此第六节点Q6的低电平通过第十一晶体管M11和第十二晶体管M12组成的CMOS传输门传输至第七节点Q7使第十六晶体管M16导通，第二电源信号的低电平作为第一控制信号通过第十六晶体管M16传输至第二输出端N2，使得第十七晶体管M17和第二十晶体管M20导通，第十七晶体管M17将第一电源信号传输至第六节点Q6，使得第六节点Q6的电位维持在高电平。第二十晶体管M20将第一电源信号输出至级传控制模块120的输出端作为级传输出信号。第十九晶体管M19导通，将第六节点Q6的高电平输出为第二控制信号。由于第一电容Ca1的耦合作用，级传输出信号保持高电平。第一控制信号(即第二电源信号的低电平)传输至第二十二晶体管M22的栅极，控制第二十二晶体管M22导通，第二十二晶体管M22将第一电源信号输出至栅极控制模块140的输出端作为栅极驱动信号。第一控制信号还传输至第三节点Q3，控制第七晶体管M7导通，第一电源信号通过第七晶体管M7传输至第四节点Q4。由于第一频率控制信号和第二频率控制信号为低电平，第一频率反控制信号为高电平，相当于各频率控制信号为各自对应的非使能电平，因此第一晶体管M1和第三晶体管M3关断，第二晶体管M2导通，第一电源信号的高电平通过第二晶体管M2和第六晶体管M6传输至栅极输出模块140的第二控制端Ctr2作为第三控制信号，使得第二十三晶体管M23关断。由于第三电容Ca3具有自举作用，因此栅极驱动信号也为高电平。

图16是本发明实施例提供的一种栅极驱动电路的仿真时序图。参见图16，输出结果显示在两帧期间的13行栅极驱动信号vout 1至vout 13作为对比。在第一帧，所有区域栅极驱动信号是正常的输出波形(即低电平，相当于包括低电平脉冲信号)；在第二帧，在第一频率控制信号和第二频率控制信号为低电平(相当于非使能电平)的部分，栅极驱动信号持续维持在高电平，同时在第一频率控制信号和第二频率控制信号为高电平(相当于使能电平)的部分，栅极驱动信号是正常的输出波形(即低电平，相当于包括低电平脉冲信号)。栅极驱动信号vout1至vout3对应输出至一高频刷新显示分区，栅极驱动信号vout4至vout7对应一低频刷新显示分区，栅极驱动信号vout8至vout13对应另一高频刷新显示分区。

需要说明的是，上述各实施方式中所涉及到的各晶体管的第一极和第二极中的一者为源极，另一者为漏极。上述各实施方式中所涉及到的各晶体管，其第一极可以称作源极或漏极，相应的，其第二极可称作漏极或源极，由于在显示面板中晶体管的结构对称，因此对各晶体管的源极和漏极不做区分。

本发明实施例还提供了一种显示面板，包括本发明任意实施例所提供的栅极驱动电路，具备相应的有益效果。图17是本发明实施例提供的一种显示面板的结构示意图。参见图17，该显示面板包括像素电路20和本发明任意实施例提供的栅极驱动电路30；栅极驱动电路30与像素电路20连接，栅极驱动电路30用于为像素电路20提供栅极驱动信号。显示面板可以包括多行像素电路20，栅极驱动电路30中的多级移位寄存器10分别与至少一行像素电路20连接，用于为至少一行像素电路20提供栅极驱动信号。

具体地，显示面板包括显示区AA和非显示区NAA，显示区AA中设置有阵列排布的像素电路20，栅极驱动电路30设置于非显示区NAA中。为了提供栅极驱动电路30所需的各类信号，非显示区NAA还可以设置第一电源信号线L1，用于提供第一电源信号；第二电源信号线L2，用于提供第二电源信号；第一频率控制信号线L1B，用于提供第一频率控制信号；第二频率控制信号线L2B，用于提供第二频率控制信号；输入信号线LIN，用于提供第一级移位寄存器的输入信号。其他级移位寄存器的输入信号为上一级移位寄存器输出的级传输出信号，即第一级移位寄存器中驱动控制模块的输入端CIN连接输入信号线，其他级移位寄存器中驱动控制模块的输入端CIN连接上一级移位寄存器级中级传输出模块的输出端COUT。像素电路20可具有现有的任意像素电路的结构。示例性地，每级移位寄存器10的扫描输出模块的输出端通过扫描线LS连接一行像素电路20，例如连接像素电路20中用于控制数据写入过程的功能模块。

图17中示例性地示出了4级移位寄存器的级联情况。第一时钟信号线L1C可向奇数级移位寄存器提供第一时钟信号，同时第一时钟信号线L1C可向偶数级移位寄存器提供第二时钟信号。第一时钟信号线L1C上的时钟信号可作为奇数级移位寄存器的第一时钟信号，同时第一时钟信号线L1C上的时钟信号可作为偶数级移位寄存器的第二时钟信号。第二时钟信号线L2C可向奇数级移位寄存器提供第二时钟信号，同时第二时钟信号线L2C可向偶数级移位寄存器提供第一时钟信号。第二时钟信号线L2C上的时钟信号可作为奇数级移位寄存器的第二时钟信号，同时第二时钟信号线L2C上的时钟信号可作为偶数级移位寄存器的第一时钟信号。

可选的，全部移位寄存器连接至同一第一频率控制信号线L1B(可用于传输第一频率控制信号)。可选的，全部移位寄存器连接至同一第二频率控制信号线L2B(可用于传输第二频率控制信号)。可选的，全部移位寄存器连接至同一第一频率反控制信号线L1CB(可用于传输第一频率反控制信号)。可通过控制各频率控制信号的电位跳变的时刻和脉冲宽度，以调整不同显示分区的分界线位置和刷新频率。

示例性的，奇数级移位寄存器(例如第一级移位寄存器和第三级移位寄存器)的第一电源信号输入端PVGH连接第一电源信号线L1，第二电源信号输入端PVGL连接第二电源信号线L2；第一频率控制信号输入端C1连接第一频率控制信号线L1B，第二频率控制信号输入端C2连接第二频率控制信号线L2B，第一频率反控制信号输入端C1B连接第一频率反控制信号线L1CB；第一时钟信号输入端CLK1连接第一时钟信号线L1C，第二时钟信号输入端CLK2连接第二时钟信号线L2C。

偶数级移位寄存器(例如第二级移位寄存器和第四级移位寄存器)的第一电源信号输入端PVGH连接第一电源信号线L1，第二电源信号输入端PVGL连接第二电源信号线L2；第一频率控制信号输入端C1连接第一频率控制信号线L1B，第二频率控制信号输入端C2连接第二频率控制信号线L2B，第一频率反控制信号输入端C1B连接第一频率反控制信号线L1CB；第一时钟信号输入端CLK1连接第二时钟信号线L2C，第二时钟信号输入端CLK2连接第一时钟信号线L1C。通过控制第一频率控制信号线L1B上传输的第一频率控制信号，第二频率控制信号线L2B上传输的第二频率控制信号，以及第一频率反控制信号线L1CB上传输的第一频率反控制信号，可以控制第一级至第四级移位寄存器对应连接的像素单元的显示刷新率。由此可以根据第一频率控制信号和第二频率控制信号控制级联的移位寄存器对应连接的像素单元的显示刷新率，以实现显示面板的分区分频显示。

图18是本发明实施例提供的另一种移位寄存器的结构示意图。示例性的，驱动控制模块110可包括晶体管T1至T10，电容C1、C5。级传输出模块120和栅极输出模块140输出的脉冲信号可为高电平脉冲信号。第二输出单元122还可包括电容C2。

本发明实施例还提供了一种显示装置。图19为本发明实施例提供的一种显示装置的结构示意图。如图19所示，该显示装置包括本发明任意实施例提供的显示面板1。该显示装置例如可以是手机、平板电脑、智能穿戴设备、公共场所大厅的信息查询机等。该显示装置包括本发明任意实施例所提供的显示面板1，其技术原理和产生的技术效果类似，这里不再赘述。可选地，显示装置中还包括驱动芯片。驱动芯片可通过输入信号线向栅极驱动电路中第一级移位寄存器提供第一级输入信号，并通过各条数据线向各列像素电路提供数据电压。

上述具体实施方式，并不构成对本发明保护范围的限制。本领域技术人员应该明白的是，根据设计要求和其他因素，可以进行各种修改、组合、子组合和替代。任何在本发明的精神和原则之内所作的修改、等同替换和改进等，均应包含在本发明保护范围之内。

Claims (10)

1.一种栅极驱动电路，其特征在于，包括：多级移位寄存器；

所述移位寄存器包括：驱动控制模块、级传输出模块、传输控制模块和栅极输出模块；

所述驱动控制模块的第一输出端与所述级传输出模块的第一控制端连接，所述驱动控制模块的第二输出端与所述级传输出模块的第二控制端、所述传输控制模块的控制端以及所述栅极输出模块的第一控制端连接，所述传输控制模块的输出端与所述栅极输出模块的第二控制端连接；所述驱动控制模块用于至少根据第一时钟信号和输入信号输出第一控制信号至所述驱动控制模块的第二输出端，以及输出第二控制信号至所述驱动控制模块的第一输出端；所述级传输出模块用于至少根据所述第一控制信号和所述第二控制信号输出级传输出信号至所述级传输出模块的输出端；所述传输控制模块用于至少根据频率控制信号和所述第一控制信号输出第三控制信号至所述传输控制模块的输出端；所述栅极输出模块用于至少根据所述第一控制信号和所述第三控制信号输出栅极驱动信号。

2.根据权利要求1所述的栅极驱动电路，其特征在于，所述传输控制模块包括：第一反相器和输出控制单元；

所述第一反相器的输入端作为所述传输控制模块的控制端，所述第一反相器的输出端与所述输出控制单元的输入端连接，所述输出控制单元的控制端用于输入所述频率控制信号，所述输出控制单元的输出端作为所述传输控制模块的输出端，所述第一反相器用于对所述第一控制信号进行反相输出第一反相控制信号，所述输出控制单元用于至少根据所述第一反相控制信号和所述频率控制信号生成所述第三控制信号；

优选地，所述第二控制信号和所述第一控制信号的电位高低相反；

优选地，所述第一反相器的第一端用于输入第一电源信号，所述第一反相器的第二端用于输入第二电源信号。

3.根据权利要求2所述的栅极驱动电路，其特征在于，所述频率控制信号包括第一频率控制信号和第二频率控制信号；所述输出控制单元包括第一晶体管和第二晶体管；

所述第一晶体管的栅极作为所述输出控制单元的第一控制端，用于输入所述第一频率控制信号，所述第一晶体管的第一极作为所述输出控制单元的输入端，所述第一晶体管的第二极与所述第二晶体管的第一极连接，并作为所述输出控制单元的输出端，所述第二晶体管的栅极作为所述输出控制单元的第二控制端，用于输入所述第二频率控制信号，所述第二晶体管的第二极用于输入所述第一电源信号；

优选地，所述频率控制信号还包括第一频率反控制信号，所述输出控制单元还包括第三晶体管，所述第三晶体管的栅极作为所述输出控制单元的第三控制端，用于输入所述第一频率反控制信号，

或者，所述输出控制单元还包括第二反相器和第三晶体管，所述第二反相器的输入端与所述输出控制单元的第一控制端电连接，用于输入所述第一频率控制信号，所述第二反相器的输出端与所述第三晶体管的栅极电连接；

所述第三晶体管的第一极与所述第一晶体管的第一极连接，所述第三晶体管的第二极与所述第一晶体管的第二极连接；其中，所述第三晶体管与所述第一晶体管的沟道类型不同；

优选地，所述第二反相器包括：第四晶体管和第五晶体管；所述第四晶体管的栅极与所述第五晶体管的栅极连接，并作为所述第二反相器的输入端，用于输入所述第一频率控制信号，所述第四晶体管的第一极用于输入所述第一电源信号，所述第四晶体管的第二极分别与所述第五晶体管的第一极以及所述第三晶体管的栅极连接，所述第五晶体管的第二极用于输入所述第二电源信号；

优选地，至少两个所述移位寄存器共用同一所述第二反相器。

4.根据权利要求1所述的栅极驱动电路，其特征在于，所述移位寄存器还包括第六晶体管；所述第六晶体管的栅极用于输入第二电源信号，所述传输控制模块的输出端通过所述第六晶体管与所述栅极输出模块的第二控制端连接。

5.根据权利要求2所述的栅极驱动电路，其特征在于，所述第一反相器包括第七晶体管和第八晶体管；

所述第七晶体管的栅极与所述第八晶体管的栅极连接，并作为所述第一反相器的输入端，所述第七晶体管的第一极作为所述第一反相器的第一端，用于输入所述第一电源信号，所述第七晶体管的第二极与所述第八晶体管的第一极连接，并作为所述第一反相器的输出端，所述第八晶体管的第二极作为所述第一反相器的第二端，用于输入所述第二电源信号。

6.根据权利要求1-5任一项所述的栅极驱动电路，其特征在于，所述驱动控制模块包括输入单元、节点反馈单元、第二反相单元和第三反相单元；

所述输入单元用于根据所述第一时钟信号，以及所述输入信号生成所述第二控制信号，所述第二反相单元的输入端与所述输入单元的输出端连接，所述第二反相单元用于对所述第二控制信号进行反相，生成所述第一控制信号；所述第三反相单元的输入端与所述第二反相单元的输出端连接，所述第三反相单元用于对所述第一控制信号进行反相，输出第二反相控制信号，所述节点反馈单元连接于所述第三反相单元的输出端和所述第二反相单元的输入端之间，所述节点反馈单元用于根据所述第一时钟信号和/或第一反相时钟信号，以及所述第二反相控制信号控制所述第二控制信号的电位；

优选地，所述输入单元和所述节点反馈单元的开关状态相反；

优选地，所述驱动控制模块还包括第一反相单元，所述第一反相单元的输出端与所述输入单元和/或所述节点反馈单元连接，所述第一反相单元用于对所述第一时钟信号进行反相，输出第一反相时钟信号；所述输入单元用于根据所述第一时钟信号和/或所述第一反相时钟信号，以及所述输入信号生成所述第二控制信号；

优选地，至少两个所述移位寄存器共用同一所述第一反相单元。

7.根据权利要求6所述的栅极驱动电路，其特征在于，所述输入单元包括第九晶体管，所述第九晶体管的栅极用于输入所述第一反相时钟信号，所述第九晶体管的第一极用于接收所述输入信号，并作为所述输入单元的输入端，所述第九晶体管的第二极作为所述输入单元的输出端；

和/或，所述输入单元还包括第十晶体管，所述第十晶体管的栅极用于输入所述第一时钟信号，所述第十晶体管的第一极用于接收所述输入信号，并作为所述输入单元的输入端，所述第十晶体管的第二极作为所述输入单元的输出端；

优选地，所述第十晶体管与所述第九晶体管的沟道类型不同；

优选地，所述节点反馈单元包括第十一晶体管，所述第十一晶体管的栅极用于输入所述第一时钟信号，所述第十一晶体管的第一极用于接收所述第二反相控制信号，并作为所述节点反馈单元的输入端，所述第十一晶体管的第二极作为所述节点反馈单元的输出端；

和/或，所述节点反馈单元包括第十二晶体管，所述第十二晶体管的栅极用于输入所述第一反相时钟信号，所述第十二晶体管的第一极用于接收所述第二反相控制信号，并作为所述节点反馈单元的输入端，所述第十二晶体管的第二极作为所述节点反馈单元的输出端；

优选地，所述第十二晶体管与所述第十一晶体管的沟道类型不同；

优选地，所述第一反相单元包括第十三晶体管和第十四晶体管，所述第十三晶体管的栅极和所述第十四晶体管的栅极连接，并作为所述第一反相单元的输入端，用于输入所述第一时钟信号，所述第十三晶体管的第一极用于输入第一电源信号，所述第十三晶体管的第二极与所述第十四晶体管的第一极连接，并作为所述第一反相单元的输出端，所述第十四晶体管的第二极用于输入第二电源信号；

优选地，所述第二反相单元包括第十五晶体管和第十六晶体管，所述第十五晶体管的栅极与所述第十六晶体管的栅极连接，并作为所述第二反相单元的输入端，用于输入所述第二控制信号，所述第十五晶体管的第一极用于输入所述第一电源信号，所述第十五晶体管的第二极与所述第十六晶体管的第一极连接，并作为所述第二反相单元的输出端，所述第十六晶体管的第二极用于输入所述第二电源信号；

优选地，所述第三反相单元包括第十七晶体管和第十八晶体管，所述第十七晶体管的栅极与所述第十八晶体管的栅极连接，并作为所述第三反相单元的输入端，用于输入所述第一控制信号，所述第十七晶体管的第一极用于输入所述第一电源信号，所述第十七晶体管的第二极与所述第十八晶体管的第一极连接，并作为所述第三反相单元的输出端，所述第十八晶体管的第二极用于输入所述第二电源信号；

优选地，所述驱动控制模块还包括第十九晶体管，所述第十九晶体管的栅极用于输入所述第二电源信号，所述第十九晶体管的第一极分别与所述输入单元的输出端以及所述节点反馈单元的输出端连接，所述第十九晶体管的第二极作为所述驱动控制模块的第一输出端。

8.根据权利要求1-5任一项所述的栅极驱动电路，其特征在于，所述级传输出模块包括第一输出单元和第二输出单元；

所述第一输出单元的控制端作为所述级传输出模块的第二控制端，所述第一输出单元的输入端用于输入第一电源信号，所述第一输出单元的输出端与所述第二输出单元的输出端连接，并作为所述级传输出模块的输出端；所述第二输出单元的控制端作为所述级传输出模块的第一控制端，所述第二输出单元的输入端用于输入第二时钟信号，所述第一输出单元和所述第二输出单元用于根据所述第一控制信号和所述第二控制信号输出所述第一电源信号或所述第二时钟信号作为所述级传输出信号；

优选地，所述第一输出单元用于根据所述第一控制信号输出所述第一电源信号至所述级传输出模块的输出端；所述第二输出单元用于根据所述第二控制信号输出所述第二时钟信号至所述级传输出模块的输出端；

优选地，所述第一输出单元包括第二十晶体管，所述第二十晶体管的栅极作为所述第一输出单元的控制端，所述第二十晶体管的第一极作为所述第一输出单元的输入端，所述第二十晶体管的第二极作为所述第一输出单元的输出端；

优选地，所述第二输出单元包括第二十一晶体管和第一电容；所述第二十一晶体管的栅极作为所述第二输出单元的控制端，所述第二十一晶体管的第一极作为所述第二输出单元的输出端，所述第二十一晶体管的第二极作为所述第二输出单元的输入端；所述第一电容连接于所述第二十一晶体管的栅极与第一极之间；

优选地，前一级所述移位寄存器的所述级传输出模块的输出端与下一级所述移位寄存器的驱动控制模块的输入端连接。

9.根据权利要求1-5任一项所述的栅极驱动电路，其特征在于，所述栅极输出模块包括第三输出单元和第四输出单元；

所述第三输出单元的控制端作为所述栅极输出模块的第一控制端，所述第三输出单元的输入端用于输入第一电源信号，所述第三输出单元的输出端与所述第四输出单元的输出端连接，并作为所述栅极输出模块的输出端；所述第四输出单元的控制端作为所述栅极输出模块的第二控制端，所述第四输出单元的输入端用于输入第二时钟信号，所述第三输出单元和所述第四输出单元用于根据所述第一控制信号和所述第三控制信号输出所述第一电源信号或所述第二时钟信号作为所述栅极驱动信号；

优选地，所述第三输出单元用于根据所述第一控制信号输出所述第一电源信号至所述栅极输出模块的输出端；所述第四输出单元用于根据所述第三控制信号输出所述第二时钟信号至所述栅极输出模块的输出端；

优选地，所述第三输出单元包括第二电容和第二十二晶体管，所述第二十二晶体管的栅极作为所述第三输出单元的控制端，所述第二十二晶体管的第一极作为所述第三输出单元的输入端，所述第二十二晶体管的第二极作为所述第三输出单元的输出端；所述第二电容连接于所述第二十二晶体管的栅极与第一极之间；

优选地，所述第四输出单元包括第三电容和第二十三晶体管，所述第二十三晶体管的栅极作为所述第四输出单元的控制端，所述第二十三晶体管的第一极作为所述第四输出单元的输出端，所述第二十三晶体管的第二极作为所述第四输出单元的输入端；所述第三电容连接于所述第二十三晶体管的栅极与第一极之间。

10.一种显示面板，其特征在于，包括权利要求1-9任一项所述的栅极驱动电路。