CN117896987A - 半导体存储装置 - Google Patents

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Abstract

本发明的实施方式提供一种坏块增加得到抑制的半导体存储装置。实施方式的半导体存储装置(1)包括第1导电体层(31)及多个第2导电体层(35)，所述多个第2导电体层(35)位于所述第1导电体层的上方，且沿着第1方向积层。第1半导体层(372)沿着所述第1方向在所述多个第2导电体层内延伸，且与所述第1导电体层相接。电荷储存层(374)配置在所述第1半导体层与所述多个第2导电体层之间。金属层(381)在所述第1导电体层的上方，沿着所述第1方向及与所述第1方向交叉的第2方向延伸，且在与所述第1方向及所述第2方向交叉的第3方向，将所述多个第2导电体层分离。第1绝缘体层(382)配置在所述金属层与所述第1导电体层之间、及所述金属层与所述多个第2导电体层之间。

Description

半导体存储装置
分案申请的相关信息
本案是分案申请。该分案的母案是申请日为2020年7月30日、申请号为202010751538.1、发明名称为“半导体存储装置”的发明专利申请案。
[相关申请案]
本申请案享有以日本专利申请案2019-168704号(申请日：2019年9月17日)为基础申请案的优先权。本申请案通过参考该基础申请案而包含基础申请案的全部内容。
技术领域
实施方式涉及一种半导体存储装置。
背景技术
已知有一种NAND型闪速存储器，由存储单元呈三维状排列而成。
发明内容
实施方式提供一种坏块增加得到抑制的半导体存储装置。
实施方式的半导体存储装置包括第1导电体层及多个第2导电体层，所述多个第2导电体层位于所述第1导电体层的上方，且沿着第1方向积层。第1半导体层沿着所述第1方向在所述多个第2导电体层内延伸，且与所述第1导电体层相接。电荷储存层配置在所述第1半导体层与所述多个第2导电体层之间。金属层在所述第1导电体层的上方，沿着所述第1方向及与所述第1方向交叉的第2方向延伸，且在与所述第1方向及所述第2方向交叉的第3方向，将所述多个第2导电体层分离。第1绝缘体层配置在所述金属层与所述第1导电体层之间、及所述金属层与所述多个第2导电体层之间。
附图说明
图1是表示第1实施方式的半导体存储装置的一构成例的框图。
图2是表示第1实施方式的半导体存储装置的存储单元阵列的一电路构成例的图。
图3是俯视第1实施方式的半导体存储装置的存储单元阵列所见的俯视图。
图4是表示第1实施方式的半导体存储装置的一截面结构例的剖视图。
图5～14是表示第1实施方式的半导体存储装置的一制造工序例的剖视图。
图15是表示第2实施方式的半导体存储装置的一截面结构例的剖视图。
具体实施方式
以下，参考附图来说明实施方式。在以下说明中，对具有相同功能及构成的构成要素附加共通参考符号。另外，要区分具有共通参考符号的多个构成要素时，对该共通参考符号附加下标进行区分。不需要特别区分多个构成要素时，对多个构成要素仅附加共通参考符号而不附加下标。
＜第1实施方式＞
以下，说明第1实施方式的半导体存储装置1。
[构成例]
(1)半导体存储装置
图1是表示第1实施方式的半导体存储装置1的一构成例的框图。半导体存储装置1例如是能够非易失地存储数据的NAND型闪速存储器，由外部存储器控制器2控制。
半导体存储装置1包含存储单元阵列11及周边电路。周边电路包含行解码器12、感测放大器13及定序器14。
存储单元阵列11包含块BLK0～BLKn(n为1以上的整数)。块BLK包含与位线及字线建立关联的多个非易失性存储单元，例如成为数据的抹除单位。
行解码器12基于半导体存储装置1从存储器控制器2接收的地址信息ADD，选择块BLK。行解码器12向被选择的块BLK的字线输送电压。
感测放大器13基于半导体存储装置1从存储器控制器2接收的地址信息ADD，执行存储器控制器2与存储单元阵列11之间的数据DAT的传输动作。即，感测放大器13在写入动作中，保存半导体存储装置1从存储器控制器2接收的写入数据DAT，并基于被保存的写入数据DAT对位线施加电压。此外，感测放大器13在读出动作中，对位线施加电压，将存储单元阵列11内存储的数据作为读出数据DAT读出，并将该读出数据DAT输出至存储器控制器2。
定序器14基于半导体存储装置1从存储器控制器2接收的命令CMD，控制半导体存储装置1整体的动作。例如，定序器14控制行解码器12及感测放大器13等，执行写入动作及读出动作等各种动作。
半导体存储装置1与存储器控制器2之间的通信例如支持NAND接口规格。例如，半导体存储装置1与存储器控制器2之间的通信中，使用命令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、读出使能信号REn、就绪/忙碌信号RBn及输入输出信号I/O。输入输出信号I/O例如是8比特的信号，可包含命令CMD、地址信息ADD及数据DAT等。
命令锁存使能信号CLE用来表示半导体存储装置1接收的输入输出信号I/O是命令CMD。地址锁存使能信号ALE用来表示半导体存储装置1接收的输入输出信号I/O是地址信息ADD。写入使能信号WEn用来命令半导体存储装置1将输入输出信号I/O输入。读出使能信号REn用来命令半导体存储装置1将输入输出信号I/O输出。就绪/忙碌信号RBn用来通知存储器控制器2半导体存储装置1是处于可受理来自存储器控制器2的命令的就绪状态还是不可受理命令的忙碌状态。
可通过组合以上说明的半导体存储装置1及存储器控制器2，来构成一个半导体存储装置。作为这样的半导体存储装置，例如可列举像SDTM卡那样的存储卡、SSD(Solid StateDrive，固态驱动器)等。
(2)存储单元阵列
图2表示第1实施方式的半导体存储装置1中的存储单元阵列11的一电路构成例。作为存储单元阵列11的一电路构成例，图示出了存储单元阵列11所含的多个块BLK中的一个块BLK的一电路构成例。例如，存储单元阵列11所含的多个块BLK各自具有图2所示的电路构成。
如图2所示，块BLK例如包含四个串单元SU0～SU3。各串单元SU包含多个NAND串NS。各NAND串NS连接于位线BL0～BLm(m为1以上的整数)中的对应位线BL，例如包含存储单元晶体管MT0～MT7、以及选择晶体管ST1及ST2。各存储单元晶体管MT包含控制栅极(以下也称为栅极)及电荷储存层，非易失地存储数据。选择晶体管ST1及ST2各自用于在各种动作时选择包含该选择晶体管ST1及ST2的NAND串NS。
各NAND串NS的选择晶体管ST1的漏极连接于所述对应位线BL。选择晶体管ST1的源极与选择晶体管ST2的漏极之间串联连接着存储单元晶体管MT0～MT7。选择晶体管ST2的源极连接于源极线SL。
同一串单元SUj所含的多个NAND串NS的选择晶体管ST1的栅极共通连接于选择栅极线SGDj。在此，图2的例子中，j是0至3中的任意整数。同一块BLK所含的多个NAND串NS的选择晶体管ST2的栅极共通连接于选择栅极线SGS。同一块BLK所含的多个NAND串NS的存储单元晶体管MTk的栅极共通连接于字线WLk。在此，图2的例子中，k是0至7中的任意整数。
各位线BL共通连接于各串单元SU所含的对应NAND串NS的选择晶体管ST1的漏极。多个串单元SU之间共用源极线SL。
一个串单元SU中与某根字线WL共通连接的存储单元晶体管MT的集合例如被称为单元组CU。例如，单元组CU内的各存储单元晶体管MT中保存的同位1比特数据的集合例如被称为“1页数据”。
以上说明了存储单元阵列11的电路构成，但存储单元阵列11的电路构成并不限定于所述。例如，各块BLK所含的串单元SU的数量可以设计成任意数。此外，各NAND串NS所含的存储单元晶体管MT、以及选择晶体管ST1及ST2可各自设计成任意数。字线WL、以及选择栅极线SGD及SGS各自的数量是基于NAND串NS中的存储单元晶体管MT、以及选择晶体管ST1及ST2的数量而变更的。
(3)半导体存储装置的结构
参考附图来说明第1实施方式的半导体存储装置1的结构。以下参考的附图中所示的结构只不过是一个例子，半导体存储装置1的结构并不限定于图示。例如，参考将物体A与物体B图示为相接状的附图来说明物体B设置在物体A的上表面上时，只要未明确提及物体A与物体B之间不存在其它物体，就不排除物体A与物体B之间介置其它物体的情况。此外，说明物体C包含某种元素或化合物时，意指物体C以例如能够特定出物体C整体是导电体还是绝缘体等程度包含该元素或化合物。
半导体存储装置1包含半导体衬底。该半导体衬底例如包含硅(Si)。将与该半导体衬底的某个面平行的例如彼此正交的两个方向定义为x方向及y方向，将与该面例如正交的形成存储单元阵列11的方向定义为z方向。以下说明中，将z方向设为“上”，将z方向的反方向设为“下”来进行说明，但这样表述仅仅是为了方便起见，例如与重力方向并无关系。
图3表示俯视第1实施方式的半导体存储装置1的存储单元阵列11的结构时各构成物的一平面布局例。该平面布局对应于某个块BLK的串单元SU0～SU3的一部分。所说明的块BLK以外的块BLK也可以具有与该平面布局中图示的结构同等的结构。
存储单元阵列11例如包含由多个导电体介隔层间绝缘膜在z方向积层而成的积层体、该积层体中设置的第1分断区域SR、第2分断区域SHE及存储器柱MP、以及设置在该积层体上方的接触插塞CP及位线BL。
多个导电体从下方开始，依次分别作为选择栅极线SGS、字线WL0、字线WL1、…、字线WL7及选择栅极线SGD发挥功能。多个导电体各自设为例如沿着与x方向及y方向对应的xy平面呈平面状扩展。图3中，为了便于参考，图示出了多个导电体中作为选择栅极线SGD发挥功能的导电体。参考图3所进行的以下说明中，只要未特别明示，则“导电体”表示作为选择栅极线SGD发挥功能的导电体。
第1分断区域SR例如沿着x方向延伸。第1分断区域SR有多个，例如沿着y方向彼此空开间隔地设置。第1分断区域SR例如包含绝缘体，将所述导电体分断。第1分断区域SR同样也将分别作为选择栅极线SGS及字线WL0～WL7发挥功能的多个导电体分断。
第2分断区域SHE例如沿着x方向延伸。图3的例子中，相邻的两个第1分断区域SR之间有三个第2分断区域SHE，例如分断区域之间沿着y方向空开间隔地设置。第2分断区域SHE例如包含绝缘体，将所述导电体分断。第2分断区域SHE的宽度(y方向上的长度)比第1分断区域SR的宽度(y方向上的长度)窄。第2分断区域SHE设置在分别作为选择栅极线SGS及字线WL0～WL7发挥功能的多个导电体的上方。因此，第2分断区域SHE不将分别作为选择栅极线SGS及字线WL0～WL7发挥功能的多个导电体分断。
因此，第1分断区域SR例如作为块BLK之间的交界发挥功能，第2分断区域SHE例如作为串单元SU之间的交界发挥功能。图3的例子中，存储单元阵列11中隔在两个第1分断区域SR之间的结构被第2分断区域SHE分断，而分成各自与串单元SU对应的四个结构。所述四个结构按照它们沿着y方向的反方向所处的顺序，分别对应于串单元SU0、串单元SU1、串单元SU2、串单元SU3。此外，图3的例子中，所述导电体中隔在两个第1分断区域SR之间的区域被第2分断区域SHE分断，而分成彼此独立的作为选择栅极线SGD发挥功能的四个区域。所述四个区域按照它们沿着y方向的反方向所处的顺序，分别作为选择栅极线SGD0、选择栅极线SGD1、选择栅极线SGD2、选择栅极线SGD3发挥功能。
作为存储单元阵列11整体，是将与图3所示相同的布局在x方向及y方向反复配置。
图3的例子中，在相邻的两个第1分断区域SR之间，多个存储器柱MP例如设为16排的锯齿状。例如，在与串单元SU0～SU3分别对应的各结构中，多个存储器柱MP设为4排锯齿状。存储器柱MP对应于NAND串NS。
各位线BL例如沿着y方向延伸。位线BL有多根，例如沿着x方向彼此空开间隔地设置。各位线BL设为在每个串单元SU中例如沿着z方向与至少一个存储器柱MP重叠。各存储器柱MP与两根位线BL重叠。
在各存储器柱MP和沿着z方向与该存储器柱MP重叠的两根位线BL中的一根位线BL之间，设置有接触插塞CP。NAND串NS与位线BL经由接触插塞CP而电连接。
以上说明的存储单元阵列11的平面布局只不过是一个例子，并不限定于此。例如，配置在相邻的第1分断区域SR之间的第2分断区域SHE的数量、及串单元SU的数量可任意地设计。此外，存储器柱MP的数量与配置、及/或连接于存储器柱MP的位线BL等也可任意地设计。
图4是表示第1实施方式的半导体存储装置1的一截面结构例的剖视图。图4中所示的剖视图相当于将半导体存储装置1沿着图3所示的IV-IV线在z方向切断时的剖视图。
半导体存储装置1包含设置在所述半导体衬底(以下称为半导体衬底21)上方的存储单元部100。存储单元部100中设置有存储单元阵列11。具体来说，存储单元部100中，呈三维状排列有图2所示的存储单元晶体管MT。包含导电体33、绝缘体34及导电体35的积层体、以及该积层体内的存储器柱MP构成存储单元阵列11的结构的一部分。导电体33及35分别对应于参考图3说明的作为选择栅极线SGS、字线WL0～WL7及选择栅极线SGD发挥功能的多个导电体。在半导体衬底21与存储单元部100之间，例如设置有构成图1所示的周边电路的电路元件。
以下，详细说明存储单元部100的结构。
在半导体衬底21的上方设置有导电体31。导电体31例如包含多晶硅(Si)。导电体31作为源极线SL发挥功能。在导电体31的上表面上设置有绝缘体32。绝缘体32例如包含氧化硅(SiO2)。
在绝缘体32的上表面上设置有导电体33。导电体33例如包含多晶硅(Si)。导电体33作为选择栅极线SGS发挥功能。
在导电体33的上表面上交替积层有绝缘体34与导电体35。图4的例子中，在导电体33的上表面上，绝缘体34、导电体35按照绝缘体34、导电体35的顺序反复积层11次。绝缘体34例如包含氧化硅(SiO2)。导电体35例如包含钨(W)。导电体35例如从靠近半导体衬底21的一侧开始，依次分别作为字线WL0、字线WL1、字线WL2、…、字线WL7、选择栅极线SGDa、选择栅极线SGDb、选择栅极线SGDc发挥功能。图4中例示出了如下情况：作为选择栅极线SGD发挥功能的导电体35设置有3层，由此各NAND串NS所含的选择晶体管ST1的数量为三个。但是，作为选择栅极线SGD发挥功能的导电体35的数量也可以是其它数。
存储器柱MP沿着z方向在导电体35、绝缘体34、导电体33、绝缘体32及导电体31中延伸。例如，存储器柱MP的上端位于最上方的导电体35的上表面的上方，存储器柱MP的下端位于导电体31的上表面的下方。
存储器柱MP例如包含芯部371、半导体372、隧道氧化膜373、绝缘膜374、阻挡绝缘膜375及半导体376。柱状的芯部371的上端位于最上方的导电体35的上表面的上方，芯部371的下端位于导电体31的上表面的下方。芯部371的侧面及下表面被半导体372覆盖。半导体372的上表面位于芯部371的上表面的上方。半导体372的侧面中位于导电体31的上表面与下表面之间的某个区域接触导电体31。在除了该区域以外的半导体372的侧面及下表面上，按照隧道氧化膜373、绝缘膜374、阻挡绝缘膜375的顺序依次设置有隧道氧化膜373、绝缘膜374及阻挡绝缘膜375。在芯部371的上表面上设置有半导体376。半导体376的侧面被半导体372覆盖。半导体372及376例如包含多晶硅(Si)。芯部371、隧道氧化膜373及阻挡绝缘膜375例如包含氧化硅(SiO2)。绝缘膜374例如包含氮化硅(SiN)，作为电荷储存膜发挥功能。
存储器柱MP中与导电体33相交的部分例如作为选择晶体管ST2发挥功能。存储器柱MP中与导电体35相交的部分例如从靠近半导体衬底21的一侧开始，依次分别作为存储单元晶体管MT0、存储单元晶体管MT1、…、存储单元晶体管MT7、选择晶体管ST1a、选择晶体管ST1b、选择晶体管ST1c发挥功能。
在半导体372及376的上表面上设置有柱状的接触插塞CP。图4的例子中，表示出了设置在两根存储器柱MP中的一根存储器柱MP上的接触插塞CP。在另一根存储器柱MP上，比图4中所示的截面更靠x方向的反方向地，同样也设置有接触插塞CP。各接触插塞CP的上表面接触设置有位线的层中的一个导电体41。导电体41例如包含铜(Cu)。导电体41作为位线BL发挥功能。
第1分断区域SR沿着z方向延伸，将导电体35、绝缘体34、导电体33及绝缘体32分断。第1分断区域SR的上端位于最上方的导电体35的上表面的上方，第1分断区域SR的下端位于导电体31的上表面的下方。
第1分断区域SR例如包含导电体381及绝缘膜382。例如，导电体381的上端位于最上方的导电体35的上表面的上方，导电体381的下端位于导电体33的下表面的下方。导电体381的下端也可以位于导电体31的上表面的下方。导电体381的侧面及下表面被绝缘膜382覆盖。导电体381通过绝缘膜382而与导电体31、导电体33及导电体35绝缘。导电体381例如包含钨(W)。或者，导电体381例如包含氮化钛(TiN)。或者，导电体381包含钛(Ti)及氮化钛(TiN)。绝缘膜382例如包含氧化硅(SiO2)。
第2分断区域SHE沿着z方向延伸，将导电体35中最上方的三个导电体35分断。第2分断区域SHE的上端位于最上方的导电体35的上表面的上方。第2分断区域SHE的下端位于导电体35中第3高的导电体35的下表面的下方，但是并未到达导电体35中第4高的导电体35。第2分断区域SHE例如包含氧化硅(SiO2)。
最上方的导电体35与设置有导电体41的层之间的区域中，在未设置存储器柱MP、接触插塞CP、第1分断区域SR及第2分断区域SHE的部分，设置有层间绝缘体36。层间绝缘体36例如包含氧化硅(SiO2)。
[制造方法]
图5至图14是表示与图4的例子对应的第1实施方式的半导体存储装置1的一制造工序例的剖视图。图5至图14中，图示出了半导体存储装置1的制造工序中的同一截面。与图4同样地，省略了半导体存储装置1中半导体衬底21与存储单元部100之间的部分的图示，且在以下说明中，省略了该部分的制造工序。
首先，如图5所示，在半导体衬底21的上方，介隔绝缘体形成导电体51。在导电体51的上表面上形成置换构件(牺牲层)52。在置换构件52的上表面上形成导电体53。导电体51及53例如包含多晶硅(Si)。作为置换构件52，例如选择在能够选择性去除置换构件52的蚀刻中蚀刻速率大于导电体51及导电体53的材料。在导电体53的上表面上形成绝缘体32。在绝缘体32的上表面上形成导电体33。在导电体33的上表面上交替积层绝缘体34与置换构件54。图5的例子中，在导电体33的上表面上，将绝缘体34、置换构件54按照绝缘体34、置换构件54的顺序反复积层11次。置换构件54例如包含氮化硅(SiN)。置换构件54的形成层数例如对应于NAND串NS的字线WL及选择栅极线SGD的数量。在最上方的置换构件54的上表面上形成绝缘体36。
接下来，如图6所示，形成与存储器柱MP对应的结构。具体来说，例如通过RIE(Reactive Ion Etching，反应性离子蚀刻)法等各向异性蚀刻，形成存储器孔(未图示)。存储器孔形成为贯穿(穿过)绝缘体36、交替积层的置换构件54及绝缘体34、导电体33、绝缘体32、导电体53以及置换构件52而到达导电体51。通过在存储器孔内形成阻挡绝缘膜375、绝缘膜374、隧道氧化膜373、半导体372、芯部371及半导体376，而形成与存储器柱MP对应的结构。具体如下所述。
例如，首先在存储器孔内依次形成阻挡绝缘膜375、绝缘膜374、隧道氧化膜373。接着，在存储器孔内形成半导体372。然后，以将形成半导体372后的存储器孔内填埋的方式形成芯部371。之后，将芯部371中位于最上方的置换构件54的上表面的上方的部分局部去除。以将芯部371被局部去除后的区域填埋的方式形成半导体376。由此，形成与存储器柱MP对应的结构。
接下来，如图7所示，例如通过RIE法等各向异性蚀刻，形成狭缝SLT。狭缝SLT形成为将绝缘体36、交替积层的置换构件54及绝缘体34、以及导电体33分断且到达绝缘体32。
接着，如图8所示，在狭缝SLT内形成氮化膜383。氮化膜383例如包含氮化硅(SiN)。然后，例如通过RIE法等各向异性蚀刻，将形成氮化膜383后的狭缝SLT的底部蚀刻。将形成在狭缝SLT底部的氮化膜383去除后继续进行该蚀刻。结果，经过该蚀刻后的狭缝SLT的底部例如贯穿绝缘体32、导电体53及置换构件52并到达导电体51。该狭缝SLT的底部只要到达置换构件52即可。
接着，如图9所示，透过狭缝SLT，通过湿式蚀刻，选择性去除置换构件52。此时，与存储器柱MP对应的结构的侧面中接触置换构件52的部分露出。然后，透过置换构件52被去除后的空间，通过湿式蚀刻，将该露出侧面中的阻挡绝缘膜375、绝缘膜374及隧道氧化膜373的一部分去除。阻挡绝缘膜375、绝缘膜374及隧道氧化膜373的一部分被去除后的部分中，与存储器柱MP对应的结构中的半导体372的侧面的一部分露出。由此，形成存储器柱MP。例如，在所述湿式蚀刻中，氮化膜并未被去除。
其次，如图10所示，在置换构件52、阻挡绝缘膜375、绝缘膜374及隧道氧化膜373的一部分被去除后的空间内，形成导电体55。导电体55例如包含多晶硅(Si)。以此方式形成的导电体55与导电体51及53一起，对应于图4所示的导电体31。
接下来，如图11所示，透过狭缝SLT，通过湿式蚀刻，选择性去除氮化膜383及置换构件54。具体如下所述。
首先，将狭缝SLT内露出的导电体51、53及55的表面选择性氧化，形成氧化保护膜(未图示)。然后，透过狭缝SLT，通过湿式蚀刻，选择性去除氮化膜383及置换构件54。此时，通过至此为止的工序得到的结构的立体结构例如由存储器柱MP等维持。
其次，如图12所示，在置换构件54被去除后的空间内形成导电体。该导电体例如通过化学气相生长(CVD：Chemical Vapor Deposition)法形成。以此方式形成的导电体对应于图4所示的导电体35。
其次，如图13所示，形成第1分断区域SR。具体如下所述。首先，在狭缝SLT内形成绝缘膜382。然后，以将形成绝缘膜382后的狭缝SLT内填埋的方式形成导电体381。导电体381及绝缘膜382对应于图4所示的第1分断区域SR。
接下来，如图14所示，形成第2分断区域SHE。具体如下所述。首先，例如通过RIE法等各向异性蚀刻，形成狭缝(未图示)。该狭缝形成为从绝缘体36一直到导电体35中第3高的导电体35地将导电体35及绝缘体34分断，并到达与该第3高的导电体35的下表面相接的绝缘体34。然后，在该狭缝内形成绝缘体。以此方式形成的绝缘体对应于图4所示的第2分断区域SHE。
通过以上工序制造的结构中，形成图4所示的接触插塞CP。具体如下所述。首先，在通过至此为止的工序得到的结构上的整面，形成层间绝缘体36。然后，例如通过RIE法等各向异性蚀刻，形成接触孔(未图示)。接触孔形成为从层间绝缘体36内穿过并到达存储器柱MP中的半导体372及半导体376。接着，在接触孔内形成导电体。以此方式形成的导电体对应于图4所示的接触插塞CP。之后，在接触插塞CP的上表面上形成导电体41。例如，形成导电体41与其它电路元件之间的连接等，从而制造半导体存储装置1。
[效果]
例如，使用六氟化钨(WF6)作为成膜气体，利用CVD法形成参考图12说明的导电体35。形成该导电体35时，有导电体35未将置换构件54被去除后的空间完全填埋的情况。这种情况下，例如导电体35内会产生氟气残留的空间。氟的反应性极高，这样的氟气会侵蚀周围的氧化膜(以下也称为氟脱气模式不良)而导致字线WL之间发生短路等。
例如，在利用氧化膜作为块BLK间交界的半导体存储装置中，当发生氟脱气模式不良时，作为块BLK间交界的氧化膜也会被侵蚀，该不良影响也会波及相邻的块BLK。
半导体存储装置1的第1分断区域SR设置为在与x方向及z方向对应的xz平面上呈板状扩展，将分别作为选择栅极线SGS、字线WL0～WL7及选择栅极线SGD发挥功能的导电体33及多个导电体35分断。这样的第1分断区域SR例如作为块BLK间交界发挥功能。在此，第1分断区域SR具有导电体381被绝缘膜382覆盖的结构。导电体381例如包含钨(W)或氮化钛(TiN)这样的金属。
当半导体存储装置1中发生氟脱气模式不良时，第1分断区域SR中的导电体381可阻止氟气引起的侵蚀。因此，当半导体存储装置1中发生氟脱气模式不良时，该不良影响波及相邻块BLK的情况得到防止。
进而，半导体存储装置1还具有如下优点：具有所述结构的第1分断区域SR的抗折强度大于仅使用例如包含氧化硅(SiO2)的绝缘体作为分断区域时的强度。
＜第2实施方式＞
以下，说明第2实施方式的半导体存储装置1。以下，关于第2实施方式的半导体存储装置1，以与第1实施方式的半导体存储装置1不同的方面为中心进行说明。第2实施方式的半导体存储装置1也能实现与第1实施方式相同的效果。
图15是表示第2实施方式的半导体存储装置1的一截面结构例的剖视图。该剖视图对应于第1实施方式的半导体存储装置1的图4所示的剖视图。
第2实施方式的半导体存储装置1具有将第1实施方式的半导体存储装置1中的第1分断区域SR的构成变更的构成。对第2实施方式的半导体存储装置1的第1分断区域SR进行说明。
第1分断区域SR例如包含半导体384、导电体385、导电体386及绝缘膜382。例如，半导体384的上端位于最上方的导电体35的上表面的上方，半导体384的下端位于导电体33的下表面的下方。在半导体384的侧面及下表面上，按照导电体385、导电体386、绝缘膜382的顺序依次设置有导电体385、导电体386及绝缘膜382。半导体384、导电体385及导电体386通过绝缘膜382而与导电体31、导电体33及导电体35绝缘。半导体384例如包含多晶硅(Si)。导电体385例如包含氮化钛(TiN)。导电体386例如包含钛(Ti)。
除了要将参考图13说明的第1分断区域SR的形成方式变更一部分以外，第2实施方式的半导体存储装置1的制造工序与第1实施方式的半导体存储装置1的制造工序是相同的。即，第2实施方式的半导体存储装置1的第1分断区域SR以如下方式形成。首先，在狭缝SLT内依次形成绝缘膜382、导电体386、导电体385。然后，以将狭缝SLT内填埋的方式形成半导体384。由此形成第1分断区域SR。
＜其它实施方式＞
所述各实施方式中，列举如下示例进行了说明：在存储器柱的侧面中，将隧道氧化膜、绝缘膜、阻挡绝缘膜的一部分去除，经由该去除的部分实现存储器柱中的半导体与作为源极线发挥功能的导电体的接触。但是，例如也可以是：在存储器柱的下表面中，将隧道氧化膜、绝缘膜、阻挡绝缘膜的一部分去除，经由该去除的部分实现存储器柱中的半导体与作为源极线发挥功能的导电体的接触。
此外，所述各实施方式中，存储器柱也可以具有多个柱例如在z方向连结而成的结构。此外，存储器柱也可以具有对应于选择栅极线SGD的柱与对应于字线WL的柱连结而成的结构。在z方向与各存储器柱重叠的位线的数量可设计为任意数。
此外，所述各实施方式中，说明了第1分断区域具有导电体被绝缘膜覆盖的结构的情况。例如，第2分断区域也可以同样具有导电体被绝缘膜覆盖的结构。可以仅实现所述技术的一者，也可以同时实现两者。
本说明书中的“连接”表示电连接，并不排除例如中间介置其它元件的情况。
以上对若干实施方式进行了说明，但这些实施方式是作为示例提出的，并不意图限定发明的范围。这些新颖的实施方式能以其它各种形态实施，且在不脱离发明主旨的范围内可进行各种省略、置换、变更。这些实施方式及其变化包含于发明的范围及主旨中，且包含于权利要求书所记载的发明及其等同的范围内。
[符号的说明]
1 半导体存储装置
11 存储单元阵列
12 行解码器
13 感测放大器
14 定序器
2 存储器控制器
BLK 块
SU 串单元
NS NAND串
CU 单元组
BL 位线
WL 字线
SGD,SGS 选择栅极线
SL 源极线
MT 存储单元晶体管
ST 选择晶体管
SR 第1分断区域
SHE 第2分断区域
MP 存储器柱
CP 接触插塞
21 半导体衬底
100 存储单元部
31,33,35 导电体
32,34,36 绝缘体
371 芯部
372,376 半导体
373 隧道氧化膜
374 绝缘膜
375 阻挡绝缘膜
381 导电体
382 绝缘膜
41 导电体
51,53 导电体
52,54 置换构件
SLT 狭缝
383 氮化膜
55 导电体
384 半导体
385,386 导电体

Claims (13)

1.一种半导体存储装置，具备：
第1导电体层；
多个第2导电体层，设置在所述第1导电体层的上方，且沿着第1方向积层；
第1半导体层，沿着所述第1方向在所述多个第2导电体层内延伸，与所述第1导电体层相接；
电荷储存层，配置在所述第1半导体层与所述多个第2导电体层之间；
第2半导体层，在所述第1导电层的上方，沿着所述第1方向以及与所述第1方向交叉的第2方向延伸，并且在与所述第1方向以及所述第2方向交叉的第3方向，将所述多个第2导电体层分离；以及
第1绝缘体层，配置在所述第2半导体层与所述第1导电体层之间以及所述第2半导体层与所述多个第2导电体层之间；
其中所述第2半导体层不与所述第1导电体层接触。
2.根据权利要求1所述的半导体存储装置，还具有：
金属层，配置在所述第2半导体层与所述第1绝缘体层之间；且所述第2半导体层、所述金属层、以及所述第1绝缘层构成分断构造。
3.根据权利要求2所述的半导体存储装置，其中所述分断构造的下端部的所述第3方向的宽度是：小于所述分断构造中与所述多个第2导电体层中的最下层相对向部分的所述第3方向的宽度。
4.根据权利要求2所述的半导体存储装置，其中所述金属层包含钨。
5.根据权利要求2所述的半导体存储装置，其中所述金属层包含氮化钛。
6.根据权利要求2所述的半导体存储装置，其中所述金属层包含钛及氮化钛。
7.根据权利要求1所述的半导体存储装置，其中所述第1绝缘体层的下端位于较所述第1导电体层的上表面更下方。
8.根据权利要求1所述的半导体存储装置，其中所述第2半导体层的下端位于较所述第1导电体层的上表面更下方。
9.根据权利要求1所述的半导体存储装置，还具备：配置在所述第1导电体层的下方的半导体衬底。
10.根据权利要求1所述的半导体存储装置，其中所述多个第2导电体层包含所述第2导电体层的第1组、以及配置在所述第1组的上方的所述第2导电体层的第2组，且
所述半导体存储装置还具备：
第2绝缘体层，在所述第2组的第2导电体层内，沿着所述第1方向以及所述第2方向延伸，且在所述第3方向将所述第2组的第2导电体层分离，
所述第2绝缘体层的下端位于所述第1组的上方。
11.根据权利要求1所述的半导体存储装置，其中所述第1绝缘体层将所述第2半导体层与所述第1导电体层之间、以及所述第2半导体层与所述多个第2导电体层之间绝缘。
12.根据权利要求1所述的半导体存储装置，其中所述第2半导体层包含硅。
13.根据权利要求1所述的半导体存储装置，包含：
芯部，在所述第1半导体层与所述电荷储存层之间；以及
第3半导体层，与所述芯部的上方相接而设置；
所述第2半导体层的上端是：相较于所述第3半导体层的下端，位于上方。
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