CN117476604A - 一种半导体测试结构及测试方法 - Google Patents
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- 238000012360 testing method Methods 0.000 title claims abstract description 217
- 239000004065 semiconductor Substances 0.000 title claims abstract description 84
- 238000010998 test method Methods 0.000 title claims description 10
- 239000000758 substrate Substances 0.000 claims abstract description 116
- 230000015556 catabolic process Effects 0.000 claims description 63
- 238000000034 method Methods 0.000 claims description 21
- 230000008569 process Effects 0.000 claims description 18
- 239000000463 material Substances 0.000 claims description 15
- 230000007547 defect Effects 0.000 description 6
- 239000012212 insulator Substances 0.000 description 5
- 238000000231 atomic layer deposition Methods 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 230000036962 time dependent Effects 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/12—Testing dielectric strength or breakdown voltage ; Testing or monitoring effectiveness or level of insulation, e.g. of a cable or of an apparatus, for example using partial discharge measurements; Electrostatic testing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
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Abstract
本公开实施例提供了一种半导体测试结构，所述半导体测试结构包括：形成在衬底上的第一待测结构，所述第一待测结构包括至少一个第一栅极结构；每个所述第一栅极结构具有内拐角和外拐角；每个所述第一栅极结构包括位于所述衬底上的栅介质层以及位于所述栅介质层上的导电栅极；第一测试垫，与每个所述第一栅极结构电连接；第二测试垫，与所述衬底电连接。
Description
技术领域
本公开涉及半导体技术领域，涉及但不限于一种半导体测试结构及测试方法。
背景技术
可靠性估计是整个半导体工艺中的重要测试项目，时间相关的电介质击穿(TimeDependent Dielectric Breakdown，TDDB)测试是一种评价电介质(例如，半导体晶体管的栅介质层)质量和可靠性的重要方式。
然而，随着半导体技术的不断发展，半导体器件趋于多样化，对TDDB测试结构提出了新的要求。
发明内容
有鉴于此，本公开的主要目的在于提供一种半导体测试结构及测试方法。
为达到上述目的，本公开的技术方案是这样实现的：
本公开实施例提供一种半导体测试结构，所述半导体测试结构包括：
形成在衬底上的第一待测结构，所述第一待测结构包括至少一个第一栅极结构；每个所述第一栅极结构具有内拐角和外拐角；每个所述第一栅极结构包括位于所述衬底上的栅介质层以及位于所述栅介质层上的导电栅极；
第一测试垫，与每个所述第一栅极结构电连接；
第二测试垫，与所述衬底电连接。
上述方案中，所述半导体测试结构还包括：
形成在所述衬底上的第二待测结构，所述第二待测结构包括至少一个第二栅极结构；每个所述第二栅极结构具有外拐角且不具有内拐角；每个所述第二栅极结构包括位于所述衬底上的栅介质层以及位于所述栅介质层上的导电栅极；
第三测试垫，与每个所述第二栅极结构电连接。
上述方案中，每个所述第一栅极结构包括多个电连接的直线型栅极结构，两个相邻的所述直线型栅极结构的电连接处形成所述内拐角。
上述方案中，所述第二栅极结构和所述第一栅极结构在所述衬底上的投影面积相等。
上述方案中，所述第二栅极结构和所述第一栅极结构中的栅介质层的材料相同，且所述第二栅极结构和所述第一栅极结构中的栅介质层在垂直于所述衬底的方向上的厚度相同。
上述方案中，所述内拐角的角度范围为90度至120度。
上述方案中，所述第一测试垫通过第一导电线和接触结构与每个所述第一栅极结构电连接；所述第二测试垫通过第二导电线和所述接触结构与所述衬底电连接。
本公开实施例还提供一种半导体测试结构的测试方法，所述测试方法包括：
提供形成在衬底上的第一待测结构，所述第一待测结构包括至少一个第一栅极结构；每个所述第一栅极结构具有内拐角和外拐角；每个所述第一栅极结构包括位于所述衬底上的栅介质层以及位于所述栅介质层上的导电栅极；
提供第一测试垫和第二测试垫；所述第一测试垫与每个所述第一栅极结构电连接；所述第二测试垫与所述衬底电连接；
对所述第一测试垫和所述第二测试垫分别施加电源电压和地电压，以测量所述第一待测结构的第一击穿时间；
根据所述第一击穿时间判断所述第一栅极结构的失效原因是否包括所述内拐角的漏电。
上述方案中，所述方法还包括：
提供形成在所述衬底上的第二待测结构，所述第二待测结构包括至少一个第二栅极结构；每个所述第二栅极结构具有外拐角且不具有内拐角；每个所述第二栅极结构包括位于所述衬底上的栅介质层以及位于所述栅介质层上的导电栅极；
提供第三测试垫，所述第三测试垫与每个所述第二栅极结构电连接；
在对所述第一测试垫和所述第二测试垫分别施加电源电压和地电压的同时，对所述第三测试垫施加所述电源电压，以测量所述第二待测结构的第二击穿时间；
根据所述第一击穿时间和所述第二击穿时间判断所述第一栅极结构的失效原因是否包括所述内拐角的漏电。
上述方案中，所述根据所述第一击穿时间和所述第二击穿时间判断所述第一栅极结构的失效原因是否包括所述内拐角的漏电，包括：
当所述第一击穿时间小于所述第二击穿时间时，则判断所述第一栅极结构的失效原因包括所述内拐角的漏电；
当所述第一击穿时间和所述第二击穿时间基本相同时，则判断所述第一栅极结构的失效原因不包括所述内拐角的漏电。
上述方案中，每个所述第一栅极结构包括多个电连接的直线型栅极结构，两个相邻的所述直线型栅极结构的电连接处形成所述内拐角。
上述方案中，所述第一待测结构和所述第二待测结构通过同一工艺制程形成。
上述方案中，所述第二栅极结构和所述第一栅极结构在所述衬底上的投影面积相等。
上述方案中，所述内拐角的角度范围为90度至120度。
上述方案中，所述第一测试垫通过第一导电线和接触结构与每个所述第一栅极结构电连接；所述第二测试垫通过第二导电线和所述接触结构与所述衬底电连接。
本公开实施例所提供的技术方案中，针对TDDB测试结构进行重新设计，提供了一种半导体测试结构，该测试结构中设置有第一待测结构，第一待测结构中的第一栅极结构具有内拐角和外拐角。如此，通过本公开提供的半导体测试结构即可对具有内拐角和外拐角的栅极结构进行测试，从而在对上述半导体测试结构进行测试时，可以监测到由于内拐角和/或外拐角导致的失效。
附图说明
图1为本公开实施例提供的一种半导体测试结构的平面示意图；
图2为本公开实施例提供的另一种半导体测试结构的平面示意图；
图3为本公开实施例提供的一种半导体结构的平面示意图；
图4为本公开实施例提供的一种可选的半导体测试结构的平面示意图；
图5为本公开实施例提供的另一种可选的半导体测试结构的平面示意图；
图6为本公开实施例提供的又一种可选的半导体测试结构的平面示意图；
图7为本公开实施例提供的又一种可选的半导体测试结构的平面示意图；
图8为本公开实施例提供的又一种可选的半导体测试结构的平面示意图；
图9为本公开实施例提供的半导体测试结构的测试方法的具体实现流程示意图。
具体实施方式
下面将结合附图和实施例对本公开的技术方案进一步详细阐述。虽然附图中显示了本公开的示例性实施方法，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻的理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
在下列段落中参照附图以举例方式更具体的描述本公开。根据下面说明和权利要求书，本公开的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本公开实施例的目的。
应当明白，空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
需要说明的是，本公开实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。
图1为本公开实施例提供的一种半导体测试结构100的平面示意图。如图1所示，半导体测试结构100包括形成在衬底103上的栅极结构104，栅极结构104具有外拐角110，栅极结构104包括位于衬底103上的栅介质层(图中未示出)以及位于栅介质层上的导电栅极(图中未示出)。在一具体示例中，栅极结构104在衬底103上的投影为矩形。
半导体测试结构100还包括第一导电垫101和第二导电垫102，第一导电垫101通过第一导电线105与栅极结构104电连接，第二导电垫102通过第二导电线106与衬底103电连接。在一具体示例中，第一导电线105通过接触结构107实现与栅极结构104的电连接，第二导电线106通过接触结构107实现与衬底103的电连接。
在对半导体测试结构100进行TDDB测试时，对第一导电垫101和第二导电垫102分别施加测试电压和地电压，获取栅极结构104的在测试电压下的击穿时间。
图2为本公开实施例提供的另一种半导体测试结构200的平面示意图。与图1所示的半导体测试结构不同的是，图2所示的半导体测试结构200中的栅极结构204在衬底203上的投影为指状(finger)。栅极结构204具有外拐角210，栅极结构204包括位于衬底203上的栅介质层以及位于栅介质层上的导电栅极。半导体测试结构200还包括第一导电垫201和第二导电垫202，第一导电垫201通过第一导电线205与栅极结构204电连接，第二导电垫202通过第二导电线206与衬底203电连接。具体地，第一导电线205通过接触结构207实现与栅极结构204的电连接，第二导电线206通过接触结构207实现与衬底203的电连接。
图1与图2中所示的TDDB测试结构主要用于评估常规的电介质区域的可靠性，例如矩形，指状(finger)等。但是随着半导体技术的不断发展，半导体器件趋于多样化，出现了各种结构类型的半导体器件，相应地栅极结构的形状也趋于多样化，多样化的栅极结构不仅对制造工艺提出了挑战，也对栅介质层的形貌和质量提出了挑战，使得栅介质层的形貌存在缺陷的概率增加，这便导致栅介质层出现漏电而导致击穿的概率越来越大。例如，针对如图3所示的半导体结构300，该半导体结构300包括形成在衬底310上的C形栅极结构320，C形栅极结构320具有外拐角301和内拐角302，栅极结构320包括位于衬底310上的栅介质层以及位于栅介质层上的导电栅极。在半导体工艺制程可靠性测试阶段进行TDDB测试时，半导体结构300可能会由于内拐角302处栅介质层生长不平滑而产生毛刺，使局部电场增大造成漏电，从而导致半导体结构300中的栅介质层更容易被击穿而失效。该种失效原因在使用如图1和图2中所示的半导体测试结构对栅介质层进行可靠性测试时，是无法监测到的。
对此，本公开提出了以下实施方式。图4为本公开实施例提供的一种可选的半导体测试结构的平面示意图。如图4所示，所述半导体测试结构400包括：形成在衬底404上的第一待测结构405，所述第一待测结构405包括至少一个第一栅极结构；每个所述第一栅极结构具有内拐角420和外拐角410；每个所述第一栅极结构包括位于所述衬底404上的栅介质层以及位于所述栅介质层上的导电栅极；第一测试垫401，与每个所述第一栅极结构电连接；第二测试垫402，与所述衬底404电连接。
需要说明的是，图4所示的第二测试垫402和第二导电线432均位于衬底的上方，如此设置可减小半导体测试结构的占用面积。
在一具体示例中，第一测试垫401通过第一导电线431与第一栅极结构电连接，第二测试垫402通过第二导电线432与衬底404电连接。具体地，第一导电线431通过接触结构407实现与第一栅极结构的电连接，第二导电线432通过接触结构407实现与衬底404的电连接。需要说明的是，此处接触结构的数量仅是一种示例，在其他实施例中，可以根据需要设置接触结构的数量。
本公开实施例提供的半导体测试结构包括具有内拐角和外拐角的栅极结构，通过对本公开实施例提供的半导体测试结构进行TDDB测试，即可监测到由于内拐角和/或外拐角导致的失效。进一步地，结合图1或图2所示的具有外拐角但不具有内拐角的常规测试结构的测试数据，即可区分由于内拐角漏电导致的击穿。
在本公开实施例中，所述半导体测试结构400还包括：形成在衬底404上的第二待测结构406，所述第二待测结构406包括至少一个第二栅极结构；每个所述第二栅极结构具有外拐角430且不具有内拐角；每个所述第二栅极结构包括位于所述衬底404上的栅介质层以及位于所述栅介质层上的导电栅极；第三测试垫403，与每个所述第二栅极结构电连接。在一具体示例中，第三测试垫403通过第三导电线433与第二栅极结构电连接。具体地，第三导电线433通过接触结构407实现与第二栅极结构的电连接。
需要说明的是，第一待测结构和第二待测结构可以形成在同一衬底上，也可以形成在不同的衬底上。
在其他实施方式中，如图5所示，半导体测试结构500包括：形成在第一衬底504上的第一待测结构506，所述第一待测结构506包括至少一个第一栅极结构；每个所述第一栅极结构具有内拐角510和外拐角509；每个所述第一栅极结构包括位于第一衬底504上的栅介质层以及位于所述栅介质层上的导电栅极；第一测试垫501，与每个所述第一栅极结构电连接；第二测试垫502，与所述第一衬底504电连接。
在本公开实施例中，所述半导体测试结构500还包括：形成在第二衬底505上的第二待测结构507，所述第二待测结构507包括至少一个第二栅极结构；每个所述第二栅极结构具有外拐角511且不具有内拐角；每个所述第二栅极结构包括位于第二衬底505上的栅介质层以及位于所述栅介质层上的导电栅极；第三测试垫503，与每个所述第二栅极结构电连接。
在一具体实施方式中，第一测试垫501通过第一导电线512与第一栅极结构电连接，第二测试垫502通过第二导电线513与第一衬底504电连接，第二测试垫502还通过第三导电线514与第二衬底505电连接，第三测试垫503通过第四导电线515与第二栅极结构电连接。具体地，第一导电线512、第二导电线513、第三导电线514和第四导电线515均通过接触结构508分别实现与第一栅极结构、第一衬底504、第二衬底505和第二栅极结构的电连接。
在一具体实施方式中，具体地，上述衬底可以为单质半导体材料衬底(例如为硅衬底、锗衬底等)、复合半导体材料衬底(例如为锗硅衬底等)，或绝缘体上硅衬底(Silicon onInsulator，SOI)、绝缘体上锗(GeOI)衬底等。上述衬底为P型衬底或者N型衬底。
在一些实施例中，栅介质层为绝缘材料，例如，二氧化硅(SiO2)，也可为其他高介电常数的介质材料，用于电隔离，避免导电栅极与衬底直接接触。
在一些实施例中，可以通过原位水汽生成(In-Situ Steam Generation，ISSG)方法，在高温水汽氛围中生长氧化层以作为栅介质层，该方法生长氧化层的速度较快。在其他实施例中，也可以通过沉积工艺形成栅介质层，例如化学气相沉积工艺(Chemical VaporDeposition，CVD)、物理气相沉积(Physical Vapor Deposition，PVD)、原子层沉积(AtomicLayer Deposition，ALD)或其任何组合。
在本公开实施例中，可以通过CVD、PVD或者ALD工艺在所述栅介质层上沉积导电材料，形成导电栅极。在一些实施例中，所述导电材料可以包括但不限于金属钨(W)、多晶硅(poly)或者其它导电材料。在优选实施例中，导电材料为金属钨。
在本公开实施例中，每个所述第一栅极结构包括多个电连接的直线型栅极结构，两个相邻的直线型栅极结构的电连接处形成内拐角。以图3所示的C形栅极结构为例进行说明，如图3所示，C形栅极结构320包括3个直线型栅极结构321、322和323，两个相邻的直线型栅极结构321和322的电连接处形成内拐角302，两个相邻的直线型栅极结构322和323的电连接处形成内拐角302。
需要说明的是，第一栅极结构作为一个整体，在本公开实施例中将第一栅极结构描述为包括多个直线型栅极结构是为了更清楚的说明内拐角和外拐角的位置关系，在实际的工艺制造过程中多个直线型栅极结构一起形成的。
在本公开实施例中，内拐角的角度范围为90度至120度，图4中所示的内拐角的角度为90度。
在本公开实施例中，图4所示的第一待测结构405和第二待测结构406通过同一工艺制程形成。在一些实施例中，第一待测结构405和第二待测结构406中的第一栅极结构和第二栅极结构在所述衬底上的投影面积相等。在另一些实施例中，第一栅极结构和第二栅极结构中的栅介质层的材料和厚度相同，导电栅极的材料和厚度也相同，这里，所述厚度指的是垂直于衬底方向上的厚度。可以理解的是，第一待测结构405与第二待测结构406的区别在于第一待测结构405具有内拐角而第二待测结构406不具有内拐角。当对如图4所示的半导体测试结构进行TDDB测试时，由于第一待测结构405和第二待测结构406中栅介质层的面积、材料和厚度均相同，因此第一待测结构405和第二待测结构406中的栅介质层在相同的工艺制造过程产生的原生缺陷(trap)的数量是基本相同的，即可将第一待测结构405和第二待测结构406之间的变量控制为是否具有内拐角。在电场的作用下栅介质层内的原生缺陷俘获电荷，原生缺陷俘获电荷的区域可能相互重叠，形成一条导电通路，最终导致击穿。一般来说，原生缺陷数量相当的待测结构在相同的电压条件下的击穿时间是基本相同的。在上述前提下，可以将第二待测结构406作为第一待测结构405的对照结构，通过对比第一待测结构405和第二待测结构406在同样的电压条件下的击穿时间，对内拐角漏电导致的第一待测结构失效的原因进行排查，在可靠性测试阶段即可以区分不同的击穿类型和过程，从而找到引起击穿的因素，避免后续对产品的影响，且能够根据具体的失效原因作出针对性的改善。图6为本公开实施例提供的又一种可选的半导体测试结构的平面示意图。如图6所示，所述半导体测试结构600包括：形成在衬底604上的第一待测结构605，所述第一待测结构605包括至少一个第一栅极结构；每个所述第一栅极结构具有内拐角608和外拐角609；每个所述第一栅极结构包括位于所述衬底604上的栅介质层以及位于所述栅介质层上的导电栅极；第一测试垫601，与每个所述第一栅极结构电连接；第二测试垫602，与所述衬底604电连接。具体地，第一测试垫601和第二测试垫602可通过接触结构607经由第一导电线614和第二导电线615分别实现与第一栅极结构和衬底504的电连接。
在本公开实施例中，所述半导体测试结构600还包括：形成在所述衬底604上的第二待测结构606，所述第二待测结构606包括至少一个第二栅极结构；每个所述第二栅极结构具有外拐角613且不具有内拐角；每个所述第二栅极结构包括位于所述衬底604上的栅介质层以及位于所述栅介质层上的导电栅极；第三测试垫603，与每个所述第二栅极结构电连接。在一具体示例中，第三测试垫603可通过接触结构607经由第三导电线616实现与第二栅极结构的电连接。
在本公开实施例中，每个所述第一栅极结构包括多个电连接的直线型栅极结构，两个相邻的直线型栅极结构的电连接处形成内拐角。如图6所示，第一待测结构606中的每个第一栅极结构包括3个直线型栅极结构610、611和612，两个相邻的直线型栅极结构610和611的电连接处形成内拐角608，两个相邻的直线型栅极结构611和612的电连接处形成内拐角608。
在本公开实施例中，内拐角的角度范围为90度至120度，图6中所示的内拐角的角度为90度。
在本公开实施例中，第一待测结构605和第二待测结构606通过同一工艺制程形成。在一些实施例中，第一待测结构605和第二待测结构606中的第一栅极结构和第二栅极结构在所述衬底上的投影面积相等。在另一些实施例中，第一栅极结构和第二栅极结构中的栅介质层的材料和厚度相同，导电栅极的材料和厚度也相同，这里，所述厚度指的是垂直于衬底方向上的厚度。当对如图6所示的半导体测试结构进行TDDB测试时，第二待测结构606的作用可参考图4所示的第二待测结构406，在此不再赘述。
图7为本公开实施例提供的又一种可选的半导体测试结构的平面示意图。如图7所示，所述半导体测试结构700包括：形成在衬底704上的第一待测结构705，所述第一待测结构705包括至少一个第一栅极结构；每个所述第一栅极结构具有内拐角714和外拐角715；每个所述第一栅极结构包括位于所述衬底704上的栅介质层以及位于所述栅介质层上的导电栅极；第一测试垫701，与每个所述第一栅极结构电连接；第二测试垫702，与所述衬底704电连接。具体地，第一测试垫701和第二测试垫702可通过接触结构707经由第一导电线717和第二导电线718分别实现与第一栅极结构和衬底704的电连接。
在本公开实施例中，所述半导体测试结构700还包括：形成在所述衬底704上的第二待测结构706，所述第二待测结构706包括至少一个第二栅极结构；每个所述第二栅极结构具有外拐角716且不具有内拐角；每个所述第二栅极结构包括位于所述衬底704上的栅介质层以及位于所述栅介质层上的导电栅极；第三测试垫703，与每个所述第二栅极结构电连接。在一具体示例中，第三测试垫703可通过接触结构707经由第三导电线719实现与第二栅极结构的电连接。
在本公开实施例中，每个所述第一栅极结构包括多个电连接的直线型栅极结构，两个相邻的直线型栅极结构的电连接处形成内拐角。如图7所示，第一待测结构705中的第一栅极结构包括6个直线型栅极结构708、709、710、711、712和713，每两个相邻的直线型栅极结构的电连接处均形成内拐角714。
在本公开实施例中，内拐角的角度范围为90度至120度，图7中所示的内拐角的角度为120度。
在本公开实施例中，第一待测结构705和第二待测结构706通过同一工艺制程形成。在一些实施例中，第一待测结构705和第二待测结构706中的第一栅极结构和第二栅极结构在所述衬底上的投影面积相等。在另一些实施例中，第一栅极结构和第二栅极结构中的栅介质层的材料和厚度相同，导电栅极的材料和厚度也相同，这里，所述厚度指的是垂直于衬底方向上的厚度。当对如图7所示的半导体测试结构进行TDDB测试时，第二待测结构706的作用可参考图4所示的第二待测结构406，在此不再赘述。
图8为本公开实施例提供的又一种可选的半导体测试结构的平面示意图。如图8所示，所述半导体测试结构800包括：形成在衬底上的第一待测结构804，所述第一待测结构804包括至少一个第一栅极结构；每个所述第一栅极结构具有内拐角811和外拐角810；第一测试垫801，与每个所述第一栅极结构电连接；第二测试垫802，与所述衬底电连接。
在本公开实施例中，所述半导体测试结构800还包括：形成在所述衬底上的第二待测结构805，所述第二待测结构805包括至少一个第二栅极结构；每个所述第二栅极结构具有外拐角812且不具有内拐角；第三测试垫803，与每个所述第二栅极结构电连接。
在本公开实施例中，每个所述第一栅极结构包括多个电连接的直线型栅极结构，两个相邻的直线型栅极结构的电连接处形成内拐角。如图8所示，第一待测结构804中的第一栅极结构包括4个直线型栅极结构806、807、808和809，每两个相邻的直线型栅极结构的电连接处均形成内拐角811。图8中所示的内拐角的角度为90度。
需要说明的是，图4至图8中所示的第二栅极结构在衬底上的投影为指状(finger)和第一栅极结构在衬底上的投影的图形仅为一种示例，此处不应过分限制本公开的保护范围。
图9为本公开实施例提供的半导体测试结构的测试方法的具体实现流程示意图，以图4所示的一种可选的半导体测试结构为例，对图9所示的测试方法进行说明。该半导体测试结构的测试方法的具体步骤包括：
步骤S910：提供形成在衬底上的第一待测结构，所述第一待测结构包括至少一个第一栅极结构；每个所述第一栅极结构具有内拐角和外拐角；每个所述第一栅极结构包括位于所述衬底上的栅介质层以及位于所述栅介质层上的导电栅极。
参考图4和图9，执行步骤S910，衬底404可以为单质半导体材料衬底(例如为硅衬底、锗衬底等)、复合半导体材料衬底(例如为锗硅衬底等)，或绝缘体上硅衬底(SOI)、绝缘体上锗(GeOI)衬底等。形成在衬底404上的第一待测结构405包括至少一个第一栅极结构；每个所述第一栅极结构具有内拐角420和外拐角410；每个所述第一栅极结构包括位于所述衬底404上的栅介质层以及位于所述栅介质层上的导电栅极。
在本公开实施例中，每个所述第一栅极结构包括多个电连接的直线型栅极结构，两个相邻的直线型栅极结构的电连接处形成内拐角。内拐角的角度范围为90度至120度，图4中所示的内拐角420的角度为90度。
在本公开实施例中，如图4所示，上述步骤S910还包括：提供形成在所述衬底上的第二待测结构406，所述第二待测结构406包括至少一个第二栅极结构；每个所述第二栅极结构具有外拐角430且不具有内拐角；每个所述第二栅极结构包括位于所述衬底404上的栅介质层以及位于所述栅介质层上的导电栅极。
在本公开实施例中，第一待测结构405和第二待测结构406通过同一工艺制程形成。在一些实施例中，第一待测结构405和第二待测结构406中的第一栅极结构和第二栅极结构在所述衬底上的投影面积相等。在另一些实施例中，第一栅极结构和第二栅极结构中的栅介质层的材料和厚度相同，导电栅极的材料和厚度也相同，这里，所述厚度指的是垂直于衬底方向上的厚度。可以理解的是，第一待测结构405与第二待测结构406的区别在于第一待测结构405具有内拐角而第二待测结构406不具有内拐角。当对如图4所示的半导体测试结构进行TDDB测试时，可以将第二待测结构406作为第一待测结构405的对照结构，对内拐角漏电导致的第一待测结构失效的原因进行排查，在可靠性测试阶段即可以区分不同的击穿类型和过程，从而找到引起击穿的因素，避免后续对产品的影响，且能够根据具体的失效原因作出针对性的改善。
步骤S920：提供第一测试垫和第二测试垫；所述第一测试垫与每个所述第一栅极结构电连接；所述第二测试垫与所述衬底电连接。
参考图4和图9，执行步骤S920，第一测试垫401和第二测试垫402可通过接触结构407经由第一导电线431和第二导电线432分别实现与第一栅极结构和衬底404的电连接。
上述步骤S920还包括提供第三测试垫403，所述第三测试垫403经由第三导电线433与每个所述第二栅极结构电连接。在优选实施例中，第一测试垫401、第二测试垫402和第三测试垫403均为金属焊盘(pad)。
步骤S930：对所述第一测试垫和所述第二测试垫分别施加电源电压和地电压，以测量所述第一待测结构的第一击穿时间。
参考图4和图9，执行步骤S930，在对所述第一测试垫401和所述第二测试垫402分别施加电源电压(例如VDD)和地电压(例如VGND)的同时，对所述第三测试垫403施加所述电源电压(例如VDD)，以测量所述第二待测结构406的第二击穿时间。具体地，给第一待测结构405和第二待测结构406施加持续电压并测量电流随时间的变化，当第一待测结构405和第二待测结构406发生击穿时，电流跳变，此时将电流跳变的时间记录为击穿时间，分别记录第一待测结构405和第二待测结构406发生击穿时电流跳变的时间，以获取第一击穿时间和第二击穿时间。
步骤S940：根据所述第一击穿时间判断所述第一栅极结构的失效原因是否包括所述内拐角的漏电。
参考图4和图9，执行步骤S940，具体地，根据所述第一击穿时间和所述第二击穿时间判断所述第一栅极结构的失效原因是否包括所述内拐角的漏电。
在一具体实施方式中，所述根据所述第一击穿时间和所述第二击穿时间判断所述第一栅极结构的失效原因是否包括所述内拐角的漏电，包括：当所述第一击穿时间小于所述第二击穿时间时，则判断所述第一栅极结构的失效原因包括所述内拐角的漏电；当所述第一击穿时间和所述第二击穿时间基本相同时，则判断所述第一栅极结构的失效原因不包括所述内拐角的漏电。
在实际应用时，根据第一击穿时间和第二击穿时间之间的大小关系，实现对内拐角漏电导致的失效原因进行排查，可以有效提高产品的良率。具体地，当第一击穿时间小于第二击穿时间时，则判断第一栅极结构的失效原因包括所述内拐角的漏电，即在可靠性测试阶段就成功排查出了内拐角漏电引起的失效，避免了后续对产品的影响，大大节约了成本，并且可以针对内拐角的缺陷进行改善。而当第一击穿时间和第二击穿时间基本相同时，则判断第一栅极结构的失效原因不包括内拐角的漏电，若第一击穿时间和第二击穿时间符合在相同电压条件下的标准击穿时间，则可以进一步执行后续工艺以完成半导体器件的制造。
需要说明的是，当第一击穿时间和第二击穿时间基本相同时，但第一击穿时间和第二击穿时间不符合在相同电压条件下的标准击穿时间，则需要对除内拐角漏电之外的失效原因进行进一步排查。
综上所述，本公开实施例所提供的技术方案中，针对TDDB测试结构进行重新设计，提供了一种半导体测试结构，该测试结构中设置有第一待测结构，第一待测结构中的第一栅极结构具有内拐角和外拐角。如此，通过本公开提供的半导体测试结构即可对具有内拐角和外拐角的栅极结构进行测试，从而在对上述半导体测试结构进行测试时，可以监测到由于内拐角和/或外拐角导致的失效。
应理解，说明书通篇中提到的“一实施例”或“一些实施例”意味着与实施例有关的特定特征、结构或特性包括在本公开的至少一个实施例中。因此，在整个说明书各处出现的“在一实施例中”或“在一些实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本公开的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本公开实施例的实施过程构成任何限定。上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。
Claims (15)
1.一种半导体测试结构，其特征在于，所述半导体测试结构包括：
形成在衬底上的第一待测结构，所述第一待测结构包括至少一个第一栅极结构；每个所述第一栅极结构具有内拐角和外拐角；每个所述第一栅极结构包括位于所述衬底上的栅介质层以及位于所述栅介质层上的导电栅极；
第一测试垫，与每个所述第一栅极结构电连接；
第二测试垫，与所述衬底电连接。
2.根据权利要求1所述的半导体测试结构，其特征在于，所述半导体测试结构还包括：
形成在所述衬底上的第二待测结构，所述第二待测结构包括至少一个第二栅极结构；每个所述第二栅极结构具有外拐角且不具有内拐角；每个所述第二栅极结构包括位于所述衬底上的栅介质层以及位于所述栅介质层上的导电栅极；
第三测试垫，与每个所述第二栅极结构电连接。
3.根据权利要求2所述的半导体测试结构，其特征在于，每个所述第一栅极结构包括多个电连接的直线型栅极结构，两个相邻的所述直线型栅极结构的电连接处形成所述内拐角。
4.根据权利要求2所述的半导体测试结构，其特征在于，所述第二栅极结构和所述第一栅极结构在所述衬底上的投影面积相等。
5.根据权利要求2所述的半导体测试结构，其特征在于，所述第二栅极结构和所述第一栅极结构中的栅介质层的材料相同，且所述第二栅极结构和所述第一栅极结构中的栅介质层在垂直于所述衬底的方向上的厚度相同。
6.根据权利要求3所述的半导体测试结构，其特征在于，所述内拐角的角度范围为90度至120度。
7.根据权利要求1所述的半导体测试结构，其特征在于，所述第一测试垫通过第一导电线和接触结构与每个所述第一栅极结构电连接；所述第二测试垫通过第二导电线和所述接触结构与所述衬底电连接。
8.一种半导体测试结构的测试方法，其特征在于，所述测试方法包括：
提供形成在衬底上的第一待测结构，所述第一待测结构包括至少一个第一栅极结构；每个所述第一栅极结构具有内拐角和外拐角；每个所述第一栅极结构包括位于所述衬底上的栅介质层以及位于所述栅介质层上的导电栅极；
提供第一测试垫和第二测试垫；所述第一测试垫与每个所述第一栅极结构电连接；所述第二测试垫与所述衬底电连接；
对所述第一测试垫和所述第二测试垫分别施加电源电压和地电压，以测量所述第一待测结构的第一击穿时间；
根据所述第一击穿时间判断所述第一栅极结构的失效原因是否包括所述内拐角的漏电。
9.根据权利要求8所述的测试方法，其特征在于，所述方法还包括：
提供形成在所述衬底上的第二待测结构，所述第二待测结构包括至少一个第二栅极结构；每个所述第二栅极结构具有外拐角且不具有内拐角；每个所述第二栅极结构包括位于所述衬底上的栅介质层以及位于所述栅介质层上的导电栅极；
提供第三测试垫，所述第三测试垫与每个所述第二栅极结构电连接；
在对所述第一测试垫和所述第二测试垫分别施加电源电压和地电压的同时，对所述第三测试垫施加所述电源电压，以测量所述第二待测结构的第二击穿时间；
根据所述第一击穿时间和所述第二击穿时间判断所述第一栅极结构的失效原因是否包括所述内拐角的漏电。
10.根据权利要求9所述的测试方法，其特征在于，所述根据所述第一击穿时间和所述第二击穿时间判断所述第一栅极结构的失效原因是否包括所述内拐角的漏电，包括：
当所述第一击穿时间小于所述第二击穿时间时，则判断所述第一栅极结构的失效原因包括所述内拐角的漏电；
当所述第一击穿时间和所述第二击穿时间基本相同时，则判断所述第一栅极结构的失效原因不包括所述内拐角的漏电。
11.根据权利要求9所述的测试方法，其特征在于，每个所述第一栅极结构包括多个电连接的直线型栅极结构，两个相邻的所述直线型栅极结构的电连接处形成所述内拐角。
12.根据权利要求9所述的测试方法，其特征在于，所述第一待测结构和所述第二待测结构通过同一工艺制程形成。
13.根据权利要求9所述的测试方法，其特征在于，所述第二栅极结构和所述第一栅极结构在所述衬底上的投影面积相等。
14.根据权利要求11所述的测试方法，其特征在于，所述内拐角的角度范围为90度至120度。
15.根据权利要求8所述的测试方法，其特征在于，所述第一测试垫通过第一导电线和接触结构与每个所述第一栅极结构电连接；所述第二测试垫通过第二导电线和所述接触结构与所述衬底电连接。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202210873553.2A CN117476604A (zh) | 2022-07-21 | 2022-07-21 | 一种半导体测试结构及测试方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210873553.2A CN117476604A (zh) | 2022-07-21 | 2022-07-21 | 一种半导体测试结构及测试方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117476604A true CN117476604A (zh) | 2024-01-30 |
Family
ID=89633593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| CN202210873553.2A Pending CN117476604A (zh) | 2022-07-21 | 2022-07-21 | 一种半导体测试结构及测试方法 |
Country Status (1)
| Country | Link |
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| CN (1) | CN117476604A (zh) |
-
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