CN117393670A - 发光二极管外延片及其制备方法、led - Google Patents
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- CN117393670A CN117393670A CN202311676292.6A CN202311676292A CN117393670A CN 117393670 A CN117393670 A CN 117393670A CN 202311676292 A CN202311676292 A CN 202311676292A CN 117393670 A CN117393670 A CN 117393670A
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- 238000002360 preparation method Methods 0.000 title abstract description 9
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 111
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 111
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 230000001105 regulatory effect Effects 0.000 claims abstract description 29
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 28
- 239000004065 semiconductor Substances 0.000 claims abstract description 28
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 28
- 239000010703 silicon Substances 0.000 claims abstract description 28
- 230000000903 blocking effect Effects 0.000 claims abstract description 14
- 238000010030 laminating Methods 0.000 claims abstract description 6
- 238000000034 method Methods 0.000 claims description 24
- 238000000151 deposition Methods 0.000 claims description 4
- 239000013078 crystal Substances 0.000 abstract description 8
- 230000012010 growth Effects 0.000 description 26
- 235000012431 wafers Nutrition 0.000 description 23
- 239000000463 material Substances 0.000 description 15
- 230000008569 process Effects 0.000 description 14
- 230000000052 comparative effect Effects 0.000 description 10
- 230000001276 controlling effect Effects 0.000 description 10
- 230000007547 defect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 230000009286 beneficial effect Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 239000011148 porous material Substances 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000006911 nucleation Effects 0.000 description 2
- 238000010899 nucleation Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910002704 AlGaN Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000011056 performance test Methods 0.000 description 1
- 230000005622 photoelectricity Effects 0.000 description 1
- 230000034655 secondary growth Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
- H01L33/12—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a stress relaxation structure, e.g. buffer layer
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/005—Processes
- H01L33/0062—Processes for devices with an active region comprising only III-V compounds
- H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
- H01L33/007—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
- H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
Landscapes
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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Abstract
本发明公开了一种发光二极管外延片及其制备方法、LED，发光二极管外延片包括硅衬底和其上的AlN缓冲层、位错调控层、非掺杂GaN层、N型半导体层、多量子阱发光层、电子阻挡层、P型半导体层、P型接触层；所述位错调控层包括依次层叠的第一氮化硅层、第二氮化硅层和第三氮化硅层，所述第一氮化硅层上设有第一孔洞，所述第二氮化硅层上设有第二孔洞，所述第三氮化硅层上设有第三孔洞，所述第一孔洞的设置位置与所述第二孔洞的设置位置部分重叠，所述第二孔洞的设置位置与所述第三孔洞的设置位置部分重叠，所述非掺杂GaN层完全填充所述第一孔洞、第二孔洞和第三孔洞。本发明可降低硅衬底与GaN外延层之间的位错密度，提高晶体质量。
Description
技术领域
本发明涉及光电技术领域，尤其涉及一种发光二极管外延片及其制备方法、LED。
背景技术
衬底与外延层之间的晶格失配和热失配比较大，使得外延层中缺陷密度变高。Si衬底外延生长GaN薄膜，导热性好，可实现大尺寸外延，可降低生产成本，具有极大的市场竞争力，但是在Si衬底生长GaN外延层其晶格失配与热失配更大，GaN外延层中的缺陷密度更高。Si的晶格常数（0.5431nm）与GaN（0.3189nm）和AlN（0.3112nm）差异比较大，在低温AlN成核层和高温AlN缓冲层上生长的GaN外延层晶体质量并不高，采用AlN作为成核层仍存在较大的晶格失配，Si基GaN的异质外延材料位错密度高、晶体质量低是制约Si基GaN应用的关键瓶颈。
发明内容
本发明所要解决的技术问题在于，提供一种发光二极管外延片，其可降低硅衬底与GaN外延层之间的位错密度，提高晶体质量。
本发明所要解决的技术问题还在于，提供一种发光二极管外延片的制备方法，其工艺简单，能够稳定制得发光效率良好的发光二极管外延片。
为了解决上述技术问题，本发明提供了一种发光二极管外延片，包括硅衬底，所述硅衬底上依次设有AlN缓冲层、位错调控层、非掺杂GaN层、N型半导体层、多量子阱发光层、电子阻挡层、P型半导体层、P型接触层；
所述位错调控层包括依次层叠的第一氮化硅层、第二氮化硅层和第三氮化硅层，所述第一氮化硅层上设有第一孔洞，所述第二氮化硅层上设有第二孔洞，所述第三氮化硅层上设有第三孔洞，所述第一孔洞的设置位置与所述第二孔洞的设置位置部分重叠，所述第二孔洞的设置位置与所述第三孔洞的设置位置部分重叠，所述第一孔洞、第二孔洞和第三孔洞在垂直方向不存在三者相互贯通的区域，所述非掺杂GaN层完全填充所述第一孔洞、第二孔洞和第三孔洞。
在一种实施方式中，所述第三孔洞的开口尺寸＞所述第二孔洞的开口尺寸。
在一种实施方式中，所述第二孔洞的开口尺寸＞所述第一孔洞的开口尺寸。
在一种实施方式中，所述第一孔洞与所述第二孔洞的重叠面积占所述第一孔洞的开口面积的20%~50%。
在一种实施方式中，所述第二孔洞与所述第三孔洞的重叠面积占所述第二孔洞的开口面积的20%~80%。
在一种实施方式中，所述第一孔洞的开口尺寸为1μm~2μm；
所述第一氮化硅层的厚度为50nm~200nm。
在一种实施方式中，所述第二孔洞的开口尺寸为2μm~3μm；
所述第二氮化硅层的厚度为50nm~200nm。
在一种实施方式中，所述第三孔洞的开口尺寸为3μm~4μm；
所述第三氮化硅层的厚度为50nm~200nm。
为解决上述问题，本发明还提供了一种发光二极管外延片的制备方法，包括以下步骤：
S1、准备硅衬底；
S2、在所述硅衬底上依次沉积AlN缓冲层、位错调控层、非掺杂GaN层、N型半导体层、多量子阱发光层、电子阻挡层、P型半导体层、P型接触层；
所述位错调控层包括依次层叠的第一氮化硅层、第二氮化硅层和第三氮化硅层，所述第一氮化硅层上设有第一孔洞，所述第二氮化硅层上设有第二孔洞，所述第三氮化硅层上设有第三孔洞，所述第一孔洞的设置位置与所述第二孔洞的设置位置部分重叠，所述第二孔洞的设置位置与所述第三孔洞的设置位置部分重叠，所述第一孔洞、第二孔洞和第三孔洞在垂直方向不存在三者相互贯通的区域，所述非掺杂GaN层完全填充所述第一孔洞、第二孔洞和第三孔洞。
相应地，本发明还提供了一种LED，所述LED包括上述的发光二极管外延片。
实施本发明，具有如下有益效果：
本发明提供的发光二极管外延片，在AlN缓冲层设有特定结构的位错调控层，所述位错调控层包括依次层叠的第一氮化硅层、第二氮化硅层和第三氮化硅层，所述第一氮化硅层上设有第一孔洞，所述第二氮化硅层上设有第二孔洞，所述第三氮化硅层上设有第三孔洞，所述第一孔洞的设置位置与所述第二孔洞的设置位置部分重叠，所述第二孔洞的设置位置与所述第三孔洞的设置位置部分重叠，所述第一孔洞、第二孔洞和第三孔洞在垂直方向不存在三者相互贯通的区域，所述非掺杂GaN层完全填充所述第一孔洞、第二孔洞和第三孔洞。
所述位错调控层上具有的特定交错形式的孔洞结构能够过滤消除Si衬底上生长GaN层时存在的位错缺陷。在非掺杂GaN层生长过程中，GaN材料依次经过第一孔洞、第二孔洞和第三孔洞后，从第三孔洞结构中生长出来的GaN材料过滤掉了大多数位错。其中，由第一孔洞向第二孔洞生长过程中，发生了一次生长方向转折，由第二孔洞向第三孔洞生长过程中，又发生了一次生长方向转折，两次生长方向转折后，大部分位错被过滤掉了，最终降低硅衬底与GaN外延层之间的位错密度，提高晶体质量。
附图说明
图1为本发明提供的发光二极管外延片的结构示意图；
图2为本发明实施例2提供的发光二极管外延片的位错调控层的结构示意图；
图3为本发明实施例3提供的发光二极管外延片的位错调控层的结构示意图；
图4为本发明对比例2提供的发光二极管外延片的位错调控层的结构示意图；
图5为本发明对比例3提供的发光二极管外延片的位错调控层的结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面对本发明作进一步地详细描述。
除非另外说明或存在矛盾之处，本文中使用的术语或短语具有以下含义：
本发明中，“优选”仅为描述效果更好的实施方式或实施例，应当理解，并不构成对本发明保护范围的限制。
本发明中，以开放式描述的技术特征中，包括所列举特征组成的封闭式技术方案，也包括包含所列举特征的开放式技术方案。
本发明中，涉及到数值区间，如无特别说明，则包括数值区间的两个端点。
为解决上述问题，本发明提供了一种发光二极管外延片，如图1所示，包括硅衬底100，所述硅衬底100上依次设有AlN缓冲层200、位错调控层300、非掺杂GaN层400、N型半导体层500、多量子阱发光层600、电子阻挡层700、P型半导体层800、P型接触层900；
所述位错调控层300包括依次层叠的第一氮化硅层310、第二氮化硅层320和第三氮化硅层330，所述第一氮化硅层310上设有第一孔洞311，所述第二氮化硅层320上设有第二孔洞321，所述第三氮化硅层330上设有第三孔洞331，所述第一孔洞311的设置位置与所述第二孔洞321的设置位置部分重叠，所述第二孔洞321的设置位置与所述第三孔洞331的设置位置部分重叠，所述第一孔洞311、第二孔洞321和第三孔洞331在垂直方向不存在三者相互贯通的区域，所述非掺杂GaN层400完全填充所述第一孔洞311、第二孔洞321和第三孔洞331。
所述位错调控层300上具有的特定交错形式的孔洞结构能够过滤消除Si衬底上生长GaN层时存在的位错缺陷。在非掺杂GaN层400生长过程中，GaN材料依次经过第一孔洞311、第二孔洞321和第三孔洞331后，从第三孔洞331结构中生长出来的GaN材料过滤掉了大多数位错。其中，由第一孔洞311向第二孔洞321生长过程中，发生了一次生长方向转折，由第二孔洞321向第三孔洞331生长过程中，又发生了一次生长方向转折，两次生长方向转折后，大部分位错被过滤掉了，最终降低硅衬底与GaN外延层之间的位错密度，提高晶体质量。
所述第一孔洞311、第二孔洞321和第三孔洞331在垂直方向不存在三者相互贯通的区域，这样避免了所述非掺杂GaN层400无法完全填充所述第一孔洞311、第二孔洞321和第三孔洞331的情况。
在一种实施方式中，所述第三孔洞331的开口尺寸＞所述第二孔洞321的开口尺寸；所述第二孔洞321的开口尺寸＞所述第一孔洞311的开口尺寸。所述第三孔洞331的开口尺寸较大有利于Ga源和N源进入第二孔洞321和第一孔洞311，方便GaN材料外延生长。所述第一孔洞311的开口尺寸较小，有利于GaN材料快速填充所述第一孔洞311。
在一种实施方式中，所述第一孔洞311与所述第二孔洞321的重叠面积占所述第一孔洞311的开口面积的20%~50%。需要说明的是，在GaN材料生长过程中，GaN材料先在所述第一孔洞311内限位生长，填充所述第一孔洞311后过渡到所述第二孔洞321内限位生长，期间发生了一次生长方向转折，在此过程中，避免了位错缺陷的不断累积，减少了位错的产生。
在一种实施方式中，所述第二孔洞321与所述第三孔洞331的重叠面积占所述第二孔洞321的开口面积的20%~80%。需要说明的是，在GaN材料生长过程中，GaN材料已经在由所述第一孔洞311过渡到所述第二孔洞321的生长过程中发生了一次生长方向转折，部分位错已经被消除，在填充所述第二孔洞321后过渡到所述第三孔洞331的过程中，再次发生了一次生长方向转折，再次避免了位错缺陷的不断累积，进一步减少了位错的产生。
在一种实施方式中，所述第一孔洞311的开口尺寸为1μm~2μm；所述第一孔洞311的示例性开口尺寸为1.1μm、1.2μm、1.3μm、1.4μm、1.5μm、1.6μm、1.7μm、1.8μm、1.9μm，但不限于此；第一氮化硅层310的厚度为50nm~200nm；所述第一氮化硅层310的示例性厚度为60nm、70nm、80nm、90nm、100nm、110nm、120nm、130nm、140nm、150nm、160nm、170nm、180nm、190nm，但不限于此。
在一种实施方式中，所述第二孔洞321的开口尺寸为2μm~3μm；所述第二孔洞321的示例性开口尺寸为2.1μm、2.2μm、2.3μm、2.4μm、2.5μm、2.6μm、2.7μm、2.8μm、2.9μm，但不限于此；所述第二氮化硅层320的厚度为50nm~200nm；所述第二氮化硅层320的示例性厚度为60nm、70nm、80nm、90nm、100nm、110nm、120nm、130nm、140nm、150nm、160nm、170nm、180nm、190nm，但不限于此。
在一种实施方式中，所述第三孔洞331的开口尺寸为3μm~4μm；所述第三孔洞331的示例性开口尺寸为3.1μm、3.2μm、3.3μm、3.4μm、3.5μm、3.6μm、3.7μm、3.8μm、3.9μm，但不限于此；所述第三氮化硅层330的厚度为50nm~200nm；所述第三氮化硅层330的示例性厚度为60nm、70nm、80nm、90nm、100nm、110nm、120nm、130nm、140nm、150nm、160nm、170nm、180nm、190nm，但不限于此。
相应地，本发明提供了一种发光二极管外延片的制备方法，包括以下步骤：
S1、准备硅衬底100；
S2、在所述硅衬底100上依次沉积AlN缓冲层200、位错调控层300、非掺杂GaN层400、N型半导体层500、多量子阱发光层600、电子阻挡层700、P型半导体层800、P型接触层900。
所述步骤S2具体包括以下步骤：
S21、在一种实施方式中，所述AlN缓冲层200采用下述方法制得：
将反应室的温度控制在1000℃~1200℃，压力控制在30torr~70torr，通入N源、Al源，生长厚度为100nm~300nm的AlN缓冲层。
S22、在一种实施方式中，所述位错调控层300采用下述方法制得：
将反应室的温度控制在700℃~900℃，通入N源、Si源，生长第一氮化硅层，在所述第一氮化硅层上刻蚀出第一孔洞；
在所述第一孔洞内沉积SiO2临时填充层；
将反应室的温度控制在700℃~900℃，通入N源、Si源，生长第二氮化硅层，在所述第二氮化硅层上刻蚀出第二孔洞，所述第一孔洞的设置位置与所述第二孔洞的设置位置部分重叠；
湿法刻蚀去除SiO2临时填充层，确保所述第一孔洞、第二孔洞相连通；
在所述第二孔洞内沉积SiO2临时填充层；
将反应室的温度控制在700℃~900℃，通入N源、Si源，生长第三氮化硅层，在所述第三氮化硅层上刻蚀出第三孔洞，所述第三孔洞的设置位置与所述第二孔洞的设置位置部分重叠；
湿法刻蚀去除SiO2临时填充层，确保所述第二孔洞、第三孔洞相连通。
需要说明的是，除了采用上述制备方法，还可以采用其它方法实现所述位错调控层300的制备，所述位错调控层300包括依次层叠的第一氮化硅层310、第二氮化硅层320和第三氮化硅层330，所述第一氮化硅层310上设有第一孔洞311，所述第二氮化硅层320上设有第二孔洞321，所述第三氮化硅层330上设有第三孔洞331，所述第一孔洞311的设置位置与所述第二孔洞321的设置位置部分重叠，所述第二孔洞321的设置位置与所述第三孔洞331的设置位置部分重叠，所述第一孔洞311、第二孔洞321和第三孔洞331在垂直方向不存在三者相互贯通的区域。本发明对此不作限定。
S23、在一种实施方式中，所述非掺杂GaN层400采用下述方法制得：
将反应室的温度控制在1000℃~1200℃，压力控制在100torr~200torr，通入N源、Ga源，生长厚度为1μm~3μm的非掺杂GaN层，所述非掺杂GaN层完全填充所述第一孔洞、第二孔洞和第三孔洞。
S24、在一种实施方式中，所述N型半导体层500采用下述方法制得：
将反应室的温度控制在1000℃~1200℃，压力控制在100torr~200torr，通入N源、Ga源、Si源，生长厚度为1μm~3μm的N型半导体层。
S25、在一种实施方式中，所述多量子阱发光层600采用下述方法制得：
所述多量子阱发光层由5~12个周期的InGaN层和GaN层组成，其中InGaN层为阱层，GaN层为垒层。
将反应室的温度控制在800℃~900℃，压力控制在100torr~200torr，通入N源、Ga源、In源，生长InGaN层；
将反应室的温度控制在900℃~1000℃，压力控制在100torr~200torr，通入N源、Ga源，生长GaN层；
交替生长所述InGaN层和所述GaN层，得到多量子阱发光层。
S26、在一种实施方式中，所述电子阻挡层700采用下述方法制得：
将反应室的温度控制在950℃~1100℃，压力控制在50torr~100torr，通入N源、Ga源、Al源，生长厚度为20nm~50nm的AlGaN电子阻挡层。
S27、在一种实施方式中，所述P型半导体层800采用下述方法制得：
将反应室的温度控制在950℃~1050℃，压力控制在100torr~600torr，通入N源、Ga源、Mg源，生长厚度为30nm~200nm的P型半导体层。
S28、在一种实施方式中，所述P型接触层900采用下述方法制得：
将反应室的温度控制在1000℃~1100℃，压力控制在100torr~300torr，通入N源、Ga源、Mg源，生长厚度为10nm~50nm的P型GaN接触层。
相应地，本发明还提供了一种LED，所述LED包括上述的发光二极管外延片。所述LED的光电效率得到有效提升，且其他项电学性能良好。
下面以具体实施例进一步说明本发明：
实施例1
本实施例提供一种发光二极管外延片，包括硅衬底，所述硅衬底上依次设有AlN缓冲层、位错调控层、非掺杂GaN层、N型半导体层、多量子阱发光层、电子阻挡层、P型半导体层、P型接触层；
所述位错调控层包括依次层叠的第一氮化硅层、第二氮化硅层和第三氮化硅层，所述第一氮化硅层上设有第一孔洞，所述第二氮化硅层上设有第二孔洞，所述第三氮化硅层上设有第三孔洞，所述第一孔洞的设置位置与所述第二孔洞的设置位置部分重叠，所述第二孔洞的设置位置与所述第三孔洞的设置位置部分重叠，所述第一孔洞、第二孔洞和第三孔洞在垂直方向不存在三者相互贯通的区域，所述非掺杂GaN层完全填充所述第一孔洞、第二孔洞和第三孔洞。
所述第一氮化硅层的厚度为100nm，所述第一孔洞的开口尺寸为1.5μm；
所述第二氮化硅层的厚度为100nm，所述第二孔洞的开口尺寸为2.5μm；
所述第三氮化硅层的厚度为100nm，所述第三孔洞的开口尺寸为3.5μm；
所述第一孔洞与所述第二孔洞的重叠面积占所述第一孔洞的开口面积的1/3（约33.33%），所述第二孔洞与所述第三孔洞的重叠面积占所述第二孔洞的开口面积的80%。
实施例2
本实施例提供一种发光二极管外延片，包括硅衬底，所述硅衬底上依次设有AlN缓冲层、位错调控层、非掺杂GaN层、N型半导体层、多量子阱发光层、电子阻挡层、P型半导体层、P型接触层；
如图2所示，所述位错调控层包括依次层叠的第一氮化硅层、第二氮化硅层和第三氮化硅层，所述第一氮化硅层上设有第一孔洞，所述第二氮化硅层上设有第二孔洞，所述第三氮化硅层上设有第三孔洞，所述第一孔洞的设置位置与所述第二孔洞的设置位置部分重叠，所述第二孔洞的设置位置与所述第三孔洞的设置位置部分重叠，所述第一孔洞、第二孔洞和第三孔洞在垂直方向不存在三者相互贯通的区域，所述非掺杂GaN层完全填充所述第一孔洞、第二孔洞和第三孔洞。
所述第一氮化硅层的厚度为100nm，所述第一孔洞的开口尺寸为1μm；
所述第二氮化硅层的厚度为100nm，所述第二孔洞的开口尺寸为2μm；
所述第三氮化硅层的厚度为100nm，所述第三孔洞的开口尺寸为3μm；
所述第一孔洞与所述第二孔洞的重叠面积占所述第一孔洞的开口面积的50%，所述第二孔洞与所述第三孔洞的重叠面积占所述第二孔洞的开口面积的50%。
实施例3
本实施例提供一种发光二极管外延片，包括硅衬底，所述硅衬底上依次设有AlN缓冲层、位错调控层、非掺杂GaN层、N型半导体层、多量子阱发光层、电子阻挡层、P型半导体层、P型接触层；
如图3所示，所述位错调控层包括依次层叠的第一氮化硅层、第二氮化硅层和第三氮化硅层，所述第一氮化硅层上设有第一孔洞，所述第二氮化硅层上设有第二孔洞，所述第三氮化硅层上设有第三孔洞，所述第一孔洞的设置位置与所述第二孔洞的设置位置部分重叠，所述第二孔洞的设置位置与所述第三孔洞的设置位置部分重叠，所述第一孔洞、第二孔洞和第三孔洞在垂直方向不存在三者相互贯通的区域，所述非掺杂GaN层完全填充所述第一孔洞、第二孔洞和第三孔洞。
所述第一氮化硅层的厚度为100nm，所述第一孔洞的开口尺寸为2μm；
所述第二氮化硅层的厚度为100nm，所述第二孔洞的开口尺寸为3μm；
所述第三氮化硅层的厚度为100nm，所述第三孔洞的开口尺寸为4μm；
所述第一孔洞与所述第二孔洞的重叠面积占所述第一孔洞的开口面积的20%，所述第二孔洞与所述第三孔洞的重叠面积占所述第二孔洞的开口面积的20%。
对比例1
本对比例提供一种发光二极管外延片，与实施例1不同之处在于：不设有位错调控层，其余均与实施例1相同。
对比例2
本实施例提供一种发光二极管外延片，包括硅衬底，所述硅衬底上依次设有AlN缓冲层、位错调控层、非掺杂GaN层、N型半导体层、多量子阱发光层、电子阻挡层、P型半导体层、P型接触层；
如图4所示，所述位错调控层包括依次层叠的第一氮化硅层、第二氮化硅层和第三氮化硅层，所述第一氮化硅层上设有第一孔洞，所述第二氮化硅层上设有第二孔洞，所述第三氮化硅层上设有第三孔洞，所述第一孔洞的设置位置与所述第二孔洞的设置位置部分重叠，所述第二孔洞的设置位置与所述第三孔洞的设置位置部分重叠，所述第一孔洞、第二孔洞或第三孔洞在垂直方向存在三者相互贯通的区域，所述非掺杂GaN层完全填充所述第一孔洞、第二孔洞和第三孔洞。
所述第一氮化硅层的厚度为100nm，所述第一孔洞的开口尺寸为1.5μm；
所述第二氮化硅层的厚度为100nm，所述第二孔洞的开口尺寸为2.5μm；
所述第三氮化硅层的厚度为100nm，所述第三孔洞的开口尺寸为3.5μm；
所述第一孔洞与所述第二孔洞的重叠面积占所述第一孔洞的开口面积的2/3（约66.67%），所述第二孔洞与所述第三孔洞的重叠面积占所述第二孔洞的开口面积的80%。
对比例3
本实施例提供一种发光二极管外延片，包括硅衬底，所述硅衬底上依次设有AlN缓冲层、位错调控层、非掺杂GaN层、N型半导体层、多量子阱发光层、电子阻挡层、P型半导体层、P型接触层；
如图5所示，所述位错调控层包括依次层叠的第一氮化硅层、第二氮化硅层和第三氮化硅层，所述第一氮化硅层上设有第一孔洞，所述第二氮化硅层上设有第二孔洞，所述第三氮化硅层上设有第三孔洞，所述第一孔洞的设置位置与所述第二孔洞的设置位置部分重叠，所述第二孔洞的设置位置与所述第三孔洞的设置位置部分重叠，所述第一孔洞、第二孔洞或第三孔洞在垂直方向存在三者相互贯通的区域，所述非掺杂GaN层完全填充所述第一孔洞、第二孔洞和第三孔洞。
所述第一氮化硅层的厚度为100nm，所述第一孔洞的开口尺寸为1.5μm；
所述第二氮化硅层的厚度为100nm，所述第二孔洞的开口尺寸为2.5μm；
所述第三氮化硅层的厚度为100nm，所述第三孔洞的开口尺寸为3.5μm；
所述第一孔洞与所述第二孔洞的重叠面积占所述第一孔洞的开口面积的1/3（约33.33%），所述第二孔洞与所述第三孔洞的重叠面积占所述第二孔洞的开口面积的90%。
以实施例1~实施例3和对比例1~对比例3制得发光二极管外延片使用相同芯片工艺条件制备成10mil×25mil芯片，分别抽取300颗LED芯片，在120mA电流下测试各项性能，具体测试结果如表1所示。
表1 实施例1~实施例3和对比例1~对比例3制得LED的性能测试结果
上述结果中，XRD（GaN 002）数据可以表征螺位错，XRD（GaN 102）数据可以表征螺位错和刃位错的混合位错，XRD（GaN 002）或XRD（GaN 102）的数值越小说明位错密度越低，晶体质量越好。实施例1与对比例2和对比例3相比，实施例1通过控制所述第一孔洞、所述第二孔洞与所述第三孔洞的重叠面积，实现了所述第一孔洞、第二孔洞和第三孔洞在垂直方向不存在三者相互贯通的区域，从而实现了后续GaN材料在由第一孔洞向第二孔洞生长过程中，发生了一次生长方向转折，由第二孔洞向第三孔洞生长过程中，又发生了一次生长方向转折，两次生长方向转折后，即后续GaN材料按照特定的生长轨迹生长，从而大部分位错被过滤掉了，最终降低硅衬底与GaN外延层之间的位错密度，提高晶体质量。而对比例2和对比例3的所述第一孔洞、第二孔洞和第三孔洞在垂直方向存在三者相互贯通的区域，后续GaN材料在生长过程中，会优先生长在贯通区域，无法按照上述特定的生长轨迹生长，最终无法实现良好的位错密度降低效果。综上，本发明提供的发光二极管外延片，在AlN缓冲层上设有特定结构的位错调控层，所述位错调控层具有的特定交错形式的孔洞结构能够过滤消除Si衬底上生长GaN层时存在的位错缺陷。
以上所述是发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本发明的保护范围。
Claims (10)
1.一种发光二极管外延片，其特征在于，包括硅衬底，所述硅衬底上依次设有AlN缓冲层、位错调控层、非掺杂GaN层、N型半导体层、多量子阱发光层、电子阻挡层、P型半导体层、P型接触层；
所述位错调控层包括依次层叠的第一氮化硅层、第二氮化硅层和第三氮化硅层，所述第一氮化硅层上设有第一孔洞，所述第二氮化硅层上设有第二孔洞，所述第三氮化硅层上设有第三孔洞，所述第一孔洞的设置位置与所述第二孔洞的设置位置部分重叠，所述第二孔洞的设置位置与所述第三孔洞的设置位置部分重叠，所述第一孔洞、第二孔洞和第三孔洞在垂直方向不存在三者相互贯通的区域，所述非掺杂GaN层完全填充所述第一孔洞、第二孔洞和第三孔洞。
2.如权利要求1所述的发光二极管外延片，其特征在于，所述第三孔洞的开口尺寸＞所述第二孔洞的开口尺寸。
3.如权利要求1所述的发光二极管外延片，其特征在于，所述第二孔洞的开口尺寸＞所述第一孔洞的开口尺寸。
4.如权利要求1所述的发光二极管外延片，其特征在于，所述第一孔洞与所述第二孔洞的重叠面积占所述第一孔洞的开口面积的20%~50%。
5.如权利要求1所述的发光二极管外延片，其特征在于，所述第二孔洞与所述第三孔洞的重叠面积占所述第二孔洞的开口面积的20%~80%。
6.如权利要求1所述的发光二极管外延片，其特征在于，所述第一孔洞的开口尺寸为1μm~2μm；
所述第一氮化硅层的厚度为50nm~200nm。
7.如权利要求1所述的发光二极管外延片，其特征在于，所述第二孔洞的开口尺寸为2μm~3μm；
所述第二氮化硅层的厚度为50nm~200nm。
8.如权利要求1所述的发光二极管外延片，其特征在于，所述第三孔洞的开口尺寸为3μm~4μm；
所述第三氮化硅层的厚度为50nm~200nm。
9.一种如权利要求1~8任一项所述的发光二极管外延片的制备方法，其特征在于，包括以下步骤：
S1、准备硅衬底；
S2、在所述硅衬底上依次沉积AlN缓冲层、位错调控层、非掺杂GaN层、N型半导体层、多量子阱发光层、电子阻挡层、P型半导体层、P型接触层；
所述位错调控层包括依次层叠的第一氮化硅层、第二氮化硅层和第三氮化硅层，所述第一氮化硅层上设有第一孔洞，所述第二氮化硅层上设有第二孔洞，所述第三氮化硅层上设有第三孔洞，所述第一孔洞的设置位置与所述第二孔洞的设置位置部分重叠，所述第二孔洞的设置位置与所述第三孔洞的设置位置部分重叠，所述第一孔洞、第二孔洞和第三孔洞在垂直方向不存在三者相互贯通的区域，所述非掺杂GaN层完全填充所述第一孔洞、第二孔洞和第三孔洞。
10.一种LED，其特征在于，所述LED包括如权利要求1~8任一项所述的发光二极管外延片。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202311676292.6A CN117393670A (zh) | 2023-12-08 | 2023-12-08 | 发光二极管外延片及其制备方法、led |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311676292.6A CN117393670A (zh) | 2023-12-08 | 2023-12-08 | 发光二极管外延片及其制备方法、led |
Publications (1)
| Publication Number | Publication Date |
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| CN117393670A true CN117393670A (zh) | 2024-01-12 |
Family
ID=89437647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| CN202311676292.6A Pending CN117393670A (zh) | 2023-12-08 | 2023-12-08 | 发光二极管外延片及其制备方法、led |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117393670A (zh) |
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