CN117296132A - 载体的直接接合和去接合 - Google Patents

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Abstract

公开了一种接合方法。该方法可以包括：在没有中间粘合剂的情况下，将半导体元件的第一非导电接合材料直接接合到载体的第二非导电接合材料。该第一非导电接合材料设置在该半导体元件的器件部分上。该第二非导电接合材料设置在该载体的体部分上。沉积的电介质层设置在该器件部分与该体部分之间。该方法可以包括通过将热能传递到该电介质层以引起气体扩散出该电介质层来从该半导体元件移除该载体。

Description

载体的直接接合和去接合
相关申请的交叉引用
本申请要求2021年3月31日提交的标题为“DIRECT BONDING AND DEBONDING OFCARRIER(载体的直接接合和去接合)”的美国临时专利申请第63/168,946号的优先权，其各自的全部内容通过引用并入本文。
技术领域
本领域涉及半导体元件到载体的直接接合，并且涉及在直接接合之后移除载体。
背景技术
半导体元件(诸如半导体晶片)可以在没有粘合剂的情况下堆叠并且彼此直接接合。例如，在一些直接接合结构中，元件的非导电场区域可以彼此直接接合。在一些结构中，对应的导电接触结构也可以彼此直接接合。在一些应用中，形成减薄的裸片和晶片和/或进行背面处理可能具有挑战性。因此，仍然持续需要改进的用于直接接合的方法和结构。
附图说明
现在将参考以下附图描述特定的实现方式，这些附图是作为示例而非限制来提供的。
图1A是两个元件在接合之前的示意性截面侧视图。
图1B是图1A中示出的两个元件在接合之后的示意性截面侧视图。
图2A至图2E图示了根据实施例的接合方法中的各个步骤的示意性截面视图。
图3是示出将半导体器件和载体接合和去接合的方法的流程图。
具体实施方式
在各种微电子设备中，两个或更多个元件2、3可以在没有粘合剂的情况下彼此直接接合以形成接合结构。在一些实施例中，图1A和图1B的元件2、3可以包括半导体元件。例如，在各种实施例中，第一元件2和第二元件3可以包括半导体晶片。在一些实施例中，第一元件2和第二元件3可以包括半导体器件裸片。在一些实施例中，第一元件2和第二元件3中的一者可以包括半导体晶片，并且第一元件2和第二元件3中的另一者可以包括半导体器件裸片。在本文公开的各种实施例中，第二元件3可以包括载体，该载体可以临时直接接合到第一元件2，并且随后被移除(例如，在减薄和/或其他处理之后)。例如，在一些实施例中，第一元件2可以包括具有器件部分5和在器件部分5上的第一非导电接合材料4a的半导体元件(例如，单片化的集成设备裸片或未单片化的晶片)。器件部分5可以包括其中形成有有源电路系统的半导体材料。第二元件3可以包括衬底6和衬底6上的第二非导电接合材料4b。在一些实施例中，衬底6可以包括玻璃或半导体(诸如硅)。
在各种实施例中，如图1A至图1B中所示，第一元件2的非导电(例如，半导体或无机电介质)接合材料4a可以在没有粘合剂的情况下直接接合到第二元件3的对应非导电(例如，半导体或无机电介质)接合材料4b或场区域。在一些实施例中(未示出)，第一元件2的导电区域(例如，金属焊盘或接触结构)可以在没有粘合剂的情况下直接接合到第二元件3的对应导电区域(例如，金属焊盘或接触结构)。在一些实施例中，第一元件2的非导电材料4a可以使用至少在美国专利第9,564,414号；第9,391,143号；以及第10,434,749号中公开的直接接合技术在没有粘合剂的情况下使用接合技术直接接合到第二元件3的对应非导电材料4b，这些专利中的每一者的全部内容都通过引用整体并入本文并且用于所有目的。贯穿US11,056,390可以找到混合接合的附加示例，该专利的全部内容通过引用整体并入本文并且用于所有目的。在其他应用中，在接合结构1中，第一元件2的非导电材料可以直接接合到第二元件3的导电材料，使得第一元件2的导电材料与第二元件3的非导电材料紧密配合。用于直接接合的合适的电介质接合表面或材料包括但不限于无机电介质(诸如氧化硅、氮化硅或氮氧化硅)，或可以包括碳(诸如碳化硅、氮氧化硅碳化物、低K电介质材料、SICOH电介质、碳氮化硅或类金刚石碳，或包括金刚石表面的材料)。此类含碳陶瓷材料尽管包括碳，但可以被认为是无机的。
在各种实施例中，可以在没有中间粘合剂的情况下形成直接接合。例如，半导体或电介质接合表面可以被抛光到高光滑度。接合表面可以被清洁并且暴露于等离子体和/或蚀刻剂以激活表面。在一些实施例中，可以在激活之后或激活期间(例如，在等离子体和/或蚀刻过程期间)用物质封端表面。不受理论的限制，在一些实施例中，可以执行激活过程以断开接合表面处的化学键，并且封端过程可以在接合表面处提供提高了直接接合期间的接合能量的另外的化学物质。在一些实施例中，在同一步骤中提供激活和封端，例如，等离子体或湿蚀刻剂来激活和封端表面。在其他实施例中，接合表面可以在单独的处理中封端以提供用于直接接合的另外的物质。在各种实施例中，封端物质可以包括氮。例如，在一些实施例中，(一个或多个)接合表面可以暴露于含氮等离子体。此外，在一些实施例中，接合表面可以被暴露于氟。例如，在层和/或接合界面，特别是电介质接合界面附近，可能有一个或多个氟峰。因此，在直接接合结构中，两种非导电材料之间的接合界面可以包括非常光滑的界面，在接合界面处具有较高的氮含量和/或氟峰。激活和/或封端处理的附加示例可以在美国专利第9,564,414号；第9,391,143号；以及第10,434,749号中找到，其中每个专利的全部内容都通过引用整体并入本文并且用于所有目的。
在各种实施例中，第一元件的导电接触焊盘也可以直接接合到第二元件的对应导电接触焊盘(例如，在两个元件都具有接触焊盘的布置中)。例如，直接混合接合技术可以用于沿着接合界面提供导体到导体的直接接合，该接合界面包括如以上所描述的制备的共价直接接合的电介质到电介质表面。在各种实施例中，导体对导体(例如，接触焊盘对接触焊盘)的直接接合和电介质对电介质的混合接合可以使用至少在美国专利第9,716,033号和第9,852,988号中公开的直接接合技术来形成，这些专利中的每一者的全部内容都通过引用整体并入本文并且用于所有目的。本文所描述的接合结构也可以用于没有非导电区域接合的直接金属接合，或用于其他接合技术。
在一些实施例中，如上所述，可以制备无机电介质接合表面并且在没有中间粘合剂的情况下将它们彼此直接接合。在具有接触焊盘的直接接合结构中，导电接触焊盘(其可以被非导电的电介质场区域包围)也可以在没有中间粘合剂的情况下彼此直接接合。在一些实施例中，相应的接触焊盘可以凹陷到电介质场或非导电接合区域的外(例如，上)表面下方，例如，凹陷小于30nm、小于20nm、小于15nm或小于10nm，例如，凹陷在2nm至20nm的范围内，或在4nm至10nm的范围内。例如，电介质材料的热膨胀系数(CTE)可以在0.1ppm/℃与5ppm/℃之间的范围，并且导电材料的CTE可以在6ppm/℃与40ppm/℃之间，或在8ppm/℃与30ppm/℃之间的范围。电介质材料的CTE与导电材料的CTE的差异抑制了导电材料在随后的热处理操作中横向膨胀，从而有利于导电焊盘接触。在一些实施例中，非导电接合区域可以在室温下在没有粘合剂的情况下彼此直接接合并且随后，接合结构可以被退火。在退火时，接触焊盘可以相对于非导电接合区域膨胀并且彼此接触以形成金属对金属的直接接合。有利地，使用混合接合技术，诸如可以从加利福尼亚州圣何塞市的Xperi公司购得的直接接合互连(Direct Bond Interconnect)或可以使能跨直接接合界面(例如，用于规则阵列的小间距或细间距)连接的高密度焊盘。在各种实施例中，接触焊盘可以包括铜，尽管其他金属可能是合适的。在第一元件2和第二元件3在接合表面处不具有接触焊盘的布置中，然后可以在室温下直接接合非导电材料，而无需随后的退火来实现金属接触。
因此，在直接接合过程中，第一元件可以在没有中间粘合剂的情况下直接接合到第二元件。在一些布置中，第一元件可以包括单片化的元件，诸如单片化的集成设备裸片。在其他布置中，第一元件可以包括载体或衬底(例如，晶片)，该载体或衬底包括多个(例如，几十个、几百个或更多个)设备区域，该多个设备区域在被分割时形成多个集成设备裸片。类似地，第二元件可以包括单片化的元件，诸如单片化的集成设备裸片。在其他布置中，第二元件可以包括载体或衬底(例如，晶片)。在一些实施例中，具有不同CTE的多个裸片可以被接合在同一载体上。在一些实施例中，接合裸片的衬底的CTE可以类似于载体的衬底的CTE。在其他实施例中，接合裸片的衬底的CTE可以不同于载体的衬底的CTE。接合裸片之间或接合裸片与载体之间的CTE差异可以在1ppm/℃与70ppm/℃之间并且小于30ppm/℃，例如小于12ppm/℃。
如本文所解释的，第一元件和第二元件可以在没有粘合剂的情况下彼此直接接合，这不同于沉积过程。因此，第一元件和第二元件可以包括非沉积元件。此外，与沉积层不同，直接接合结构可以包括沿着接合界面的缺陷区域，其中存在纳米空隙。纳米空隙可能由于接合表面的激活(例如，暴露于等离子体)而形成。如上所述，接合界面可以包括来自激活和/或最后化学处理过程的材料浓度。例如，在利用氮等离子体进行激活的实施例中，可以在接合界面处形成氮峰。在利用氧等离子体进行激活的实施例中，可以在接合界面处形成氧峰或富氧层。在一些实施例中，接合界面可以包括氮封端的无机非导电材料(诸如氮封端的硅)、氧化硅、氮化硅、氮氧化硅、氮氧化硅碳化物或碳氮化硅，其中接合界面处存在的氮水平指示在直接接合之前元件中的至少一个的氮封端。除了含氮电介质之外，非导电材料的氮含量通常在表面处或表面附近具有梯度峰值。在一些实施例中，氮和氮相关部分可以不存在于接合界面处。如本文所解释的，直接键可以包括比范德华键更强的共价键。接合层还可以包括被平坦化到高光滑度的抛光表面。
在元件2、3具有直接接合的金属接触焊盘的各种实施例中，接触焊盘之间的金属对金属接合可以被接合，使得金属晶粒(例如，铜晶粒)跨接合界面生长到彼此中。在一些实施例中，铜可以具有沿着111晶面竖直取向的晶粒以用于改进跨接合界面的铜扩散。然而，在一些实施例中，其他铜晶面可以相对于接触焊盘表面竖直取向。非导电接合界面可以基本上完全延伸到接合接触焊盘的至少一部分，使得在接合接触焊盘处或附近的非导电接合区域之间基本上没有间隙。在一些实施例中，可以在接触焊盘下方提供阻挡层(例如，其可以包括铜)。然而，在其他实施例中，在接触焊盘下方可以没有阻挡层，例如，如US11,195,748中所描述的，该专利通过引用整体并入本文并且用于所有目的。
在一些应用中，可能需要在例如多元件设备堆叠(诸如存储器器件)中利用减薄的半导体元件。例如，半导体元件(诸如半导体器件晶片)可以通过粘合剂(例如，可热固化或可UV固化的粘合剂(例如，有机粘合剂))临时接合到载体(例如，玻璃或硅载体晶片)。可以通过例如研磨和/或化学机械抛光(CMP)来减薄半导体元件的背面。此外，在半导体元件粘附到载体的情况下，可以在半导体元件的背面上执行另外的背面处理。例如，薄膜的金属化或后段制程(BEOL)层可以被沉积或以其他方式设置在减薄的半导体元件上。
然而，在临时接合中使用粘合剂在许多方面都具有挑战性。例如，随着设备晶片减薄，来自BEOL膜的残余应力可能导致裸片尺寸的横向生长，因为有机粘合剂可能不提供足够的接合强度来约束设备晶片的横向生长。此外，在减薄过程(例如，研磨过程)期间设备晶片与载体晶片之间的粘合剂接合的机械稳定性可能由于在减薄期间施加的力而劣化或变得不可靠。在一些情况下，减薄过程也可能导致设备晶片的厚度显著变化，从而超过期望的总厚度变化(TTV)。例如，设备晶片与载体晶片之间的中间临时粘合剂可能具有不均匀性，这可能导致减薄时过度的厚度变化。此外，当暴露于各种过程时，临时粘合剂接合可能不具有足够的热稳定性和/或化学稳定性。例如，当暴露于用于晶片清洁、电化学沉积(ECD)和/或CMP的化学品时，临时粘合剂可能会降解。粘合剂可以备选地或另外地在沉积和/或蚀刻(诸如化学气相沉积(CVD)、等离子体增强CVD、物理气相沉积等)过程期间分解。此外，当将载体和粘合剂从设备晶片上移除时，设备晶片可能包括来自粘合剂的残留物，这可能导致使用额外的清洁步骤。因此，仍然持续需要用于减薄半导体元件的改进方法和结构。
图2A至图2E图示了根据各种实施例的示例接合方法。除非另有说明，否则图2A至图2E的部件可以与图1A至图1B的相同编号的部件相同或大体上类似。如图2A中所示，第一半导体元件2可以包括晶片形式或作为单片化的集成设备裸片的半导体器件元件。半导体元件2可以包括其中具有有源电路系统和/或设备的器件部分5。在图2A中，半导体元件2具有正面15和与正面15相对的背面16。图2A中示出了在减薄之前(例如，在研磨或抛光半导体元件2的背面16之前)的半导体元件2和器件部分5。
此外，可以在器件部分5上设置扩散阻挡层10。如本文所解释的，扩散阻挡层10可以具有低气体渗透性，以便减少或防止气体扩散到器件部分5和其中的有源电路系统中。扩散阻挡层10可以被配置为减少或抑制气体(诸如氢气)扩散到器件部分5和其中的有源电路系统中。在一些实施例中，扩散阻挡层10可以包括低气体渗透性无机电介质，诸如氮化硅。扩散阻挡层10可以包括密度大于2.75g/cc的高密度材料。在一些实施例中，扩散阻挡层10可以具有在2.75g/cc至5g/cc、2.9g/cc至5g/cc、3g/cc至5g/cc、2.75g/cc至4g/cc、2.75g/cc至3.5g/cc或3g/cc至3.5g/cc范围内的密度。例如，扩散阻挡层10可以具有约3.17g/cc的密度。在一些实施例中，扩散阻挡层10具有的密度可以大于器件部分5的密度、硅的密度、氧化硅的密度和/或第一非导电接合材料4a的密度。例如，阻挡层10可以包括通过例如化学气相沉积CVD(例如，等离子体增强CVD(PECVD))或物理气相沉积(PVD)沉积的硅基层。第一非导电接合材料4a可以被设置在扩散阻挡层10上。在各种实施例中，第一非导电接合材料4a可以包括电介质接合层，诸如氧化硅、氮氧化硅、氮化硅、氮氧化硅等。在一些实施例中，第一非导电接合材料4a可以包括半导体材料。在一些实施例中，第一非导电接合材料4a可以包括扩散阻挡层10，使得第一非导电接合材料4a本身用作除气的扩散阻挡层。扩散阻挡层10可以跨第一半导体元件2的器件部分5(例如，跨覆盖器件部分5的整个宽度)覆层沉积(blanket depositing)。
在图2A中，第二元件3可以包括载体8。载体8可以在诸如减薄、背面金属化和/或其他处理的各种处理步骤期间充当第一半导体元件2的临时支撑件。载体8可以包括体载体部分6，体载体部分6可以包括任何合适的材料，诸如玻璃、低掺杂硅等。无机光热(LTH)转换层9可以设置在体部分6上。例如，在一些实施例中，LTH转换层9可以例如跨体载体部分6的整个宽度被体沉积在体部分6上。如本文所解释的，LTH转换层9可以被配置为将光转换成热能。在一些实施例中，LTH转换层9可以包括金属。例如，金属可以包括铜、铝、钛和氮化钛中的至少一者。其他金属可能是合适的。在其他实施例中，LTH转换层9可以包括微晶硅(μc-Si)。
如图2A中所示，可以在LTH转换层9上设置包括第二非导电接合材料4b的电介质层17。图2A图示了电介质层17，电介质层17沉积在LTH转换层9之上，使得LTH转换层9设置在载体8的体部分6与电介质层17之间。在其他实施例中，如本文所解释的，可以没有LTH转换层9。而是，在此类实施例中，电介质层17可以在没有中间LTH转换层的情况下被设置在体部分6上(和/或在其他堆积层之上)。
如图2A的实施例中所示，载体8可以具有前表面14和与前表面14相对的后表面13。在图示的实施例中，电介质层17(例如，在一些实施例中，其可以用作第二非导电接合层4b)可以至少部分地限定前表面14。例如，在一些实施例中，电介质层17可以例如跨LTH转换层9的整个宽度被体沉积在LTH转换层9上。电介质层17可以包括多孔电介质材料，该多孔电介质材料被配置为允许气体从其中除气。有利地，可以在沉积过程期间设计电介质层17的孔隙率和/或气体渗透性。例如，为了实现期望的气体渗透性，在沉积过程期间，可以引入一种或多种杂质来增加电介质层17的气体渗透性。例如，在一些实施例中，一种或多种杂质可以包括电介质层17中的碳和氮中的至少一者。例如，在一些实施例中，电介质层17可以包括氮氧化硅碳化物。因此，有利的是，与诸如沉积之后的离子注入的其他方法相反，各种实施例可以使用沉积过程在电介质层17中提供增加的气体扩散。例如，电介质层17可以包括对例如氢气(H2)、氩气和/或水蒸气具有高气体渗透性的多孔电介质材料。在一些实施例中，电介质层17的沉积可以被设计成使得电介质层17中的氢含量处于期望的水平，以便有助于选择或导出氢释放温度。电介质沉积也可以被设计成具有足够高质量的电介质以用于直接接合，以便形成强的直接接合。
转到图2B，如本文所解释的，半导体元件2的正面15和载体8的前表面14可以被制备用于直接接合。在一些实施例中，前侧15和/或前表面14可以具有小于15□rms、小于10□rms或小于5□rms的表面粗糙度。半导体元件2和载体8可以在室温下结合在一起。所制备的接合表面可以沿着接合界面7形成直接的非导电接合。有利地，直接接合界面7可以在元件2、3之间提供强接合，使得半导体元件2与载体8之间的接合足够强以抑制设备晶片的横向生长。在将第一元件2直接接合到载体8之后，器件部分5可以被减薄以形成减薄的背面16'。图2B的减薄的第一元件2可以具有任何合适的厚度。可以进行用于处理半导体元件2的背面16'的背面处理，以形成一个或多个导电特征，并且制备用于直接接合或焊料互连的背面表面。例如，当元件2中包括TSV(未示出)时，电介质层可以被沉积在背面16'上。可以显露TSV并且可以将电介质层平坦化到亚-nm粗糙度以用于直接接合，或在TSV之上用合适的材料堆叠进行处理以用于焊料互连。可以在元件3去接合之前在背面16'上制造背面特征(诸如再分布层、蚀刻特征和配电网络)。由于(一个或多个)接合表面(正面15和/或前表面14)在接合之前具有亚-nm粗糙度并且接合界面具有接近零的厚度，因此可以最小化背面处理期间的厚度变化。在此情况下，TTV主要受研磨过程的影响，而不受临时接合过程的影响。例如，在减薄之后，第一元件2可以具有小于100微米、小于50微米或小于35微米的厚度。例如，减薄的第一元件2可以具有在5微米至50微米、25微米至250微米范围内、在30微米至250微米范围内、在35微米至250微米范围内、或在35微米至100微米范围内的厚度。
在处理第一半导体元件2之后，在移除载体8之前，第一半导体元件2可以直接接合到(一个或多个)其他半导体器件元件(未示出)。在此情况下，载体8可以抑制第一半导体元件2的横向生长，以使得第一半导体元件2能够与配合设备元件精确对准。载体8可以提供机械支撑以防止或减轻在制备和接合期间减薄的第一半导体元件2的潜在损坏。这对于厚度小于50um的裸片尤其重要。接合过程可以将精确地对准的特征锁定在适当的位置。当由载体8支撑时，任何合适数量的半导体元件都可以被堆叠并且彼此直接接合。然后可以移除载体8。在将第一半导体元件2与(一个或多个)其他设备元件对准之后移除载体8可以防止或减轻已经接合的设备的未对准。
备选地，在处理第一半导体元件2之后，可以在移除过程中移除载体8。例如，在减薄和/或背面金属化(或其他过程)之后，可以移除载体8，使得半导体元件2可以经历随后的过程，包括例如接合到其他半导体器件元件。在此点处移除载体8使得减薄的元件2自由横向扩展。对于具有非常精细的接合间距应用的大裸片，可以提供适当的尺寸补偿，以使得元件2能够与具有不同厚度的其他半导体器件精确对准。例如，在2021年3月19日提交的美国专利申请公开号2021/0296282中公开的尺寸补偿技术可以用于改进对准，该专利申请的全部内容通过引用并入本文并且用于所有目的。
在图2C中，可以用光11照射载体8的后表面13。光11可以包括(一个或多个)波长，载体8的体部分6对该波长是透明的。光可以穿过体部分6并且可以与LTH转换层9相互作用。LTH转换层9可以对光11的(一个或多个)波长具有高吸收系数，使得层9的材料在暴露于光11时变热。在一些实施例中，LTH转换层9对于光11可以是不透明的或基本上不透明的，使得光11不会穿过层9并且照射到第一半导体元件2中的金属上。在各种实施例中，光11可以包括红外(IR)辐射。例如，光11可以具有在800nm至1400nm范围内、在800nm至1200nm范围内、或在800nm至1100nm范围内的(一个或多个)波长，例如在一个实施例中约为1064nm。可以使用在光11的(一个或多个)波长处具有高吸收系数的任何合适的材料。例如，层9可以包括对于IR波长具有高吸收系数的硅(例如，微晶硅)或金属(诸如铜、铝、钛或氮化钛)。层9还可以与电介质层17具有良好的粘附性，从而确保在接合界面7处而不是在电介质层17与LTH层9之间的界面处分离。在各种实施例中，可以使用钛或氮化钛。在各种实施例中，可以使用激光(例如，以多个激光脉冲)将光11照射在载体8上。
转到图2D，LTH层9可以吸收照射到载体8上的光11，并且可以将光转换成热能，该热能可以被传递到电介质层17。热能可以加热电介质层17，从而增加其温度，这可以导致捕获的物质或气体的除气。可能在器件部分5与体部分6之间形成气体的气泡12。如本文所解释的，经除气的气泡12可以包括溶解在电介质层17中的(一种或多种)气体，诸如氢气、氩气、来自电介质沉积过程的残余气体前体元素和/或水蒸气。气泡12可以削弱半导体元件2与载体8之间的接合，以实现从半导体元件2移除载体8。因此，如图2D中所示，光11的激光脉冲可以导致光的局部吸收，该光的局部吸收可以被转换成热量以导致通过气泡12来除气。电介质层17中的气泡12可以在电介质层17处、之中或附近形成薄弱区域，这可以导致载体8(例如，体部分6)分层并且与第一元件2分离。扩散阻挡层10可以防止或阻挡气体的气泡12扩散到设备区域5中并且与有源电路系统相互作用。
在图2E中，激光可以跨载体8的宽度扫描，例如跨晶片或裸片扫描。跨载体8扫描光11可以跨宽度(例如，跨接合界面7的整体)产生足够的空隙，使得载体8与第一元件2分层。例如，如图2E中所示，在一些实施例中，分层可以沿接合界面7发生，使得载体8(包括电介质层17、LTH转换层9和体部分6)从第一半导体元件2移除。在一些实施例中，在移除之后，可以处理第一元件2的前侧15，以从载体8移除任何剩余的残留物和/或制备第一非导电接合材料4a以用于随后的直接接合到例如另一个半导体元件(未示出)。例如，可以在移除载体之后蚀刻和/或平坦化正面15(例如使用移除后CMP过程)。在一些实施例中，在移除载体8之后，第一元件2(其可以是晶片形式)可以被单片化成多个设备裸片。在其他实施例中，第一元件2和载体8可以在移除载体8之前被单片化。
在第一元件2已经与载体8分离之后，减薄并且处理过的第一元件2可以直接接合到其他半导体元件以形成微电子设备。在一些实施例中，第一半导体元件2可以具有指示载体移除过程的特征。例如，在一些布置中，第一元件2的非导电接合材料4a可以包括扩散气体。如上所述，扩散阻挡层10可以阻止气体扩散到设备区域5中并且对有源电路系统产生负面影响，但是非导电接合材料4a仍然可能包括扩散气体的残余物或痕迹。在一些实施例中，非导电接合材料4a可以包括比设备区域5更高含量的某些(一种或多种)气体(扩散气体)。在各种实施例中，扩散气体可以包括氢气(H2)、氩气和水蒸气中的至少一者。然而，在一些实施例中，随后的退火(例如，当接合相对的接触焊盘时)可能导致物质的进一步除气或外扩散。
应理解的是，在各种实施例中，电介质层17可以设置在接合结构1的其他位置。例如，尽管在图2A至图2E的实施例中，电介质层17用作载体8中的接合层4b，但是在其他实施例中，电介质层17可以设置在接合层4b下方。在其他实施例中，电介质层17可以被设置在第一半导体元件2上，例如，电介质层可以用作第一接合材料4a，或可以包括在第一接合材料4a与扩散阻挡层10之间的电介质层。本领域技术人员应理解的是，其他配置可能适合于将电介质层17定位在第一半导体元件2的器件部分5与载体8的体部分6之间。
如上所述，在图2A至图2E所示的实施例中，可以在第二元件3中设置LTH转换层9，以将光转换成热，这产生了实现从第一元件2移除载体8的气泡。然而，如上文结合图2A所解释的，在其他实施例中，可能没有中间LTH转换层。而是，如上所述，电介质层17可以在没有中间LTH转换层的情况下设置在体部分6上(和/或在其他堆积层之上)。在此类实施例中，接合结构1可以被加热(例如，放置在烘箱中)以便将温度升高到室温以上足够的量，从而产生气泡12。从加热传递的热能可能导致在器件部分5与体部分6之间形成气泡。气泡12可以削弱半导体元件2与载体8之间的接合，以实现从半导体元件2移除载体8。
图3是示出将半导体器件和载体接合和去接合的方法的流程图。在步骤22中，半导体器件和载体可以彼此直接接合。在步骤24处，可以处理半导体元件。在减薄之后，可以进行背面处理以增加特征并且为直接接合或焊料互连制备背面表面。例如，当在半导体元件2中包括TSV时，电介质层可以被沉积在半导体元件2的背面上。TSV可以被显露并且平坦化到亚-nm粗糙度以用于直接接合，或用合适的材料堆叠制备以用于焊料互连。可以在元件3去接合之前在背面上制造背面特征(诸如分布层、蚀刻特征和配电网络)。在步骤26处，载体的至少电介质层(at least a dielectric layer)可以被加热以引起气体扩散出电介质层。例如，光可以通过载体的透明载体照射到光热(LTH)转换层上以产生热能，从而加热电介质层以引起气体的除气和扩散。在步骤28处，可以从载体移除半导体元件。
在一个实施例中，公开了一种接合方法。该接合方法可以包括：在没有中间粘合剂的情况下将半导体元件的第一非导电接合材料直接接合到载体的第二非导电接合材料，第一非导电接合材料设置在半导体元件的器件部分上，第二非导电接合材料设置在载体的体部分上，其中沉积的电介质层设置在器件部分与体部分之间；以及通过将热能传递到电介质层以引起气体扩散出电介质层而将载体从半导体元件移除；以及通过将热能传递到电介质层以引起气体扩散出电介质层来将载体从半导体元件移除。
在一些实施例中，沉积的电介质层包括多孔电介质材料。在一些实施例中，载体的第二非导电接合材料包括电介质层。在一些实施例中，传递热能包括加热直接接合的载体和半导体元件。在一些实施例中，加热导致在该器件部分与该体部分之间形成气泡，该气泡削弱了该半导体元件与该载体之间的接合，以实现从该半导体元件移除该载体。在一些实施例中，无机光热(LTH)转换层被设置在载体的体部分与电介质层之间，该LTH转换层被配置为将光转换成热能，并且其中传递热能包括用光照射LTH转换层。在一些实施例中，照射LTH转换层加热电介质层，从而导致在器件部分与体部分之间形成气泡，气泡削弱了半导体元件与载体之间的接合，以实现将载体从半导体元件移除。在一些实施例中，用光照射LTH转换层包括用红外(IR)辐射照射LTH转换层。在一些实施例中，用光照射LTH转换层包括用激光照射LTH转换层。在一些实施例中，用激光照射LTH转换层包括跨载体的宽度扫描激光。在一些实施例中，该载体具有前表面和与该前表面相对的后表面，该第二非导电接合材料至少部分地限定该前表面，其中用光照射该LTH转换层包括用光照射该载体的后表面。在一些实施例中，LTH转换层包括金属。在一些实施例中，金属包括铜、铝、钛和氮化钛中的至少一者。在一些实施例中，LTH转换层包括微晶硅(μc-Si)。在一些实施例中，该方法可以包括在载体的体部分之上沉积电介质层。在一些实施例中，该方法可以包括在载体的体部分上沉积光热(LTH)转换层以及在LTH转换层上沉积电介质层。在一些实施例中，沉积电介质层包括跨LTH转换层的整体覆层沉积电介质层，并且其中沉积LTH转换层包括跨体部分的整体覆层沉积LTH转换层。在一些实施例中，该方法可以包括，在沉积期间，提供一种或多种杂质以增加电介质层的气体渗透性。在一些实施例中，提供一种或多种杂质包括在电介质层中提供碳和氮中的至少一者。在一些实施例中，电介质层包括氮氧化硅碳化物。在一些实施例中，该方法可以包括引起氢气(H2)、氩气和水蒸气中的至少一者从电介质层扩散。在一些实施例中，直接接合在室温下执行。在一些实施例中，该方法可以包括，在直接接合之前，激活第一非导电接合材料和第二非导电接合材料中的至少一者。在一些实施例中，激活包括将第一非导电接合材料和第二非导电接合材料中的至少一者暴露于含氮等离子体。在一些实施例中，扩散阻挡层设置在电介质层与半导体元件的器件部分中的电路系统之间，扩散阻挡层具有比沉积层更低的对气体的渗透性。在一些实施例中，扩散阻挡层包括氮化硅。在一些实施例中，该方法可以包括，在直接接合之后，减薄半导体元件的背面，该背面与非导电接合材料相对。在一些实施例中，该方法可以包括将第二半导体元件直接接合到半导体元件。在一些实施例中，在将第二半导体元件直接接合到半导体元件之后执行移除。在一些实施例中，该方法可以包括，在移除之后，将半导体元件分割成多个单片化的半导体元件。在一些实施例中，该方法可以包括，在移除之前，将载体和半导体元件分割成多个接合结构。
在另一实施例中，载体可以包括：体部分；光热(LTH)转换层，其在载体的体部分上，该LTH转换层被配置为将光转换成热能；以及电介质层，其在LTH转换层上，该电介质层包括沉积层，该沉积层具有足够的渗透性，以允许加热时气体扩散出电介质层。
在一些实施例中，电介质层包括多孔无机电介质材料。在一些实施例中，LTH转换层覆层沉积在体部分上并且电介质层覆层沉积在LTH转换层上。在一些实施例中，体部分包括玻璃和低掺杂硅中的至少一者。在一些实施例中，LTH转换层包括金属。在一些实施例中，金属包括铜、铝、钛和氮化钛中的至少一者。在一些实施例中，LTH转换层包括微晶硅(μc-Si)。在一些实施例中，电介质层包括氮氧化硅碳化物。在一些实施例中，电介质层包括在电介质层的沉积期间添加的杂质。在一些实施例中，杂质包括碳和氮中的至少一者。在一些实施例中，接合结构可以包括：半导体元件，其在没有中间粘合剂的情况下直接接合到载体；半导体元件的非导电接合材料，其直接接合到电介质层。在一些实施例中，扩散阻挡层可以在电介质层与所述半导体元件的器件部分中的电路系统之间被设置在半导体元件中或半导体元件上，扩散阻挡层具有比沉积层低的对气体的渗透性。在一些实施例中，扩散阻挡层包括氮化硅。在一些实施例中，扩散阻挡层设置在非导电接合材料与电路系统之间。在一些实施例中，非导电接合材料包括电介质接合层。
在另一实施例中，半导体元件可以包括：器件部分，包括电路系统；扩散阻挡层，覆层沉积在器件部分之上，扩散阻挡层具有足够低的渗透性以抑制气体扩散到器件部分；以及非导电接合材料，在扩散阻挡层之上使得扩散阻挡层在非导电接合材料与器件部分之间，非导电接合材料具有制备用于直接接合到第二半导体元件的平坦化的接合表面。
在一些实施例中，扩散阻挡层包括氮化硅。在一些实施例中，非导电接合材料包括电介质接合层。在一些实施例中，非导电接合材料中包括扩散气体。在一些实施例中，扩散气体包括氢气(H2)、氩气和水蒸气中的至少一者。在一些实施例中，接合结构可以包括第二半导体元件，该第二半导体元件在没有中间粘合剂的情况下直接接合到半导体元件。
在一个方面，公开了一种接合方法。该接合方法可以包括：在没有中间粘合剂的情况下将半导体元件的第一非导电接合材料直接接合到载体的第二非导电接合材料。第一非导电接合材料设置在半导体元件的器件部分上。第二非导电接合材料设置在载体的体部分上。沉积的电介质层被设置在器件部分与体部分之间。该接合方法可以包括通过将热能传递到电介质层以引起气体扩散出电介质层来将载体从半导体元件移除。
在一个实施例中，沉积的电介质层包括多孔电介质材料。
在一个实施例中，载体的第二非导电接合材料包括电介质层。
在一个实施例中，传递热能包括加热直接接合的载体和半导体元件。加热会导致在器件部分与体部分之间形成气泡。气泡可以削弱半导体元件与载体之间的接合，以实现将载体从半导体元件移除。
在一个实施例中，无机光热(LTH)转换层设置在载体的体部分与电介质层之间。LTH转换层可以被配置为将光转换成热能。传递热能可以包括用光照射LTH转换层。照射LTH转换层可以加热电介质层，从而导致在器件部分与体部分之间形成气泡。气泡可以削弱半导体元件与载体之间的接合，以实现将载体从半导体元件移除。用光照射LTH转换层可以包括用红外(IR)辐射照射LTH转换层。用光照射LTH转换层可以包括用激光照射LTH转换层。用激光照射LTH转换层可以包括跨载体的宽度扫描激光。载体可以具有前表面和与前表面相对的后表面。第二非导电接合材料可以至少部分地限定前表面。用光照射LTH转换层可以包括用光照射载体的后表面。LTH转换层可以包括金属。金属包括铜、铝、钛和氮化钛中的至少一者。LTH转换层可以包括微晶硅(μc-Si)。
在一个实施例中，接合方法还包括在载体的体部分之上沉积电介质层。
在一个实施例中，接合方法还包括在载体的体部分上沉积光热(LTH)转换层以及在LTH转换层上沉积电介质层。沉积电介质层可以包括跨LTH转换层的整体覆层沉积电介质层。沉积LTH转换层可以包括跨体部分的整体覆层沉积LTH转换层。
在一个实施例中，接合方法还包括，在沉积期间，提供一种或多种杂质以增加电介质层的气体渗透性。提供一种或多种杂质可以包括在电介质层中提供碳和氮中的至少一者。电介质层可以包括氮氧化硅碳化物。
在一个实施例中，接合方法还包括从电介质层扩散氢气(H2)、氩气和水蒸气中的至少一者。
在一个实施例中，直接接合在室温下执行。
在一个实施例中，接合方法还包括，在直接接合之前，激活第一非导电接合材料和第二非导电接合材料中的至少一者。激活可以包括将第一非导电接合材料和第二非导电接合材料中的至少一者暴露于含氮等离子体。
在一个实施例中，扩散阻挡层设置在电介质层与半导体元件的器件部分中的电路系统之间。扩散阻挡层可以具有比沉积层更低的对气体的渗透性。扩散阻挡层可以包括氮化硅。
在一个实施例中，接合方法还包括在直接接合之后，减薄半导体元件的背面，该背面与非导电接合材料相对。该接合方法还可以包括，在直接接合之后，在半导体元件的背面处或附近形成导电结构。该接合方法还可以包括将第二半导体元件直接接合到半导体元件的背面。在将第二半导体元件直接接合到半导体元件之后执行移除。
在一个实施例中，接合方法还包括，在移除之后，将半导体元件单片化为成多个单片化的半导体元件。
在一个实施例中，接合方法还包括，在移除之前，将载体和半导体元件单片化成多个接合结构。
在一个方面，公开了一种载体。载体可以包括体部分、载体的体部分上的光热(LTH)转换层、以及LTH转换层上的电介质层。LTH转换层被配置为将光转换成热能。电介质层包括沉积层。沉积层有足够的渗透性以允许被加热时气体扩散出电介质层。
在一个实施例中，电介质层包括多孔无机电介质材料。
在一个实施例中，LTH转换层覆层沉积在体部分上并且电介质层覆层沉积在LTH转换层上。
在一个实施例中，体部分包括玻璃和低掺杂硅中的至少一者。
在一个实施例中，LTH转换层包括金属。
在一个实施例中，金属包括铜、铝、钛和氮化钛中的至少一者。
在一个实施例中，LTH转换层包括微晶硅(μc-Si)。
在一个实施例中，电介质层包括氮氧化硅碳化物。
在一个实施例中，电介质层包括在电介质层沉积期间添加的杂质。杂质包括碳和氮中的至少一者。
在一个实施例中，接合结构包括半导体元件，该半导体元件在没有中间粘合剂的情况下直接接合到载体。半导体元件的非导电接合材料直接接合到电介质层。该接合结构还可以包括扩散阻挡层，扩散阻挡层设置在半导体元件中或半导体元件上，在电介质层与半导体元件的器件部分中的电路系统之间。扩散阻挡层可以具有比沉积层更低的对气体的渗透性。扩散阻挡层可以包括氮化硅。扩散阻挡层可以设置在非导电接合材料与电路系统之间。非导电接合材料包括电介质接合层。
在一个方面，公开了一种半导体元件，该半导体元件可以包括：器件部分，包括电路系统；扩散阻挡层，覆层沉积在器件部分之上；以及非导电接合材料，在扩散阻挡层之上使得扩散阻挡层在非导电接合材料与器件部分之间。扩散阻挡层被配置为减少或抑制气体扩散到器件部分中。非导电接合材料具有制备用于直接接合到第二半导体元件的平坦化接合表面。
在一个实施例中，扩散阻挡层包括氢阻挡层。扩散阻挡层可以具有在2.75g/cc至5g/cc的范围内的密度。扩散阻挡层可以具有比非导电结合材料的密度大的密度。扩散阻挡层可以具有比器件部分的密度大的密度。
在一个实施例中，非导电接合材料包括电介质接合层。
在一个实施例中，非导电接合材料中包括扩散气体。扩散气体可以包括氢气(H2)、氩气和水蒸气中的至少一者。
在一个实施例中，接合结构包括第二半导体元件，该第二半导体元件在没有中间粘合剂的情况下直接接合到半导体元件。
除非上下文另有明确要求，否则贯穿整个说明书和权利要求书，词语“包括(comprise)”、“包括(comprising)”、“包括(include)”、“包括(including)”等应被解释为包括的意思，而不是排他或穷尽的意思；也就是说，在“包括，但不限于”的意义上。这里一般使用的词语“耦合”是指两个或更多个元件可以直接连接，或通过一个或多个中间元件连接。同样，如本文一般使用的词语“连接”是指两个或更多个元件可以直接连接，或通过一个或多个中间元件连接。另外，词语“本文”、“以上”、“以下”以及类似含义的词语当在本申请中使用时，应指本申请作为整体，而不是指本申请的任何特定部分。此外，如本文所用，当第一元件被描述为在第二元件“上”或“之上”时，第一元件可以直接在第二元件上或之上，使得第一元件和第二元件直接接触，或第一元件可以间接在第二元件上或之上，使得一个或多个元件介于第一元件与第二元件之间。在上下文允许的情况下，以上具体实施方式中使用单数或复数的词语也可以相应地包括复数或单数。词语“或”在涉及两个或更多个项目的列表时，该词语覆盖该词语的所有以下解释：列表中的任何项目、列表中的所有项目以及列表中项目的任意组合。
此外，本文使用的条件语言，包括诸如“能够”、“可能”、“会”、“可以”、“例如(e.g.)”、“例如(for example)”、“诸如”等，除非特别另外声明，或以其他方式在如使用的上下文内理解，一般旨在传达某些实施例包括，而其他实施例不包括某些特征、元件和/或状态。因此，此类条件语言一般不旨在暗示对于一个或多个实施例以任何方式需要特征、元件和/或状态。
尽管已经描述了某些实施例，但是这些实施例仅通过示例的方式呈现，并且不旨在限制本公开的范围。实际上，本文所描述的新颖装置、方法和系统可以以多种其他形式来实施；此外，在不脱离本公开的精神的情况下，可以对本文所描述的方法和系统的形式进行多种省略、替换和改变。例如，尽管块以给定的布置呈现，但是替代实施例可以用不同的部件和/或电路拓扑来执行类似的功能，并且一些块可以被删除、移动、添加、细分、组合和/或修改。这些块中的每个块可以以多种不同的方式实现。以上所描述的各种实施例的元件和动作的任何合适的组合可以被组合以提供进一步的实施例。所附权利要求及其等效物旨在覆盖落入本公开的范围和精神内的此类形式或修改。

Claims (56)

1.一种接合方法，包括：
在没有中间粘合剂的情况下，将半导体元件的第一非导电接合材料直接接合到载体的第二非导电接合材料，所述第一非导电接合材料被设置在所述半导体元件的器件部分上，所述第二非导电接合材料被设置在所述载体的体部分上，其中沉积的电介质层被设置在所述器件部分与所述体部分之间；以及
通过将热能传递到所述电介质层以引起气体扩散出所述电介质层，从所述半导体元件移除所述载体。
2.根据权利要求1所述的接合方法，其中沉积的所述电介质层包括多孔电介质材料。
3.根据权利要求1所述的接合方法，其中所述载体的所述第二非导电接合材料包括所述电介质层。
4.根据权利要求1所述的接合方法，其中传递热能包括将所述直接接合的载体和半导体元件进行加热。
5.根据权利要求4所述的接合方法，其中所述加热导致在所述器件部分与所述体部分之间形成气泡，所述气泡削弱了所述半导体元件与所述载体之间的接合，以实现将所述载体从所述半导体元件移除。
6.根据权利要求1所述的接合方法，其中无机光热(LTH)转换层被设置在所述载体的所述体部分与所述电介质层之间，所述LTH转换层被配置为将光转换成所述热能，并且其中传递热能包括用光照射所述LTH转换层。
7.根据权利要求6所述的接合方法，其中所述照射所述LTH转换层将所述电介质层加热，以导致在所述器件部分与所述体部分之间形成气泡，所述气泡削弱了所述半导体元件与所述载体之间的接合，以实现将所述载体所述从所述半导体元件移除。
8.根据权利要求6所述的接合方法，其中用光照射所述LTH转换层包括用红外(IR)辐射照射所述LTH转换层。
9.根据权利要求6所述的接合方法，其中用光照射所述LTH转换层包括用激光照射所述LTH转换层。
10.根据权利要求9所述的接合方法，其中用所述激光照射所述LTH转换层包括跨所述载体的宽度扫描所述激光。
11.根据权利要求6所述的接合方法，其中所述载体具有前表面和与所述前表面相对的后表面，所述第二非导电接合材料至少部分地限定所述前表面，其中用光照射所述LTH转换层包括用所述光照射所述载体的所述后表面。
12.根据权利要求6所述的接合方法，其中所述LTH转换层包括金属。
13.根据权利要求12所述的接合方法，其中所述金属包括铜、铝、钛和氮化钛中的至少一者。
14.根据权利要求6所述的接合方法，其中所述LTH转换层包括微晶硅(μc-Si)。
15.根据权利要求1所述的接合方法，还包括在所述载体的所述体部分之上沉积所述电介质层。
16.根据权利要求15所述的接合方法，还包括在所述载体的所述体部分上沉积光热(LTH)转换层，以及在所述LTH转换层上沉积所述电介质层。
17.根据权利要求16所述的方法，其中沉积所述电介质层包括：跨所述LTH转换层的整体覆层沉积所述电介质层，并且其中沉积所述LTH转换层包括：跨所述体部分的整体覆层沉积所述LTH转换层。
18.根据权利要求15所述的接合方法，还包括：在所述沉积期间，提供一种或多种杂质以增加所述电介质层的气体渗透性。
19.根据权利要求18所述的接合方法，其中提供所述一种或多种杂质包括：在所述电介质层中提供碳和氮中的至少一者。
20.根据权利要求15所述的接合方法，其中所述电介质层包括氮氧化硅碳化物。
21.根据权利要求1所述的接合方法，还包括：引起氢气(H2)、氩气和水蒸气中的至少一者从所述电介质层扩散。
22.根据权利要求1所述的接合方法，其中所述直接接合在室温执行。
23.根据权利要求1所述的接合方法，还包括：在所述直接接合之前，激活所述第一非导电接合材料和所述第二非导电接合材料中的至少一者。
24.根据权利要求23所述的接合方法，其中激活包括：将所述第一非导电接合材料和所述第二非导电接合材料中的至少一者暴露于含氮等离子体。
25.根据权利要求1所述的接合方法，其中扩散阻挡层被设置在所述电介质层与所述半导体元件的所述器件部分中的电路系统之间，所述扩散阻挡层具有比所述沉积层低的对气体的渗透性。
26.根据权利要求25所述的接合方法，其中所述扩散阻挡层包括氮化硅。
27.根据权利要求1所述的接合方法，还包括：在所述直接接合之后，减薄所述半导体元件的背面，所述背面与所述非导电接合材料相对。
28.根据权利要求27所述的接合方法，还包括：在所述直接接合之后，在所述半导体元件的所述背面处或附近形成导电结构。
29.根据权利要求27所述的接合方法，还包括：将第二半导体元件直接接合到所述半导体元件的所述背面。
30.根据权利要求29所述的接合方法，其中所述移除是在将所述第二半导体元件直接接合到所述半导体元件之后执行的。
31.根据权利要求1所述的接合方法，还包括：在所述移除之后，将所述半导体元件单片化成多个单片化的半导体元件。
32.根据权利要求1所述的接合方法，还包括：在所述移除之前，将所述载体和所述半导体元件单片化成多个接合结构。
33.一种载体，包括：
体部分；
光热(LTH)转换层，在所述载体的所述体部分上，所述LTH转换层被配置为将光转换成热能；以及
电介质层，在所述LTH转换层上，所述电介质层包括沉积层，所述沉积层具有足够的渗透性，以允许被加热时气体扩散出所述电介质层。
34.根据权利要求33所述的载体，其中所述电介质层包括多孔无机电介质材料。
35.根据权利要求33所述的载体，其中所述LTH转换层被覆层沉积在所述体部分上，并且所述电介质层被覆层沉积在所述LTH转换层上。
36.根据权利要求33所述的载体，其中所述体部分包括玻璃和低掺杂硅中的至少一者。
37.根据权利要求33所述的载体，其中所述LTH转换层包括金属。
38.根据权利要求37所述的载体，其中所述金属包括铜、铝、钛和氮化钛中的至少一者。
39.根据权利要求33所述的载体，其中所述LTH转换层包括微晶硅(μc-Si)。
40.根据权利要求33所述的载体，其中所述电介质层包括氮氧化硅碳化物。
41.根据权利要求33所述的载体，其中所述电介质层包括在所述电介质层的沉积期间添加的杂质。
42.根据权利要求41所述的载体，其中所述杂质包括碳和氮中的至少一者。
43.一种接合结构，包括：半导体元件，所述半导体元件在没有中间粘合剂的情况下被直接接合到根据权利要求33所述的载体；所述半导体元件的非导电接合材料，被直接接合到所述电介质层。
44.根据权利要求43所述的接合结构，还包括扩散阻挡层，所述扩散阻挡层在所述电介质层与所述半导体元件的器件部分中的电路系统之间被设置在所述半导体元件中或被设置在所述半导体元件上，所述扩散阻挡层具有比所述沉积层低的对所述气体的渗透性。
45.根据权利要求44所述的接合结构，其中所述扩散阻挡层包括氮化硅。
46.根据权利要求44所述的接合结构，其中所述扩散阻挡层被设置在所述非导电接合材料与所述电路系统之间。
47.根据权利要求44所述的接合结构，其中所述非导电接合材料包括电介质接合层。
48.一种半导体元件，包括：
器件部分，包括电路系统；
扩散阻挡层，被覆层沉积在所述器件部分之上，所述扩散阻挡层被配置为减少或抑制气体扩散到所述器件部分中；以及
非导电接合材料，在所述扩散阻挡层之上，使得所述扩散阻挡层在所述非导电接合材料与所述器件部分之间，所述非导电接合材料具有平坦化的接合表面，所述平坦化的接合表面准备用于直接接合到第二半导体元件。
49.根据权利要求48所述的半导体元件，其中所述扩散阻挡层包括氢阻挡层。
50.根据权利要求49所述的半导体元件，其中所述扩散阻挡层具有在从2.75g/cc至5g/cc的范围内的密度。
51.根据权利要求49所述的半导体元件，其中所述扩散阻挡层具有比所述非导电结合材料的密度大的密度。
52.根据权利要求49所述的半导体元件，其中所述扩散阻挡层具有比所述器件部分的密度大的密度。
53.根据权利要求48所述的半导体元件，其中所述非导电接合材料包括电介质接合层。
54.根据权利要求48所述的半导体元件，其中所述非导电接合材料包括所述其中的扩散气体。
55.根据权利要求54所述的半导体元件，其中所述扩散气体包括氢气(H2)、氩气和水蒸气中的至少一者。
56.一种接合结构，包括第二半导体元件，所述第二半导体元件在没有中间粘合剂的情况下被直接接合到根据权利要求48所述的半导体元件。
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Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7109092B2 (en) 2003-05-19 2006-09-19 Ziptronix, Inc. Method of room temperature covalent bonding
US8735219B2 (en) 2012-08-30 2014-05-27 Ziptronix, Inc. Heterogeneous annealing method and device
US10886250B2 (en) 2015-07-10 2021-01-05 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
US10204893B2 (en) 2016-05-19 2019-02-12 Invensas Bonding Technologies, Inc. Stacked dies and methods for forming bonded structures
US10607136B2 (en) 2017-08-03 2020-03-31 Xcelsis Corporation Time borrowing between layers of a three dimensional chip stack
US10580735B2 (en) 2016-10-07 2020-03-03 Xcelsis Corporation Stacked IC structure with system level wiring on multiple sides of the IC die
TWI822659B (zh) 2016-10-27 2023-11-21 美商艾德亞半導體科技有限責任公司 用於低溫接合的結構和方法
US10002844B1 (en) 2016-12-21 2018-06-19 Invensas Bonding Technologies, Inc. Bonded structures
KR20190092584A (ko) 2016-12-29 2019-08-07 인벤사스 본딩 테크놀로지스 인코포레이티드 집적된 수동 컴포넌트를 구비한 접합된 구조체
US10629577B2 (en) 2017-03-16 2020-04-21 Invensas Corporation Direct-bonded LED arrays and applications
US10515913B2 (en) 2017-03-17 2019-12-24 Invensas Bonding Technologies, Inc. Multi-metal contact structure
US10269756B2 (en) 2017-04-21 2019-04-23 Invensas Bonding Technologies, Inc. Die processing
US10879212B2 (en) 2017-05-11 2020-12-29 Invensas Bonding Technologies, Inc. Processed stacked dies
US10446441B2 (en) 2017-06-05 2019-10-15 Invensas Corporation Flat metal features for microelectronics applications
US11031285B2 (en) 2017-10-06 2021-06-08 Invensas Bonding Technologies, Inc. Diffusion barrier collar for interconnects
US11380597B2 (en) 2017-12-22 2022-07-05 Invensas Bonding Technologies, Inc. Bonded structures
US10727219B2 (en) 2018-02-15 2020-07-28 Invensas Bonding Technologies, Inc. Techniques for processing devices
US11169326B2 (en) 2018-02-26 2021-11-09 Invensas Bonding Technologies, Inc. Integrated optical waveguides, direct-bonded waveguide interface joints, optical routing and interconnects
US11056348B2 (en) 2018-04-05 2021-07-06 Invensas Bonding Technologies, Inc. Bonding surfaces for microelectronics
US10964664B2 (en) 2018-04-20 2021-03-30 Invensas Bonding Technologies, Inc. DBI to Si bonding for simplified handle wafer
US11004757B2 (en) 2018-05-14 2021-05-11 Invensas Bonding Technologies, Inc. Bonded structures
US11276676B2 (en) 2018-05-15 2022-03-15 Invensas Bonding Technologies, Inc. Stacked devices and methods of fabrication
US11393779B2 (en) 2018-06-13 2022-07-19 Invensas Bonding Technologies, Inc. Large metal pads over TSV
EP3807927A4 (en) 2018-06-13 2022-02-23 Invensas Bonding Technologies, Inc. TSV AS A HIDEPAD
US10910344B2 (en) 2018-06-22 2021-02-02 Xcelsis Corporation Systems and methods for releveled bump planes for chiplets
US11664357B2 (en) 2018-07-03 2023-05-30 Adeia Semiconductor Bonding Technologies Inc. Techniques for joining dissimilar materials in microelectronics
WO2020010136A1 (en) 2018-07-06 2020-01-09 Invensas Bonding Technologies, Inc. Molded direct bonded and interconnected stack
US11515291B2 (en) 2018-08-28 2022-11-29 Adeia Semiconductor Inc. Integrated voltage regulator and passive components
US11296044B2 (en) 2018-08-29 2022-04-05 Invensas Bonding Technologies, Inc. Bond enhancement structure in microelectronics for trapping contaminants during direct-bonding processes
US11158573B2 (en) 2018-10-22 2021-10-26 Invensas Bonding Technologies, Inc. Interconnect structures
WO2020150159A1 (en) 2019-01-14 2020-07-23 Invensas Bonding Technologies, Inc. Bonded structures
US11901281B2 (en) 2019-03-11 2024-02-13 Adeia Semiconductor Bonding Technologies Inc. Bonded structures with integrated passive component
US10854578B2 (en) 2019-03-29 2020-12-01 Invensas Corporation Diffused bitline replacement in stacked wafer memory
US11373963B2 (en) 2019-04-12 2022-06-28 Invensas Bonding Technologies, Inc. Protective elements for bonded structures
US11355404B2 (en) 2019-04-22 2022-06-07 Invensas Bonding Technologies, Inc. Mitigating surface damage of probe pads in preparation for direct bonding of a substrate
US11296053B2 (en) 2019-06-26 2022-04-05 Invensas Bonding Technologies, Inc. Direct bonded stack structures for increased reliability and improved yield in microelectronics
US11862602B2 (en) 2019-11-07 2024-01-02 Adeia Semiconductor Technologies Llc Scalable architecture for reduced cycles across SOC
US11762200B2 (en) 2019-12-17 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded optical devices
US11876076B2 (en) 2019-12-20 2024-01-16 Adeia Semiconductor Technologies Llc Apparatus for non-volatile random access memory stacks
KR20220120631A (ko) 2019-12-23 2022-08-30 인벤사스 본딩 테크놀로지스 인코포레이티드 결합형 구조체를 위한 전기적 리던던시
US11721653B2 (en) 2019-12-23 2023-08-08 Adeia Semiconductor Bonding Technologies Inc. Circuitry for electrical redundancy in bonded structures
US11742314B2 (en) 2020-03-31 2023-08-29 Adeia Semiconductor Bonding Technologies Inc. Reliable hybrid bonded apparatus
US11735523B2 (en) 2020-05-19 2023-08-22 Adeia Semiconductor Bonding Technologies Inc. Laterally unconfined structure
US11631647B2 (en) 2020-06-30 2023-04-18 Adeia Semiconductor Bonding Technologies Inc. Integrated device packages with integrated device die and dummy element
US11764177B2 (en) 2020-09-04 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11728273B2 (en) 2020-09-04 2023-08-15 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11264357B1 (en) 2020-10-20 2022-03-01 Invensas Corporation Mixed exposure for large die

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7462552B2 (en) * 2005-05-23 2008-12-09 Ziptronix, Inc. Method of detachable direct bonding at low temperatures
US8461017B2 (en) * 2010-07-19 2013-06-11 Soitec Methods of forming bonded semiconductor structures using a temporary carrier having a weakened ion implant region for subsequent separation along the weakened region
JP5685567B2 (ja) * 2012-09-28 2015-03-18 株式会社東芝 表示装置の製造方法
US10224219B2 (en) * 2015-12-30 2019-03-05 International Business Machines Corporation Handler bonding and debonding for semiconductor dies
US11222864B2 (en) * 2019-01-28 2022-01-11 Amerasia International Technology Semiconductor wafer processing arrangement employing an adhesive sheet and method for processing a semiconductor wafer

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Publication number Publication date
WO2022212595A1 (en) 2022-10-06
JP2024515032A (ja) 2024-04-04
EP4315399A1 (en) 2024-02-07
US20220319901A1 (en) 2022-10-06
KR20230163554A (ko) 2023-11-30

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