CN117083419A - 金属板材、层叠体、绝缘电路基板以及金属板材的制造方法 - Google Patents

金属板材、层叠体、绝缘电路基板以及金属板材的制造方法 Download PDF

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坂卷万里奈
久保田贤治
大桥东洋
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Abstract

该金属板材由铜或铜合金构成,其具有:板主体和形成于该板主体的最表层的粗糙化镀层,在所述粗糙化镀层上形成有卡合凸部,所述卡合凸部具备向与所述板主体相反的一侧突出并且随着朝向突出方向的前端侧而宽度逐渐变宽的加宽部,在沿所述板主体的厚度方向的截面中,在位于所述板主体的最表面的表层晶粒上形成有多个所述卡合凸部,将所述卡合凸部的突出高度设为H(单位:μm),将所述表层晶粒的最大宽度设为W(单位:μm),将所述表层晶粒的最大宽度中的所述卡合凸部的个数设为N时,N×H/W为0.5以上。

Description

金属板材、层叠体、绝缘电路基板以及金属板材的制造方法
技术领域
本发明涉及一种金属板材、树脂部件和金属板材层叠的结构的层叠体、绝缘电路基板以及金属板材的制造方法。
本申请主张基于2021年3月26日在日本申请的专利申请2021-053445号的优先权,并将其内容援用于此。
背景技术
在功率模块、LED模块及热电模块中,构成为如下结构:在绝缘层的一面形成由导电材料构成的电路层的绝缘电路基板上,接合有功率半导体元件、LED元件及热电元件。另外,作为绝缘层,提出有使用陶瓷而成的绝缘层或使用绝缘树脂而成的绝缘层。
在此,作为具备绝缘树脂层的绝缘电路基板,例如专利文献1中提出有金属基底电路基板。并且,专利文献2中提出有多层布线基板。
记载于专利文献1的金属基底电路基板中,在金属基板上形成有绝缘树脂层,在该绝缘树脂层上形成有具有电路图案的电路层。在此,绝缘树脂层由作为热固型树脂的环氧树脂构成,电路层由铜箔构成。
在该金属基底电路基板中,构成为如下结构:在电路层上接合有半导体元件,在金属基板的与绝缘树脂层相反侧的面上配设有散热器,将由半导体元件产生的热量传递到散热器侧以散热。
并且,记载于专利文献2的多层布线基板中,通过对粘接于树脂膜的金属箔进行蚀刻处理,使金属箔的表面粗糙度(Ra)达到0.2μm以上,并进一步以电路图案状进行蚀刻处理来形成布线电路层,并且一边向软质绝缘片的表面施加压力,一边将形成于树脂膜的表面上的布线电路层埋设于绝缘片中,从而使布线电路层转印到绝缘片的表面上,将如此获得的多个绝缘片层叠并一起加热固化来制造多层布线基板。
专利文献1:日本特开2015-207666号公报
专利文献2:日本特开2000-077850号公报
在将金属板等接合到绝缘树脂层以形成电路层的结构的绝缘电路基板中,需要确保绝缘树脂层与电路层(金属板)的密合性,以免在使用时发生绝缘树脂层与电路层(金属板)的剥离。
在此,在记载于专利文献1的金属基底电路基板中,没有考虑提高绝缘树脂层与电路层的密合性,因此使用时有可能会发生绝缘树脂层与电路层(金属板)的剥离。
另一方面,在记载于专利文献2的多层布线基板中,通过使布线电路层以0.2μm以上的表面粗糙度(Ra)埋设在绝缘片中,从而实现绝缘片与布线电路层的密合性的提高。
在此,当电路层例如由导热性及导电性优异的无氧铜等纯铜构成时,晶粒容易变得粗大。并且,即使将电路层形成得较厚,晶粒也趋于变得粗大。
构成电路层的金属板的晶粒粗大时,即使进行蚀刻处理也不会形成细微的凹凸,即使表面粗糙度(Ra)为0.2μm以上,也有可能无法确保与绝缘片的密合性。
发明内容
本发明是鉴于上述情况而完成的,其目的在于提供一种与层叠的树脂部件的密合性优异的金属板材、该金属板材与树脂部件层叠而成的层叠体、绝缘电路基板以及金属板材的制造方法。
为了解决上述问题,本发明的金属板材,其特征在于,具有:板主体和形成于该板主体的最表层的粗糙化镀层,在所述粗糙化镀层上形成有卡合凸部,所述卡合凸部具备向与所述板主体相反的一侧突出并且随着朝向突出方向的前端侧而宽度逐渐变宽的加宽部,在沿所述板主体的厚度方向的截面中,在位于所述板主体的最表面的表层晶粒上形成有多个所述卡合凸部,将所述卡合凸部的突出高度设为H(单位:μm),将所述表层晶粒的最大宽度设为W(单位:μm),将所述表层晶粒的最大宽度中的所述卡合凸部的个数设为N时,N×H/W为0.5以上。
根据该结构的金属板材,在形成于最表层的粗糙化镀层上形成有卡合凸部,所述卡合凸部具备向与所述板主体相反的一侧突出并且随着朝向突出方向的前端侧而宽度逐渐变宽的加宽部,因此在该金属板材的板面上层叠树脂部件时,通过所述卡合凸部与所述树脂部件卡合,能够提高与层叠的树脂部件的密合性。
并且,将所述卡合凸部的突出高度设为H(单位:μm),将所述表层晶粒的最大宽度设为W(单位:μm),将所述表层晶粒的最大宽度中的所述卡合凸部的个数设为N时,N×H/W为0.5以上,因此即使板主体的晶粒粗大时,也能够充分地形成卡合凸部,从而能够提高与层叠的树脂部件的密合性。
在此,在本发明的金属板材中,所述表层晶粒的最大宽度可以为3μm以上。
在这种情况下,即使将所述板主体的所述表层晶粒的最大宽度粗大化至3μm以上,也能够充分地与层叠的树脂部件卡合,从而能够提高与树脂部件的密合性。
并且,在本发明的金属板材中,所述卡合凸部的突出高度优选为0.1μm以上。
在这种情况下,由于所述卡合凸部的突出高度为0.1μm以上,因此能够可靠地提高与层叠的树脂部件的密合性。
此外,在本发明的金属板材中,优选板主体由铜或铜合金构成。
在这种情况下,由于板主体由铜或铜合金构成,因此导电性及导热性优异。并且,即使板主体的晶体粒径变得粗大,也能够与层叠的树脂部件充分卡合,从而能够提高与树脂部件的密合性。
本发明的层叠体是在上述金属板材的板面上层叠树脂部件而成的层叠体,其特征在于,在所述树脂部件与所述金属板材的接合界面处,所述树脂部件与所述金属板材的所述卡合凸部卡合。
根据该结构的层叠体,在形成有卡合凸部的金属板材的板面上层叠树脂部件,该卡合凸部具备随着朝向突出方向的前端侧而宽度逐渐变宽的加宽部,在所述树脂部件与所述金属板材的接合界面处,所述树脂部件与所述金属板材的所述卡合凸部卡合,因此能够提高树脂部件与金属板材的密合性。
本发明的绝缘电路基板为具备绝缘树脂层及在绝缘树脂层的一面形成的电路层的绝缘电路基板,其特征在于,所述电路层通过将上述金属板材接合于所述绝缘树脂层的一面而形成,在所述绝缘树脂层与所述电路层的接合界面处,所述绝缘树脂层与所述金属板材的所述卡合凸部卡合。
根据该结构的绝缘电路基板,通过将形成有卡合凸部的金属板材接合于绝缘树脂层的一面来形成电路层,该卡合凸部具备随着朝向突出方向的前端侧而宽度逐渐变宽的加宽部,在所述绝缘树脂层与所述电路层的接合界面处,所述绝缘树脂层与所述电路层(铜部件)的所述卡合凸部卡合,因此能够提高电路层与绝缘树脂层的密合性。
本发明的金属板材的制造方法为用于制造上述金属板材的金属板材的制造方法,其特征在于,通过对所述板主体实施直流电镀,然后实施PR(Periodic Reverse,周期性反向)脉冲电镀,在所述板主体的最表层形成所述粗糙化镀层。
根据该结构的金属板材的制造方法,首先对所述板主体实施直流电镀,然后进行PR脉冲电镀,因此即使板主体的表层晶粒大时,也能够在大的表层晶粒的表面分散地形成多个微细的卡合凸部。
根据本发明,能够提供一种与层叠的树脂部件的密合性优异的金属板材、该金属板材与树脂部件层叠而成的层叠体、绝缘电路基板以及金属板材的制造方法。
附图说明
图1是具备本发明的实施方式所涉及的绝缘电路基板的功率模块的概略说明图。
图2是本发明的实施方式所涉及的金属板材的说明图。(a)是表面附近的观察照片,(b)是卡合凸部的示意图。
图3是本发明的实施方式所涉及的绝缘电路基板的电路层与绝缘树脂层的接合界面的观察照片。
图4是表示本发明的实施方式所涉及的绝缘电路基板的制造方法的流程图。
图5是图4所示的绝缘电路基板的制造方法的概略说明图。
具体实施方式
以下,参考附图对本发明的实施方式的金属板材、层叠体及绝缘电路基板进行说明。
本实施方式所涉及的层叠体为通过将作为树脂部件的绝缘树脂层12、本实施方式所涉及的金属板材30(电路层13)及金属基板11接合而构成的绝缘电路基板10。
在图1示出本发明的实施方式的绝缘电路基板10及使用该绝缘电路基板10的功率模块1。
图1所示的功率模块1具备:绝缘电路基板10;半导体元件3,通过第一焊接层2与该绝缘电路基板10的一面(在图1中为上面)接合;及散热器41,通过第二焊接层42与绝缘电路基板10的另一侧(在图1中为下侧)接合。
半导体元件3由Si等半导体材料构成。接合绝缘电路基板10与半导体元件3的第一焊接层2例如为Sn-Ag系、Sn-Cu系、Sn-In系或者Sn-Ag-Cu系焊料(所谓的无铅焊料)。
散热器41用于散发绝缘电路基板10侧的热量。散热器41由具有良好的导热性的铜或铜合金、铝或铝合金等构成。在本实施方式中为由无氧铜构成的散热板。另外,散热器41的厚度设定在3mm以上且10mm以下的范围内。
在此,绝缘电路基板10与散热器41通过第二焊接层42接合。该第二焊接层42能够具有与上述第一焊接层2相同的结构。
而且,如图1所示,本实施方式的绝缘电路基板10具备:金属基板11;绝缘树脂层12,形成在金属基板11的一面(在图1中为上面);及电路层13,形成在绝缘树脂层12的一面(在图1中为上面)。
金属基板11具有通过使搭载于绝缘电路基板10上的半导体元件3中所产生的热量沿面方向扩散来提高散热特性的作用。因此,金属基板11由导热性优异的金属(例如铜或铜合金、铝或铝合金)构成。在本实施方式中,由无氧铜的轧制板构成。并且,金属基板11的厚度设定在0.05mm以上且3mm以下的范围内,在本实施方式中,设定为2.0mm。
绝缘树脂层12为防止电路层13与金属基板11之间的电连接的层,由具有绝缘性的热固型树脂构成。
在本实施方式中,为了确保绝缘树脂层12的强度,并且确保导热性,可以使用含有填料的热固型树脂。在此,作为填料,例如,能够使用氧化铝、氮化硼及氮化铝等。并且,作为热固型树脂,能够使用环氧树脂、聚酰亚胺树脂等。图3所示的本实施方式中,绝缘树脂层12由不使用填料的环氧树脂构成。在其他实施方式中,由含有氮化硼作为填料的环氧树脂构成。并且,绝缘树脂层12的厚度在20μm以上且250μm以下的范围内,在本实施方式中为150μm。
如图5的(a)所示,电路层13通过将本实施方式的金属板材30(电路层13)与绝缘树脂层12的一面(在图5的(a)中为上面)接合而形成。
在该电路层13中形成有电路图案,其一面(在图1中为上面)为供搭载半导体元件3的搭载面。在此,电路层13的厚度设定在0.3mm以上且3mm以下的范围内,在本实施方式中设定为0.5mm。
在此,参考图2的(a)及图2的(b)对形成上述电路层13的本实施方式所涉及的金属板材30进行说明。
本实施方式所涉及的金属板材30由导电性及导热性优异的金属构成,在本实施方式中,由铜或铜合金构成,具体而言由无氧铜构成。
并且,如图2的(a)所示,在本实施方式所涉及的金属板材30中,具备:板主体31及在该板主体31的最表层形成的粗糙化镀层35。
如图2的(a)所示,该粗糙化镀层35上形成有卡合凸部36,该卡合凸部36具备向与板主体31相反的一侧(图2的(a)的上侧)突出并且随着朝向突出方向的前端侧而宽度逐渐变宽的加宽部36a。
粗糙化镀层35可以为与金属板材30不同的构成材料,优选由导热性比绝缘树脂层12更优异的材料构成。在本实施方式中,粗糙化镀层35由与金属板材30相同组成的铜或铜合金构成。
在此,如图2的(a)所示,在沿板主体31的厚度方向的截面中,在位于板面的最表面的表层晶粒32上形成有多个卡合凸部36,将卡合凸部36的突出高度设为H(单位:μm),将表层晶粒32的最大宽度设为W(单位:μm),将表层晶粒32的最大宽度W中的卡合凸部36的个数设为N时,N×H/W为0.5以上。
另外,如图2的(a)所示,在板主体31与粗糙化镀层35的界面处测定表层晶粒32的最大宽度W。
并且,在本实施方式的金属板材30中,位于板面的最表面的表层晶粒32的最大宽度W可以为3μm以上。最大宽度W的上限没有特别限定,一般为200μm以下,最大为1000μm。
另外,如图2的(a)所示,位于板面的最表面的表层晶粒32的最大宽度W可以通过使用扫描型电子显微镜(SEM)观察沿板主体31的厚度方向的截面,测量与粗糙化镀层35接触的晶粒的厚度方向正交的方向的宽度来求出。
即,利用扫描型电子显微镜(SEM)观察在板主体31和粗糙化镀层35的沿厚度方向的截面中观察到的板主体31和粗糙化镀层35的界面(倍率1000倍),实施3次在85μm×120μm的视场中的表层晶粒32的最大宽度的测量,取3次测量中的最大值作为最大宽度W。
此外,在本实施方式的金属板材30中,卡合凸部36的突出高度H为0.1μm以上。
另外,如图2的(b)所示,卡合凸部36的突出高度H可以通过观察板主体31的沿厚度方向的截面,作为从连结卡合凸部36的两侧的谷底彼此的基准线(图2的(b)的虚线)到卡合凸部36的顶部的距离来测量。
更具体而言,使用SEM观察粗糙化镀层35的沿厚度方向的截面(倍率5000倍),对于在16μm×23μm的视场内观察到的所有卡合凸部,测量从连结每个卡合凸部的两侧的谷底彼此的基准线到卡合凸部的顶部的距离,将所获得的值的平均值作为在16μm×23μm的视场中的卡合凸部的突出高度。实施3次该操作,取其平均值作为卡合凸部的突出高度H。
并且,如图3所示,本实施方式的绝缘电路基板10在绝缘树脂层12与电路层13的接合界面处,绝缘树脂层12与电路层13(金属板材30)的卡合凸部36卡合,成为电路层13(金属板材30)与绝缘树脂层12相互进入的结构。
另外,在本实施方式中,如图5的(a)所示,在金属基板11中,与金属板材30同样地,在与绝缘树脂层12的接合面形成有具有上述卡合凸部的粗糙化镀层35。并且,在绝缘树脂层12与金属基板11的接合界面处,绝缘树脂层12与金属基板11的卡合凸部卡合,成为金属基板11与绝缘树脂层12相互进入的结构。
以下,在构成本实方式的绝缘电路基板10的电路层13的金属板材30中,说明如上所述定义板主体31的表层晶粒32的最大宽度中的卡合凸部36的个数N、表层晶粒的最大宽度W、卡合凸部的突出高度H及N×H/W的理由。
(板主体31的表层晶粒32的最大宽度W中的卡合凸部36的个数N)
在本实施方式的金属板材30中,在板主体31的表层晶粒32上形成有多个卡合凸部36。在此,板主体31的表层晶粒32的最大宽度W中的卡合凸部36的个数N表示形成于具有板主体31的最大宽度W的表层晶粒32上的卡合凸部36的个数N。在该卡合凸部36的个数N少的情况下,与绝缘树脂层12的密合性可能变得不充分。
(表层晶粒的最大宽度W)
在本实施方式的金属板材30中,即使当板主体31的表层晶粒的最大宽度W为3μm以上时,即,当板主体31的晶粒粗大时,也可确保充分个数的卡合凸部36,从而可以提高电路层13(金属板材30)与绝缘树脂层12的密合性。
特别是在本实施方式中,由于金属板材30由导热性和导电性优异的无氧铜构成,因此晶粒容易变得粗大,但能够确保充分个数的卡合凸部36。因此,能够构成导热性和导电性优异的绝缘电路基板10。
另外,板主体31的表层晶粒的最大宽度W的下限没有特别限定。并且,板主体31的表层晶粒的最大宽度W的上限没有特别限定,优选为50μm以下,更优选为25μm以下。
(卡合凸部的突出高度)
在本实施方式的金属板材30中,当卡合凸部36的突出高度H为0.1μm以上时,与绝缘树脂层12的卡合更加充分,可以进一步提高电路层13与绝缘树脂层12的密合性。
另外,为了进一步提高电路层13与绝缘树脂层12的密合性,卡合凸部36的突出高度H进一步优选为0.5μm以上,更优选为1.0μm以上,也可以为2.0μm以上。
并且,卡合凸部36的突出高度H的上限并没有特别限定,但是为了充分确保绝缘树脂层12的绝缘性,卡合凸部36的突出高度H优选为15.0μm以下,进一步优选为10.0μm以下,更优选为6.0μm以下。
(N×H/W)
在本实施方式的金属板材30中,在板主体31的表层晶粒32上形成有多个卡合凸部36。在此,对于卡合凸部36的突出高度H(单位:μm)、表层晶粒32的最大宽度W(单位:μm)、表层晶粒32的最大宽度W处的卡合凸部36的个数N,当N×H/W小于0.5时,表层晶粒32的最大宽度W中的卡合凸部36的个数不充分,或者卡合凸部36的突出高度不充分,因此与绝缘树脂层12的密合性可能不充分。
因此,在本实施方式中,将板主体31的表层晶粒32的最大宽度W处的N×H/W的值设定为0.5以上。
另外,为了进一步提高电路层13(金属板材30)与绝缘树脂层12的密合性,板主体31的N×H/W的值优选为1.0以上,更优选为2.0以上。
另外,板主体31的N×H/W的值的上限没有限定,但是N×H/W的值为10以下左右。
接着,参考图4至图5的(a)~5的(d)对本实施方式的绝缘电路基板10的制造方法进行说明。
(表面粗糙化工序S01)
首先,在成为电路层13的金属板材30中,在板主体31的表面形成粗糙化镀层35。另外,在本实施方式中,在金属基板11也形成粗糙化镀层35(参考图5的(a))。通过如下形成该粗糙化镀层35。
对板主体31(及金属基板11)的接合面实施电镀处理。在本实施方式中,作为电镀液,优选使用由在以硫酸铜(CuSO4)及硫酸(H2SO4)为主成分的硫酸铜浴中添加3,3'-二硫代双(1-丙磺酸)二钠(Bis-(sodium sulfopropyl)-disulfide)而成的水溶液构成的电解液。并且,镀浴的温度例如优选在25℃以上且35℃以下的范围内。
并且,作为电镀处理,首先通过直流电镀方法实施,然后通过PR脉冲电镀方法实施。
在直流电镀法中,电流密度设定在1A/dm2以上且20A/dm2以下的范围内,施加时间设定在10秒以上且120秒以下的范围内.
在此,作为电镀处理,首先通过直流电镀方法实施,然后通过PR脉冲电镀方法实施,由此,即使在板主体31的表层晶粒大的情况下,也能够在大的表层晶粒的表面分散地形成微细的卡合凸部36。
PR脉冲电镀法是一种一边周期性地反转电流方向一边通电来进行电镀的方法。例如,将1A/dm2以上且30A/dm2以下的正电解(将板主体31(及金属基板11)作为阳极的阳极电解)设为1ms以上且1000ms以下、将1A/dm2以上且30A/dm2以下的负电解(将板主体31(及金属基板11)作为负极的负极电解)设为1ms以上且1000ms以下,反复进行该操作。由此,反复实施板主体31(及金属基板11)的表面的溶解和铜的析出,从而形成粗糙化镀层35。
在此,根据形成粗糙化镀层35的板主体31(及金属基板11)的表面特性及各种镀敷条件(脉冲施加时间、脉冲波形(析出量/溶解量比)、脉冲频率),可以调整粗糙化镀层35中的卡合凸部36的个数。
例如,通过延长脉冲施加时间或通过调整析出量/溶解量比作为脉冲波形,可以增大具备随着朝向突出方向的前端侧而宽度逐渐变宽的加宽部36a的卡合凸部36的大小。并且,如果调整脉冲频率,能够增加卡合凸部36的个数。
(层叠工序S02)
接着,将含有作为填料的氮化硼、作为热固型树脂的环氧树脂、及固化剂的树脂组合物22配设在金属基板11的一面(在图5的(b)中为上面)。另外,在本实施方式中,树脂组合物22形成为片状。
并且,在该树脂组合物22的一面(在图5的(b)中为上面)配设成为电路层13的金属板材30。
另外,树脂组合物22层叠在金属基板11及金属板材30的形成有粗糙化镀层35的面。
(热压接工序S03)
接着,如图5的(b)所示,将经层叠的金属基板11、树脂组合物22、金属板材30在层叠方向加压并进行加压,从而使树脂组合物22固化以形成绝缘树脂层12,并且接合金属基板11与绝缘树脂层12、绝缘树脂层12与金属板材30(参考图5的(c))。
该热压接工序S03的条件优选:加热温度在150℃以上且400℃以下的范围内、加热温度下的保持时间在15分钟以上且90分钟以下的范围内、层叠方向的加压压力在1MPa以上且100MPa以下的范围内。
(电路图案形成工序S04)
接着,对与绝缘树脂层12接合的金属板材30进行蚀刻处理,形成电路图案,构成电路层13。
如上所述,如图5的(d)所示,制造本实施方式的绝缘电路基板10。
(散热器接合工序S05)
接着,在该绝缘电路基板10的金属基板11的另一面接合散热器41。在本实施方式中,通过焊料接合金属基板11与散热器41。
(半导体元件接合工序S06)
而且,在绝缘电路基板10的电路层13接合半导体元件3。在本实施方式中,通过焊料接合电路层13与半导体元件3。
通过上述工序,制造图1所示的功率模块1。
根据如上所述构成的本实施方式所涉及的金属板材30和绝缘电路基板10(层叠体),在板主体31的最表层形成的粗糙化镀层35形成有卡合凸部36,该卡合凸部36具备向与板主体31相反的一侧突出并且随着朝向突出方向的前端侧而宽度逐渐变宽的加宽部36a的卡合凸部36,因此在电路层13(金属板材30)与绝缘树脂层12的接合界面处,电路层13(金属板材30)的卡合凸部36与绝缘树脂层12卡合,从而可以提高电路层13(金属板材30)与绝缘树脂层12的密合性。
并且,由于卡合凸部36的个数与表层晶粒32的最大宽度W的比例为0.4个/μm以上,因此即使在板主体31的晶粒粗大时,也能够充分形成卡合凸部36,从而可以提高电路层13(金属板材30)与绝缘树脂层12的密合性。
在本实施方式中,即使电路层13(金属板材30)的表层晶粒32的最大宽度W粗大化至3μm以上,也能够充分地形成卡合凸部36,从而可以提高电路层13(金属板材30)与绝缘树脂层12的密合性。
并且,板主体31可以由晶粒比较粗大的金属(本实施方式中为无氧铜)构成,从而可以提高板主体31的导热性和导电性。
在本实施方式中,当卡合凸部36的突出高度H为0.1μm以上时,能够进一步提高电路层13(金属板材30)与绝缘树脂层12的密合性。
并且,根据本实施方式的金属板材的制造方法,在板主体的表面形成粗糙化镀层的表面粗糙化工序S01中,成为在板主体31(及金属基板11)的接合面实施电镀处理的结构,作为电镀处理,首先实施直流电镀法,然后进行PR脉冲电镀法的结构,因此即使在板主体31的表层晶粒大的情况下,也能够在大的表层晶粒的表面分散地形成微细的卡合凸部36。
以上,对本发明的实施方式进行了说明,但本发明并不限于此,能够在不脱离本发明的技术思想的范围内进行适当的变更。
在本实施方式中,对作为通过图4及图5的(a)~5的(d)所示的绝缘电路基板的制造方法来制造绝缘电路基板的方式进行了说明,但并不限于此。
并且,在本实施方式中,作为形成电路层的金属板材,对由无氧铜构成的板进行了说明,但并不限于此,可以由其他铜或铜合金构成,也可以由铝或铝合金等其他金属构成。此外,其可以是由多个金属层叠而成的结构。
此外,在本实施方式中,对由无氧铜构成金属基板进行了说明,但并不限于此,可以由其他铜或铜合金构成,也可以由铝或铝合金等其他金属构成。此外,其可以是由多种金属层叠而成的结构。
并且,在本实施方式中,对将半导体元件搭载于绝缘电路基板以构成功率模块的结构进行了说明,但并不限于此。例如,可以将LED元件搭载于绝缘电路基板的电路层以构成LED模块,也可以将热电元件搭载于绝缘电路基板的电路层以构成热电模块。
实施例
以下,对为了确认本发明的效果而进行的确认实验的结果进行说明。
准备由无氧铜的轧制板构成的金属基板(40mm×40mm×厚度2mm)及成为电路层的金属板材(40mm×40mm×厚度0.5mm),通过记载于上述实施方式中的直流电镀法及PR脉冲电镀法,在这些金属基板及金属板材与绝缘树脂层的接合面形成了粗糙化镀层。另外,表1中示出实施例1~实施例7及比较例1~比较例2的镀敷条件。
然后,在金属基板的形成有粗糙化镀层的面配置了含有(作为填料含有氮化硼的)环氧树脂的树脂组合物的片材(40mm×40mm×厚度0.15mm)。
并且,以形成有粗糙化镀层的面朝向树脂组合物的片材侧的方式,将成为电路层的金属板材层叠在该树脂组合物的片材的一面。
对如上层叠的金属基板、树脂组合物的片材及金属板材,一边在层叠方向加压一边进行加热,从而使树脂组合物固化以形成绝缘树脂层,并且接合金属基板与绝缘树脂层以及绝缘树脂层与金属板材,以获得了绝缘电路基板。另外,层叠方向的加压压力为10MPa、加热温度为180℃、加热温度下的保持时间为60分钟。
对如上所获得的实施例1~实施例7及比较例1~比较例2的金属板材及绝缘电路基板,分别评价了以下项目。
(金属板材的表层晶粒的最大宽度W)
通过SEM观察(倍率1000)形成有粗糙化镀层的金属板材的沿厚度方向的截面,测量位于板面的最表面的表层晶粒的最大宽度W。另外,对于最大宽度W,使用在板主体与粗糙化镀层的界面处测量的值。
即,利用扫描型电子显微镜(SEM)观察在板主体和粗糙化镀层的沿厚度方向的截面中观察到的板主体和粗糙化镀层的界面(倍率1000倍),实施3次在85μm×120μm的视场中的表层晶粒的最大宽度的测量,取3次测量中的最大值作为最大宽度W示于表1。
(卡合凸部的突出高度H)
通过SEM观察(倍率5000倍)形成有粗糙化镀层的金属板材的沿厚度方向的截面,测量卡合凸部的突出高度H。
即,使用SEM观察粗糙化镀层的沿厚度方向的截面(倍率5000倍),对于在16μm×23μm的视场内观察到的所有卡合凸部,测量从连结每个卡合凸部的两侧的谷底彼此的基准线到卡合凸部的顶部的距离,将所获得的值的平均值作为在16μm×23μm的视场中的卡合凸部的突出高度。实施3次该操作,取其平均值作为卡合凸部的突出高度H示于表1。
(最大宽度的表层晶粒中存在的卡合凸部的个数N)
通过SEM观察(倍率1000~5000倍)形成有粗糙化镀层的金属板材的沿厚度方向的截面,测量存在于最大宽度的表层晶粒中的卡合凸部的个数N。
即,利用扫描型电子显微镜(SEM)观察在板主体和粗糙化镀层的沿厚度方向的截面中观察到的板主体和粗糙化镀层的界面(倍率1000~5000倍),测量存在于最大宽度的表层晶粒中的卡合凸部的个数,并将其作为最大宽度W中的卡合凸部的个数N示于表1中。
(N×H/W)
根据如上所述测量的位于板面的最表面上的表层晶粒的最大宽度W、存在于最大宽度的表层晶粒的卡合凸部的个数N及卡合凸部的突出高度H,计算出N×H/W。
(密合性评价)
根据JIS K 6854-1:1999实施90度剥离试验以确认剥离部分,并评价绝缘树脂层与电路层的密合性。将评价结果示于表1。
[表1]
在比较例1中,不实施直流电镀法,只实施PR脉冲电镀法,N×H/W的值为0.31。评价密合性的结果,在绝缘树脂层与电路层的接合界面发生剥离,绝缘树脂层与电路层的密合性不充分。
在比较例2中,不实施直流电镀法,只实施PR脉冲电镀法,N×H/W的值为0.35。评价密合性的结果,在绝缘树脂层与电路层的接合界面发生剥离,绝缘树脂层与电路层的密合性不充分。
在本发明例1~本发明例7中,实施直流电镀法之后实施PR脉冲电镀法,形成粗糙化镀层,N×H/W值为0.5以上。评价密合性的结果,在绝缘树脂层的内部发生剥离,绝缘树脂层与电路层的密合性优异。
由以上的实验结果确认到,根据本发明,能够提供一种与层叠的树脂部件的密合性优异的金属板材、该金属板材与树脂部件层叠而成的层叠体、及绝缘电路基板。
符号说明
10-绝缘电路基板(层叠体),12-绝缘树脂层(树脂部件),13-电路层,30-金属板材。

Claims (6)

1.一种金属板材,由铜或铜合金构成,其特征在于,所述金属板材具有:
板主体和形成于该板主体的最表层的粗糙化镀层,
在所述粗糙化镀层上形成有卡合凸部,所述卡合凸部具备向与所述板主体相反的一侧突出并且随着朝向突出方向的前端侧而宽度逐渐变宽的加宽部,
在沿所述板主体的厚度方向的截面中,在位于所述板主体的最表面的表层晶粒上形成有多个所述卡合凸部,将所述表层晶粒的最大宽度设为W,将所述表层晶粒的最大宽度中的所述卡合凸部的个数设为N,将所述卡合凸部的突出高度设为H时,N×H/W为0.5以上,其中,所述表层晶粒的最大宽度和所述卡合凸部的突出高度的单位为μm。
2.根据权利要求1所述的金属板材,其特征在于,
所述表层晶粒的最大宽度为3μm以上。
3.根据权利要求1或2所述的金属板材,其特征在于,
所述卡合凸部的突出高度为0.1μm以上。
4.一种层叠体,其特征在于,在权利要求1至3中任一项所述的金属板材的板面上层叠有树脂部件,
在所述树脂部件与所述金属板材的接合界面处,所述树脂部件与所述金属板材的所述卡合凸部卡合。
5.一种绝缘电路基板,具备绝缘树脂层及在绝缘树脂层的一面形成的电路层,其特征在于,
所述电路层通过将权利要求1至3中任一项所述的金属板材接合于所述绝缘树脂层的一面而形成,
在所述绝缘树脂层与所述电路层的接合界面处,所述绝缘树脂层与所述金属板材的所述卡合凸部卡合。
6.一种金属板材的制造方法,其特征在于,用于制造权利要求1至3中任一项所述的金属板材,
通过对所述板主体实施直流电镀,然后实施PR脉冲电镀,在所述板主体的最表层形成所述粗糙化镀层。
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JPH03202500A (ja) * 1989-08-28 1991-09-04 Matsushita Electric Works Ltd 銅箔の粗面化方法
JP3037662B2 (ja) 1998-08-31 2000-04-24 京セラ株式会社 多層配線基板およびその製造方法
JP4296250B2 (ja) * 2005-06-14 2009-07-15 古河電気工業株式会社 高周波回路用銅箔およびその製造方法
JP2015207666A (ja) 2014-04-21 2015-11-19 住友ベークライト株式会社 金属ベース基板、金属ベース基板の製造方法、金属ベース回路基板および電子装置
JP6816193B2 (ja) * 2019-03-26 2021-01-20 古河電気工業株式会社 表面処理銅箔、並びにこれを用いた銅張積層板及びプリント配線板
JP7234743B2 (ja) * 2019-03-29 2023-03-08 三菱マテリアル株式会社 接合体、及び、絶縁回路基板
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