CN117059674A - 一种复合终端结构的氧化镓肖特基二极管及其制备方法 - Google Patents
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- AJNVQOSZGJRYEI-UHFFFAOYSA-N digallium;oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[Ga+3].[Ga+3] AJNVQOSZGJRYEI-UHFFFAOYSA-N 0.000 title claims abstract description 130
- 229910001195 gallium oxide Inorganic materials 0.000 title claims abstract description 130
- 239000002131 composite material Substances 0.000 title claims abstract description 20
- 238000002360 preparation method Methods 0.000 title claims abstract description 8
- 239000000463 material Substances 0.000 claims abstract description 114
- 229910052751 metal Inorganic materials 0.000 claims abstract description 50
- 239000002184 metal Substances 0.000 claims abstract description 50
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 238000000034 method Methods 0.000 claims description 27
- 150000002500 ions Chemical class 0.000 claims description 21
- 229920002120 photoresistant polymer Polymers 0.000 claims description 20
- 238000005530 etching Methods 0.000 claims description 16
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 10
- 238000001259 photo etching Methods 0.000 claims description 10
- 239000003989 dielectric material Substances 0.000 claims description 9
- QHGNHLZPVBIIPX-UHFFFAOYSA-N tin(ii) oxide Chemical compound [Sn]=O QHGNHLZPVBIIPX-UHFFFAOYSA-N 0.000 claims description 8
- 229910052737 gold Inorganic materials 0.000 claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- BERDEBHAJNAUOM-UHFFFAOYSA-N copper(I) oxide Inorganic materials [Cu]O[Cu] BERDEBHAJNAUOM-UHFFFAOYSA-N 0.000 claims description 4
- KRFJLUBVMFXRPN-UHFFFAOYSA-N cuprous oxide Chemical compound [O-2].[Cu+].[Cu+] KRFJLUBVMFXRPN-UHFFFAOYSA-N 0.000 claims description 4
- 229940112669 cuprous oxide Drugs 0.000 claims description 4
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 4
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 4
- 238000004519 manufacturing process Methods 0.000 claims description 4
- 229910000480 nickel oxide Inorganic materials 0.000 claims description 4
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 4
- GNRSAWUEBMWBQH-UHFFFAOYSA-N oxonickel Chemical compound [Ni]=O GNRSAWUEBMWBQH-UHFFFAOYSA-N 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- 229910052759 nickel Inorganic materials 0.000 claims description 3
- 150000001875 compounds Chemical class 0.000 claims 2
- 230000005684 electric field Effects 0.000 abstract description 16
- 239000004065 semiconductor Substances 0.000 abstract description 6
- 230000000694 effects Effects 0.000 abstract description 5
- 238000009826 distribution Methods 0.000 description 7
- 238000000137 annealing Methods 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000005566 electron beam evaporation Methods 0.000 description 2
- 125000005842 heteroatom Chemical group 0.000 description 2
- 238000002248 hydride vapour-phase epitaxy Methods 0.000 description 2
- 230000001939 inductive effect Effects 0.000 description 2
- 238000001755 magnetron sputter deposition Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 238000004220 aggregation Methods 0.000 description 1
- 230000002776 aggregation Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000008367 deionised water Substances 0.000 description 1
- 229910021641 deionized water Inorganic materials 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000009616 inductively coupled plasma Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/872—Schottky diodes
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
- H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
- H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
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Abstract
本发明涉及一种复合终端结构的氧化镓肖特基二极管及其制备方法，二极管包括：N型氧化镓衬底层、N型氧化镓外延层、第一金属层、P型材料层、介质层和第二金属层；第一金属层、N型氧化镓衬底层、N型氧化镓外延层自下而上依次层叠；P型材料层位于N型氧化镓外延层的部分表面上，且具有自N型氧化镓外延层的露出表面至两侧厚度逐渐增加的第一级斜面；介质层位于P型材料层的部分表面上，且具有自P型材料层的露出表面至两侧厚度逐渐增加的第二级斜面；第二金属层覆盖N型氧化镓外延层的露出表面、第一级斜面、P型材料层的露出表面和第二级斜面的部分表面。该二极管形成双斜面双台面器件结构，可以有效改善器件结边缘的电场集中效应。
Description
技术领域
本发明属于半导体器件技术领域，具体涉及一种复合终端结构的氧化镓肖特基二极管及其制备方法。
背景技术
与其他半导体材料相比，氧化镓由于具有4.5-5.0eV的超宽带隙、8MV/cm的高临界击穿场强(EC)等优异材料性能而广泛引起人们关注。并且相较于其它超宽禁带半导体，氧化镓具有n型掺杂可控和低成本大直径晶圆的优点，使之在未来功率器件以及射频器件具有很大的潜力。
目前在氧化镓肖特基二极管的应用中，垂直型器件由于具有更高的功率处理能力和更容易的热管理策略而优于横向型器件。由于器件存在电场集中效应，发展有效的终端技术是实现高耐压大功率器件的重要途经。现有氧化镓肖特基二极管由于缺少P型掺杂导致缺少有效的PN结终端技术，不足以发挥氧化镓材料的优势。近年来研究者们研究引入P型半导体材料与氧化镓形成异质pn结，而关于P型材料的终端技术发展并不完善。因此亟需开发氧化镓肖特基二极管结终端技术的新型结构，实现器件制备工艺兼容主流工艺、器件性能优越的新一代高性能氧化镓电力电子器件。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种复合终端结构的氧化镓肖特基二极管及其制备方法。本发明要解决的技术问题通过以下技术方案实现：
本发明实施例提供了一种复合终端结构的氧化镓肖特基二极管，包括：N型氧化镓衬底层、N型氧化镓外延层、第一金属层、P型材料层、介质层和第二金属层，其中，
所述第一金属层、所述N型氧化镓衬底层、所述N型氧化镓外延层自下而上依次层叠；所述N型氧化镓衬底层的掺杂浓度大于所述N型氧化镓外延层的掺杂浓度；
所述P型材料层位于所述N型氧化镓外延层的部分表面上，且具有自所述N型氧化镓外延层的露出表面至两侧厚度逐渐增加的第一级斜面；
所述介质层位于所述P型材料层的部分表面上，且具有自所述P型材料层的露出表面至两侧厚度逐渐增加的第二级斜面；
所述第二金属层的底部位于所述N型氧化镓外延层的露出表面上，且两端向上延伸覆盖所述第一级斜面、所述P型材料层的露出表面和所述第二级斜面的部分表面。
在本发明的一个实施例中，所述N型氧化镓衬底层的有效掺杂载流子浓度为1018-1020cm-3，掺杂离子种类包括Si离子、Sn离子中的一种或多种。
在本发明的一个实施例中，所述N型氧化镓外延层的有效掺杂载流子浓度为1015-1017cm-3，掺杂离子种类包括Si离子、Sn离子中的一种或多种。
在本发明的一个实施例中，所述P型材料层的材料包括P型氧化镍、P型氧化亚铜、P型氧化亚锡中的一种或多种，厚度为20-200nm，有效掺杂载流子浓度为。
在本发明的一个实施例中，所述介质层的材料包括氧化硅、氮化硅、氧化铝、氧化铪中的一种或多种，厚度为100-5000nm。
在本发明的一个实施例中，所述第一级斜面与所述N型氧化镓外延层之间的角度为1°-30°；
所述第二级斜面与所述P型材料层之间的角度为1°-30°。
在本发明的一个实施例中，所述第一金属层的材料包括层叠的Ti和Au，Ti的厚度为20-80nm，Au的厚度为50-400nm；
所述第二金属层的材料包括层叠的Ni和Au，Ni的厚度为40-80nm，Au的厚度为100-400nm。
本发明的另一实施例提供了一种复合终端结构的氧化镓肖特基二极管的制备方法，包括步骤：
在N型氧化镓衬底层的上表面外延N型氧化镓外延层；
在所述N型氧化镓衬底层的背面制备第一金属层；
在所述N型氧化镓外延层的上表面制备P型材料，并采用角度可控光刻-刻蚀工艺刻蚀所述P型材料以露出阳极区域的N型氧化镓外延层，同时使得P型材料具有自所述N型氧化镓外延层的露出表面至两侧厚度逐渐增加的第一级斜面，形成P型材料层；
在所述P型材料层的上表面、所述第一级斜面和所述N型氧化镓外延层的露出表面制备介质材料，并采用角度可控光刻-刻蚀工艺刻蚀所述介质材料以露出阳极区域的N型氧化镓外延层和P型材料层的部分表面，同时使得介质材料具有自所述P型材料层的露出表面至两侧厚度逐渐增加的第二级斜面，形成介质层；
在所述N型氧化镓外延层的露出表面、所述第一级斜面、所述P型材料层的露出表面和所述第二级斜面的部分表面制备第二金属层。
在本发明的一个实施例中，所述角度可控光刻-刻蚀工艺包括步骤：
在需要形成斜面的材料层表面匀胶、曝光、显影，形成具有光刻图形的光刻胶；
对所述具有光刻图形的光刻胶在预设温度下进行后烘，使得光刻胶回流形成具有预设角度的斜面；
利用具有斜面的光刻胶作掩膜对需要刻蚀的材料层进行刻蚀，形成材料层斜面。
在本发明的一个实施例中，所述预设温度为100-180℃，相应的，所述预设角度为30°-1°。
与现有技术相比，本发明的有益效果：
本发明的氧化镓肖特基二极管在N型氧化镓外延层上引入具有第一级斜面的P型材料层，形成异质PN结终端扩展以调制肖特基结电场，可以有效调制氧化镓肖特基二极管边缘电场分布；同时，将介质层设置在P型材料层的一部分表面上，且介质层具有第二级斜面，P型材料层及第一级斜面、介质层及第二级斜面形成双斜面双台面器件结构，可以进一步优化器件内部电场分布，更加有效地改善器件结边缘的电场集中效应，提高器件的击穿电压，提高器件的耐压能力，降低器件的导通电阻，从而提高器件的效率和可靠性。
附图说明
图1为本发明实施例提供的一种复合终端结构的氧化镓肖特基二极管的结构示意图；
图2为本发明实施例提供的一种复合终端结构的氧化镓肖特基二极管的制备方法的流程示意图；
图3a-图3j为本发明实施例提供的一种复合终端结构的氧化镓肖特基二极管的制备方法的过程示意图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
实施例一
请参见图1，图1为本发明实施例提供的一种复合终端结构的氧化镓肖特基二极管的结构示意图。
本实施例的氧化镓肖特基二极管包括：N型氧化镓衬底层1、N型氧化镓外延层2、第一金属层3、P型材料层4、介质层5和第二金属层6。其中，第一金属层3、N型氧化镓衬底层1、N型氧化镓外延层2自下而上依次层叠；N型氧化镓衬底层1的掺杂浓度大于N型氧化镓外延层2的掺杂浓度；P型材料层4位于N型氧化镓外延层2的部分表面上，且具有自N型氧化镓外延层2的露出表面至两侧厚度逐渐增加的第一级斜面；介质层5位于P型材料层4的部分表面上，且具有自P型材料层4的露出表面至两侧厚度逐渐增加的第二级斜面；第二金属层6的底部位于N型氧化镓外延层2的露出表面上，且两端向上延伸覆盖第一级斜面、P型材料层4的露出表面和第二级斜面的部分表面。
具体的，P型材料层4位于N型氧化镓外延层2上表面的两侧边缘，将N型氧化镓外延层2的中间部分露出。露出的N型氧化镓外延层2与第二金属层6之间形成肖特基结。两侧P型材料层4靠近肖特基结的端部形成第一级斜面。进一步，一侧P型材料层4的斜面与另一侧P型材料层4的斜面可以具有相同的角度，也可以具有不同的角度；优选的，一侧P型材料层4的斜面与另一侧P型材料层4的斜面具有相同的角度，此时，两侧的P型材料层4与N型氧化镓外延层2共同形成倒梯形开口。
本实施例在氧化镓肖特基二极管中引入P型材料，与N型氧化镓外延层形成异质PN结终端扩展以调制肖特基结电场，可以有效调制氧化镓肖特基二极管边缘电场分布。
具体的，介质层5位于P型材料层4上表面的两侧边缘，将靠近肖特基结的部分P型材料层4露出。两侧介质层5靠近肖特基结的端部均形成第二级斜面。进一步，一侧介质层5的斜面与另一侧介质层5的斜面可以具有相同的角度，也可以具有不同的角度；优选的，一侧介质层5的斜面与另一侧介质层5的斜面具有相同的角度。
具体的，第一级斜面和第二级斜面均为小角度斜面，第一级斜面与N型氧化镓外延层2之间的角度范围为1°-30°，第二级斜面与P型材料层4之间的角度范围为1°-30°。第一级斜面的角度与第二级斜面的角度可以相同，也可以不同。
需要说明，本实施例器件结构可以根据器件的需求调节两级斜面的倾角、长度、位置等参数，以达到最佳的电场分布和性能平衡。
由上述可知，P型材料层4及第一级斜面、介质层5及第二级斜面形成两级台面、两级斜面的器件结构。
第二金属层6的底部与露出的N型氧化镓外延层2接触形成肖特基结，两端沿第一级斜面向上延伸覆盖露出的P型材料层，与P型材料层之间形成欧姆接触，边缘落在第二级斜面上，且覆盖部分第二级斜面。
本实施例中，第二金属层6覆盖部分第二级斜面，可以更好的调制电场分布，缓解电场集中效应。
在一个具体实施例中，N型氧化镓衬底层1采用N型氧化镓重掺杂衬底材料，有效掺杂载流子浓度为1018-1020cm-3，掺杂离子种类包括Si离子、Sn离子中的一种或多种。N型氧化镓外延层2采用N型氧化镓轻掺杂外延材料，有效掺杂载流子浓度为1015-1017cm-3，掺杂离子种类包括Si离子、Sn离子中的一种或多种。P型材料层4的材料包括P型氧化镍、P型氧化亚铜、P型氧化亚锡中的一种或多种，厚度为20-200nm，有效掺杂载流子浓度为。介质层5的材料包括氧化硅、氮化硅、氧化铝、氧化铪中的一种或多种，厚度为100-5000nm。第一金属层3的材料包括层叠的Ti和Au，Ti和Au依次层叠，Ti的厚度为20-80nm，Au的厚度为50-400nm。第二金属层6的材料包括层叠的Ni和Au，Ni和Au依次层叠，Ni的厚度为40-80nm，Au的厚度为100-400nm。
示例性的，N型氧化镓衬底层1的有效掺杂载流子浓度为，掺杂离子为Si离子。N型氧化镓外延层2的有效掺杂载流子浓度为/>，掺杂离子为Sn离子。P型材料层4的材料为P型氧化镍、P型氧化亚铜、P型氧化亚锡中的任一种。介质层5的材料为氧化硅、氮化硅、氧化铝、氧化铪中的任一种，厚度为1000nm。第一金属层3作为阴极，材料为Ti/Au，且第一层金属Ti的厚度为20nm，第二层金属Au的厚度为100nm。第二金属层6作为阳极，材料为Ni/Au，且第一层金属Ni的厚度为50nm，第二层金属Au的厚度为100nm。
本实施例的氧化镓肖特基二极管在N型氧化镓外延层上引入具有第一级斜面的P型材料层，形成异质PN结终端扩展以调制肖特基结电场，可以有效调制氧化镓肖特基二极管边缘电场分布，缓解电场聚集；同时，将介质层设置在P型材料层的一部分表面上，且介质层具有第二级斜面，P型材料层及第一级斜面、介质层及第二级斜面形成小角度双斜面双台面器件结构，可以进一步优化器件内部电场分布，更加有效地改善器件结边缘的电场集中效应，提高器件的击穿电压，提高器件的耐压能力，降低器件的导通电阻，从而提高器件的效率和可靠性，实现器件性能优越的氧化镓功率器件。
实施例二
在实施例一的基础上，请参见图2和图3a-图3j，图2为本发明实施例提供的一种复合终端结构的氧化镓肖特基二极管的制备方法的流程示意图，图3a-图3j为本发明实施例提供的一种复合终端结构的氧化镓肖特基二极管的制备方法的过程示意图。该制备方法包括步骤：
S1、在N型氧化镓衬底层1的上表面外延N型氧化镓外延层2。
首先，采用标准化清洗工艺，依次用丙酮-异丙醇-去离子水对N型氧化镓衬底层1进行清洗。
然后，采用氢化物气相外延技术(HVPE)、金属-有机化合物化学气相沉积技术(MOCVD)、雾化化学气相沉积技术(Mist-CVD)的其中一种方法在N型氧化镓衬底层1的上表面外延N型氧化镓外延层2，如图3a和图3b所示。
S2、在N型氧化镓衬底层1的背面制备第一金属层3，如图3c所示。
首先，使用磁控溅射或电子束蒸发方法在N型氧化镓衬底层1的背面依次淀积阴极金属Ti、Au，示例性的，第一层金属Ti的厚度为20nm，第二层金属Au金属的厚度为100nm。
然后，采用快速退火炉，在氮气氛围下对阴极金属退火形成欧姆接触，退火温度为400-550℃，退火时间为1-3分钟；示例性的，退火温度为475℃，退火时间为60s，形成阴极金属层作为第一金属层3。
S3、在N型氧化镓外延层2的上表面制备P型材料，并采用角度可控光刻-刻蚀工艺刻蚀P型材料以露出阳极区域的N型氧化镓外延层2，同时使得P型材料具有自N型氧化镓外延层2的露出表面至两侧厚度逐渐增加的第一级斜面，形成P型材料层4。
首先，利用光刻技术在N型氧化镓外延层2上制备电隔离图形。
然后，采用低温磁控溅射工艺，在N型氧化镓外延层2的上表面沉积P型材料，再通过剥离技术形成图形化的P型材料，如图3d所示。
接着，采用角度可控光刻-刻蚀工艺，在P型材料表面匀胶、曝光、显影，形成具有光刻图形的光刻胶；对已经形成光刻图形的光刻胶在预设温度下进行后烘，使得光刻胶回流形成具有预设角度的斜面，如图3e所示。具体的，通过调整后烘温度形成不同角度的光刻胶斜面图形，预设温度为100-180℃时，相应的，预设角度为30°-1°。可以理解，后烘温度越高，斜面的角度越小。
最后，利用具有斜面的光刻胶作掩膜，对P型材料进行电感耦合等离子(ICP)干法刻蚀形成P型材料层斜面，该斜面为氧化镓肖特基二极管的第一级斜面，如图3f所示，得到P型材料层4。
S4、在P型材料层4的上表面、第一级斜面和N型氧化镓外延层2的露出表面制备介质材料，并采用角度可控光刻-刻蚀工艺刻蚀介质材料以露出阳极区域的N型氧化镓外延层2和P型材料层4的部分表面，同时使得介质材料具有自P型材料层4的露出表面至两侧厚度逐渐增加的第二级斜面，形成介质层5。
首先，在P型材料层4的上表面采用电感耦合等离子体化学气相沉(ICPCVD)方法或等离子体增强化学气相沉积(PECVD)方法沉积介质层材料，如图3g所示。
接着，采用角度可控光刻-刻蚀工艺，在介质层材料表面匀胶、曝光、显影，形成具有光刻图形的光刻胶；对已经形成光刻图形的光刻胶在预设温度下进行后烘，使得光刻胶回流形成具有预设角度的斜面，如图3h所示。具体的，通过调整后烘温度形成不同角度的光刻胶斜面图形，预设温度为100-180℃时，相应的，预设角度为30°-1°。可以理解，后烘温度越高，斜面的角度越小。
然后，利用具有斜面的光刻胶作掩膜，对介质层材料进行电感耦合等离子(ICP)干法刻蚀形成介质层斜面，该斜面为氧化镓肖特基二极管的第二级斜面，如图3i所示，得到介质层5。
S5、在N型氧化镓外延层2的露出表面、第一级斜面、P型材料层4的露出表面和第二级斜面的部分表面制备第二金属层6。
具体的，在器件上表面采用标准光刻工艺形成阳极图形，采用电子束蒸发沉积Ni/Au，示例性的，第一层金属Ni的厚度为50nm，第二层金属Au的厚度为100nm，形成阳极金属层作为第二金属层6。第二金属层6的底部与露出的N型氧化镓外延层2接触形成肖特基结，两端沿第一级斜面向上延伸覆盖露出的P型材料层，与P型材料层之间形成欧姆接触，边缘落在第二级斜面上，且覆盖部分第二级斜面，如图3j所示。
本实施例的制备方法兼顾主流工艺，具有低成本、易实现、易重复的优点。
在本发明的描述中，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。此外，本领域的技术人员可以将本说明书中描述的不同实施例或示例进行接合和组合。
尽管在此结合各实施例对本申请进行了描述，然而，在实施所要求保护的本申请过程中，本领域技术人员通过查看所述附图、公开内容、以及所附权利要求书，可理解并实现所述公开实施例的其他变化。在权利要求中，“包括”(comprising)一词不排除其他组成部分或步骤，“一”或“一个”不排除多个的情况。相互不同的从属权利要求中记载了某些措施，但这并不表示这些措施不能组合起来产生良好的效果。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
Claims (10)
1.一种复合终端结构的氧化镓肖特基二极管，其特征在于，包括：N型氧化镓衬底层(1)、N型氧化镓外延层(2)、第一金属层(3)、P型材料层(4)、介质层(5)和第二金属层(6)，其中，
所述第一金属层(3)、所述N型氧化镓衬底层(1)、所述N型氧化镓外延层(2)自下而上依次层叠；所述N型氧化镓衬底层(1)的掺杂浓度大于所述N型氧化镓外延层(2)的掺杂浓度；
所述P型材料层(4)位于所述N型氧化镓外延层(2)的部分表面上，且具有自所述N型氧化镓外延层(2)的露出表面至两侧厚度逐渐增加的第一级斜面；
所述介质层(5)位于所述P型材料层(4)的部分表面上，且具有自所述P型材料层(4)的露出表面至两侧厚度逐渐增加的第二级斜面；
所述第二金属层(6)的底部位于所述N型氧化镓外延层(2)的露出表面上，且两端向上延伸覆盖所述第一级斜面、所述P型材料层(4)的露出表面和所述第二级斜面的部分表面。
2.根据权利要求1所述的复合终端结构的氧化镓肖特基二极管，其特征在于，所述N型氧化镓衬底层(1)的有效掺杂载流子浓度为1018-1020cm-3，掺杂离子种类包括Si离子、Sn离子中的一种或多种。
3.根据权利要求1所述的复合终端结构的氧化镓肖特基二极管，其特征在于，所述N型氧化镓外延层(2)的有效掺杂载流子浓度为1015-1017cm-3，掺杂离子种类包括Si离子、Sn离子中的一种或多种。
4.根据权利要求1所述的复合终端结构的氧化镓肖特基二极管，其特征在于，所述P型材料层(4)的材料包括P型氧化镍、P型氧化亚铜、P型氧化亚锡中的一种或多种，厚度为20-200nm，有效掺杂载流子浓度为。
5.根据权利要求1所述的复合终端结构的氧化镓肖特基二极管，其特征在于，所述介质层(5)的材料包括氧化硅、氮化硅、氧化铝、氧化铪中的一种或多种，厚度为100-5000nm。
6.根据权利要求1所述的复合终端结构的氧化镓肖特基二极管，其特征在于，所述第一级斜面与所述N型氧化镓外延层(2)之间的角度为1°-30°；
所述第二级斜面与所述P型材料层(4)之间的角度为1°-30°。
7.根据权利要求1所述的复合终端结构的氧化镓肖特基二极管，其特征在于，所述第一金属层(3)的材料包括层叠的Ti和Au，Ti的厚度为20-80nm，Au的厚度为50-400nm；
所述第二金属层(6)的材料包括层叠的Ni和Au，Ni的厚度为40-80nm，Au的厚度为100-400nm。
8.一种复合终端结构的氧化镓肖特基二极管的制备方法，其特征在于，包括步骤：
在N型氧化镓衬底层(1)的上表面外延N型氧化镓外延层(2)；
在所述N型氧化镓衬底层(1)的背面制备第一金属层(3)；
在所述N型氧化镓外延层(2)的上表面制备P型材料，并采用角度可控光刻-刻蚀工艺刻蚀所述P型材料以露出阳极区域的N型氧化镓外延层(2)，同时使得P型材料具有自所述N型氧化镓外延层(2)的露出表面至两侧厚度逐渐增加的第一级斜面，形成P型材料层(4)；
在所述P型材料层(4)的上表面、所述第一级斜面和所述N型氧化镓外延层(2)的露出表面制备介质材料，并采用角度可控光刻-刻蚀工艺刻蚀所述介质材料以露出阳极区域的N型氧化镓外延层(2)和P型材料层(4)的部分表面，同时使得介质材料具有自所述P型材料层(4)的露出表面至两侧厚度逐渐增加的第二级斜面，形成介质层(5)；
在所述N型氧化镓外延层(2)的露出表面、所述第一级斜面、所述P型材料层(4)的露出表面和所述第二级斜面的部分表面制备第二金属层(6)。
9.根据权利要求8所述的复合终端结构的氧化镓肖特基二极管的制备方法，其特征在于，所述角度可控光刻-刻蚀工艺包括步骤：
在需要形成斜面的材料层表面匀胶、曝光、显影，形成具有光刻图形的光刻胶；
对所述具有光刻图形的光刻胶在预设温度下进行后烘，使得光刻胶回流形成具有预设角度的斜面；
利用具有斜面的光刻胶作掩膜对需要刻蚀的材料层进行刻蚀，形成材料层斜面。
10.根据权利要求9所述的复合终端结构的氧化镓肖特基二极管的制备方法，其特征在于，所述预设温度为100-180℃，相应的，所述预设角度为30°-1°。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN117059674A true CN117059674A (zh) | 2023-11-14 |
| CN117059674B CN117059674B (zh) | 2024-01-23 |
Family
ID=88663145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202311328044.2A Active CN117059674B (zh) | 2023-10-13 | 2023-10-13 | 一种复合终端结构的氧化镓肖特基二极管及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117059674B (zh) |
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2023
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| CN117059674B (zh) | 2024-01-23 |
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| PB01 | Publication | ||
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| GR01 | Patent grant |