CN116631945A - 一种通过多次成膜避免短接的阵列基板的制造方法 - Google Patents
一种通过多次成膜避免短接的阵列基板的制造方法 Download PDFInfo
- Publication number
- CN116631945A CN116631945A CN202310228567.3A CN202310228567A CN116631945A CN 116631945 A CN116631945 A CN 116631945A CN 202310228567 A CN202310228567 A CN 202310228567A CN 116631945 A CN116631945 A CN 116631945A
- Authority
- CN
- China
- Prior art keywords
- insulating layer
- layer
- forming
- siox
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 18
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 238000000034 method Methods 0.000 claims abstract description 39
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 30
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 30
- 230000008569 process Effects 0.000 claims abstract description 28
- 229910004205 SiNX Inorganic materials 0.000 claims abstract description 24
- 238000000059 patterning Methods 0.000 claims abstract description 20
- 239000003990 capacitor Substances 0.000 claims abstract description 14
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 14
- 238000001312 dry etching Methods 0.000 claims abstract description 10
- 239000011521 glass Substances 0.000 claims abstract description 6
- 238000000151 deposition Methods 0.000 claims abstract description 5
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims abstract description 5
- 238000005530 etching Methods 0.000 claims description 31
- 239000007788 liquid Substances 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 230000002159 abnormal effect Effects 0.000 abstract description 6
- 239000010410 layer Substances 0.000 description 102
- 239000007789 gas Substances 0.000 description 18
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 230000006872 improvement Effects 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 description 1
- 238000012938 design process Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910052755 nonmetal Inorganic materials 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
- 239000011701 zinc Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L2021/775—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate comprising a plurality of TFTs on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Thin Film Transistor (AREA)
- Liquid Crystal (AREA)
Abstract
一种通过多次成膜避免短接的阵列基板的制造方法，包括：在玻璃基板上形成TFT器件，所述TFT器件的绝缘层均采用的是SiOx，并在所述TFT器件上方形成相应的有机平坦层，所述有机平坦层上形成第一绝缘层；图案化出公共电极层；在所述公共电极层上采用PECVD方式沉积一层第二绝缘层作为像素电容，所述第二绝缘层分两次成膜，第一次成膜SiOx绝缘层，第二次成膜SiNx绝缘层，第二次干蚀刻第二绝缘层进行图案化，蚀刻掉未被SiNx保护的下方SiOx。本发明的绝缘层变更膜质搭配，并分两次曝光显影蚀刻，避开同一位置的光阻气泡，可有效避免此制程异常，提高产品良率。
Description
技术领域
本发明属于显示装置的制备技术领域，具体是指一种通过多次成膜避免短接的阵列基板的制造方法。
背景技术
IGZO是一种含有铟、镓和锌的非晶氧化物，载流子迁移率是非晶硅的20～30倍，可以大大提高TFT对像素电极的充放电速率，提高像素的响应速度，具备更快的面板刷新频率，可实现超高分辨率TFT-LCD。同时，现有的非晶硅生产线只需稍加改动即可兼容IGZO制程，因此在成本方面较低温多晶硅(LTPS)更有竞争力。
现有的array制造工艺是通过一层层金属膜层、无机绝缘膜层、半导体膜层及透明导电膜层堆叠而成，不同的膜层堆叠模式设计就会延伸出各种具有不同功能的array基板。现有的IGZOTFT制程的Array像素电容更多采用的是SiOx，主要因为SiOx搭配的IGZOTFT器件其电学特性更为稳定，同时阵列基板的栅极绝缘层、TFT器件钝化保护层均采用的是SiOx。但由于面板在设计过程中不同位置需要干蚀刻不同厚度的非金属绝缘层，存在深浅孔的问题，深孔与浅孔之间的厚度差有5000A左右，并且加上光阻气泡破洞的影响，SiOx的蚀刻速率慢，蚀刻时间久，容易出现过蚀刻现象，最终造成上下电极短接。而传统a-Si的像素电容多采用的是SiNx，其SiNx的蚀刻速率会较SiOx更快，并且蚀刻气体不同，可一定程度上减少短接的现象，但电性稳定性不佳，不能完全克服改善。
目前已应用于TFT基板的Array制造工艺主要集中在8Mask的非TIC的外挂设计、9MaskTop-comTIC设计以及10Mask的Mid-comTIC设计。不同的膜层在堆叠过程中，会根据各自的功能应用，图案化出相应的设计图案，金属膜层会图案化出各自的走线，无机膜层会图案化出应有的过孔。而在实际的生产过程中，有图案设计的膜层每个都要经历曝光、显影、蚀刻及剥膜几道制程工艺，每道工艺都有相应的制程要求，无论哪一道制程出现异常，都会给后续的制程及膜层带来制程风险。
无机绝缘层的作用一方面主要为隔绝上下两层金属，避免两金属短接，另一方面是为了充当两金属电极间的电容。现有的array工艺中，有应用到隔绝上下两层金属的无机绝缘层主要应用在TFT器件中，作为栅极绝缘层，介于metal1和metal2之间，其中metal1为栅极，metal2为源漏极。而应用到作为两金属电极间的电容，主要是作为像素电容，应用在两个透明导电电极层(ITO)之间。
如图1所示，在IGZOTFT的array制程过程中，有发现光阻破洞导致上下两层ITO短接，最终造成TFT器件失效，讯号无法正常传递，画面显示异常。
发明内容
本发明所要解决的技术问题在于提供一种通过多次成膜避免短接的阵列基板的制造方法。
本发明是这样实现的：
一种通过多次成膜避免短接的阵列基板的制造方法，包括如下步骤：
第一步：在玻璃基板上形成TFT器件，所述TFT器件的绝缘层均采用的是SiOx，并在所述TFT器件上方形成相应的有机平坦层，所述有机平坦层上形成第一绝缘层；
第二步：图案化出公共电极层；
第三步：在所述公共电极层上采用PECVD方式沉积一层第二绝缘层作为像素电容，所述第二绝缘层分两次成膜，第一次成膜SiOx绝缘层，其成膜气体为SiH4和N2O，厚度在总厚度的80-90％之间；第二次成膜SiNx绝缘层，其成膜气体为SiH4和NH3，厚度在总厚度的10-20％之间；
第四步：进行第一次曝光显影制程：曝光显影出像素电极层与源漏极的接触孔；
第五步：第一次干蚀刻：
采用CF4混O2的蚀刻气体对所述第二绝缘层进行图案化，蚀刻掉顶部的SiNx；
第六步：进行第二次曝光显影制程：曝光显影出像素电极层与源漏极的接触孔；
第七步：第二次干蚀刻：
采用SF6蚀刻气体对所述第二绝缘层进行图案化，蚀刻掉未被SiNx保护的下方SiOx；
第八步：进行剥膜制程，图案化蚀刻完后用剥膜液去掉上方光阻；
第九步：在所述第二绝缘层上方图案化出像素电极层。
进一步地，所述第三步中，所述第二绝缘层作为像素电容，分两次成膜，其中膜层总厚度2000A，第一次成膜SiOx绝缘层，厚度在1600～1800A；第二次成膜SiNx绝缘层，厚度在200～400A之间。
本发明的优点在于：绝缘层变更膜质搭配，由原本的单层SiOx膜质转变为SiOx+SiNx(薄薄垫层)膜质，并分两次曝光显影蚀刻，避开同一位置的光阻气泡。因H离子的存在会影响到IGZO特性，故由气体NH3形成的SiNx膜质并不适用于TFT器件中的栅极绝缘层。而此发明适用于当无机绝缘层作为像素电容时，即介于两层透明ITO之间的电容，可有效避免上下层ITO短接，基于现有光罩/制程情况下，分次曝光蚀刻，可有效避免此制程异常，提高产品良率。
附图说明
下面参照附图结合实施例对本发明作进一步的描述。
图1是现有技术制程中的干蚀刻后绝缘层出现破膜示意图。
图2是本发明的方法的第一步示意图。
图3是本发明的方法的第二步示意图。
图4是本发明的方法的第三步示意图。
图5是本发明的方法的第四步示意图。
图6是本发明的方法的第五步示意图。
图7是本发明的方法的第六步示意图。
图8是本发明的方法的第七步示意图。
图9是本发明的方法的第八步示意图。
图10是本发明的方法的第九步示意图。
附图标记：
1-TFT器件(包含玻璃基板)，2-有机平坦层，3-第一绝缘层，4-公共电极层，5-第二绝缘层SiOx膜层，6-第二绝缘层SiNx膜层，7-第一次光阻，8-第二次光阻，9-像素电极层，A-上下电极短接位置，B-光阻破洞位置。
具体实施方式
如图2至图10所示，一种通过多次成膜避免短接的阵列基板的制造方法，包括如下步骤：
第一步：在玻璃基板上形成原有设计的TFT器件1，由于H离子的存在会影响到IGZO的特性，故TFT器件1的绝缘层均采用的是SiOx，并在TFT器件1上方形成相应的有机平坦层2，所述有机平坦层2上形成第一绝缘层3；
第二步：图案化出公共电极层4（透明电极ITO层）；
第三步：在公共电极层4上采用PECVD方式沉积一层第二绝缘层作为像素电容，分两次成膜，以膜层总厚度2000为例，第一次成膜第二绝缘层SiOx，其成膜气体主要为SiH4+N2O，厚度在1600~1800A左右；第二次成膜绝缘层SiNx，其成膜气体主要为SiH4+NH3，厚度在200~400A之间；
第四步：进行第一次曝光显影制程：曝光显影出像素电极层与源漏极的接触孔；
第五步：第一次干蚀刻：
采用CF4混O2等蚀刻气体对所述第二绝缘层进行图案化，蚀刻掉顶部的SiNx，由于不同蚀刻气体对不同膜质的绝缘层蚀刻选择比不同，故在一定的蚀刻时间内，采用CF4的蚀刻气体未对第二绝缘层的下方SiOx有一定的蚀刻；
第六步：进行第二次曝光显影制程：曝光显影出像素电极层与源漏极的接触孔；
第七步：第二次干蚀刻：
采用SF6等蚀刻气体对所述第二绝缘层进行图案化，蚀刻掉未被SiNx保护的下方SiOx，由于有SiNx的保护，光阻破洞的位置SiOx膜层未出现破膜现象；
第八步：进行剥膜制程，图案化蚀刻完后用剥膜液去掉上方光阻；
第九步：在第二绝缘层上方图案化出像素电极层9（透明电极ITO）。
第一步：在玻璃基板上形成原有设计的TFT器件1，由于H离子的存在会影响到IGZO的特性，故TFT器件1的绝缘层均采用的是SiOx，并在TFT器件1上方形成相应的有机平坦层2，所述有机平坦层2上形成第一绝缘层3；
第二步：图案化出公共电极层4(透明电极ITO层)；
第三步：在公共电极层4上采用PECVD方式沉积一层第二绝缘层作为像素电容，分两次成膜，以膜层总厚度2000为例，第一次成膜第二绝缘层SiOx，其成膜气体主要为SiH4+N2O，厚度在1600～1800A左右；第二次成膜绝缘层SiNx，其成膜气体主要为SiH4+NH3，厚度在200～400A之间；
第四步：进行第一次曝光显影制程：曝光显影出像素电极层与源漏极的接触孔；
第五步：第一次干蚀刻：
采用CF4混O2等蚀刻气体对所述第二绝缘层进行图案化，蚀刻掉顶部的SiNx，由于不同蚀刻气体对不同膜质的绝缘层蚀刻选择比不同，故在一定的蚀刻时间内，采用CF4的蚀刻气体未对第二绝缘层的下方SiOx有一定的蚀刻；
第六步：进行第二次曝光显影制程：曝光显影出像素电极层与源漏极的接触孔；
第七步：第二次干蚀刻：
采用SF6等蚀刻气体对所述第二绝缘层进行图案化，蚀刻掉未被SiNx保护的下方SiOx，由于有SiNx的保护，光阻破洞的位置SiOx膜层未出现破膜现象；
第八步：进行剥膜制程，图案化蚀刻完后用剥膜液去掉上方光阻；
第九步：在第二绝缘层上方图案化出像素电极层9(透明电极ITO)。
本发明的第二绝缘层变更了膜质的搭配，由原本的单层SiOx膜质转变为SiOx+SiNx(薄薄垫层)膜质，并分两次曝光显影蚀刻，避开同一位置的光阻气泡。因H离子的存在会影响到IGZO特性，故由气体NH3形成的SiNx膜质并不适用于TFT器件中的栅极绝缘层。而此发明适用于当无机绝缘层作为像素电容时，即介于两层透明ITO之间的电容，可有效避免上下层ITO短接，基于现有光罩/制程情况下，分次曝光蚀刻，可有效避免此制程异常，提高产品良率。
以上所述仅为本发明的较佳实施用例而已，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内，所作的任何修改、等同替换以及改进等，均应包含在本发明的保护范围之内。
Claims (2)
1.一种通过多次成膜避免短接的阵列基板的制造方法，其特征在于：包括如下步骤：
第一步：在玻璃基板上形成TFT器件，所述TFT器件的绝缘层均采用的是SiOx，并在所述TFT器件上方形成相应的有机平坦层，所述有机平坦层上形成第一绝缘层；
第二步：图案化出公共电极层；
第三步：在所述公共电极层上采用PECVD方式沉积一层第二绝缘层作为像素电容，所述第二绝缘层分两次成膜，第一次成膜SiOx绝缘层，其成膜气体为SiH4和N2O，厚度在总厚度的80-90％之间；第二次成膜SiNx绝缘层，其成膜气体为SiH4和NH3，厚度在总厚度的10-20％之间；
第四步：进行第一次曝光显影制程：曝光显影出像素电极层与源漏极的接触孔；
第五步：第一次干蚀刻：
采用CF4混O2的蚀刻气体对所述第二绝缘层进行图案化，蚀刻掉顶部的SiNx；
第六步：进行第二次曝光显影制程：曝光显影出像素电极层与源漏极的接触孔；
第七步：第二次干蚀刻：
采用SF6蚀刻气体对所述第二绝缘层进行图案化，蚀刻掉未被SiNx保护的下方SiOx；
第八步：进行剥膜制程，图案化蚀刻完后用剥膜液去掉上方光阻；
第九步：在所述第二绝缘层上方图案化出像素电极层。
2.如权利要求1所述的一种通过多次成膜避免短接的阵列基板的制造方法，其特征在于：所述第三步中，所述第二绝缘层作为像素电容，分两次成膜，其中膜层总厚度2000A，第一次成膜SiOx绝缘层，厚度在1600～1800A；第二次成膜SiNx绝缘层，厚度在200～400A之间。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310228567.3A CN116631945A (zh) | 2023-03-10 | 2023-03-10 | 一种通过多次成膜避免短接的阵列基板的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310228567.3A CN116631945A (zh) | 2023-03-10 | 2023-03-10 | 一种通过多次成膜避免短接的阵列基板的制造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116631945A true CN116631945A (zh) | 2023-08-22 |
Family
ID=87620003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310228567.3A Pending CN116631945A (zh) | 2023-03-10 | 2023-03-10 | 一种通过多次成膜避免短接的阵列基板的制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116631945A (zh) |
-
2023
- 2023-03-10 CN CN202310228567.3A patent/CN116631945A/zh active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9577011B2 (en) | Complementary metal oxide semiconductor transistor and fabricating method thereof | |
| US10192908B2 (en) | TFT array manufacturing method of optimized 4M production process | |
| US10964790B1 (en) | TFT substrate and manufacturing method thereof | |
| KR101900170B1 (ko) | 어레이 기판의 제조 방법, 어레이 기판 및 디스플레이 디바이스 | |
| US10121802B2 (en) | Array substrate and method for manufacturing the same and display device | |
| TW201301521A (zh) | 用以邊緣電場切換模式液晶顯示器之陣列基板及其製造方法 | |
| US11018165B2 (en) | Manufacturing method of array substrate and array substrate | |
| US10121901B2 (en) | Pixel structure with isolator and method for fabricating the same | |
| KR102318054B1 (ko) | Tft 기판 및 이의 제조 방법 | |
| CN102496625A (zh) | 薄膜晶体管、画素结构及其制造方法 | |
| EP3185287B1 (en) | Array substrate and manufacturing method thereof, and display device | |
| US9972643B2 (en) | Array substrate and fabrication method thereof, and display device | |
| TWI383502B (zh) | 畫素結構及其製造方法 | |
| US11894386B2 (en) | Array substrate, manufacturing method thereof, and display panel | |
| CN102709329A (zh) | 薄膜晶体管及其制造方法 | |
| US10763283B2 (en) | Array substrate, manufacturing method thereof, display panel and manufacturing method thereof | |
| CN116631945A (zh) | 一种通过多次成膜避免短接的阵列基板的制造方法 | |
| CN116230632A (zh) | 一种避免上下两层电极短接的阵列基板的制造方法 | |
| US10749036B2 (en) | Oxide semiconductor thin film transistor having spaced channel and barrier strips and manufacturing method thereof | |
| CN116230633A (zh) | 一种通过多次光阻涂布避免短接的阵列基板的制造方法 | |
| CN111180396A (zh) | 一种氧化物半导体基板结构及制作方法 | |
| CN116469834A (zh) | 一种金属氧化物薄膜晶体管的阵列基板的制造方法 | |
| KR100466392B1 (ko) | 프린지 필드 스위칭 액정표시장치의 제조방법 | |
| CN110718467B (zh) | 一种tft阵列基板的制作方法 | |
| KR101232063B1 (ko) | 표시 기판의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |