CN116230632A - 一种避免上下两层电极短接的阵列基板的制造方法 - Google Patents

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Abstract

一种避免上下两层电极短接的阵列基板的制造方法，包括：在玻璃基板上形成TFT器件，TFT器件中的绝缘层均采用SiOx，并在TFT器件上方形成相应的有机平坦层，有机平坦层上形成第一绝缘层；在第一绝缘层上图案化出公共电极层；在所述公共电极层上采用PECVD方式沉积一层第二绝缘层SiOx作为像素电容膜层；在所述第二绝缘块通上采用PVD方式沉积一层透明电极ITO层，其厚度在100～200A之间。本发明在第二绝缘层即像素电容膜层成膜后沉积一层薄薄的透明ITO，用于阻挡因光阻气泡破洞渗入的干蚀刻气体，就可避免因光阻气泡而造成的制程不良，从而提高产品良率，增加产品效益。

Description

一种避免上下两层电极短接的阵列基板的制造方法
技术领域
本发明属于显示装置的制备技术领域，具体是指一种避免上下两层电极短接的阵列基板的制造方法。
背景技术
IGZO是一种含有铟、镓和锌的非晶氧化物，载流子迁移率是非晶硅的20～30倍，可以大大提高TFT对像素电极的充放电速率，提高像素的响应速度，具备更快的面板刷新频率，可实现超高分辨率TFT-LCD。同时，现有的非晶硅生产线只需稍加改动即可兼容IGZO制程，因此在成本方面较低温多晶硅(LTPS)更有竞争力。
现有的array制造工艺是通过一层层金属膜层、无机绝缘膜层、半导体膜层及透明导电膜层堆叠而成，不同的膜层堆叠模式设计就会延伸出各种具有不同功能的array基板。现有的IGZOTFT制程的Array像素电容更多采用的是SiOx，主要因为SiOx搭配的IGZOTFT器件其电学特性更为稳定，同时阵列基板的栅极绝缘层、TFT器件钝化保护层均采用的是SiOx。但由于面板在设计过程中不同位置需要干蚀刻不同厚度的非金属绝缘层，存在深浅孔的问题，深孔与浅孔之间的厚度差有5000A左右，并且加上光阻气泡破洞的影响，SiOx的蚀刻速率慢，蚀刻时间久，容易出现过蚀刻现象，最终造成上下电极短接。而传统a-Si的像素电容多采用的是SiNx，其SiNx的蚀刻速率会较SiOx更快，并且蚀刻气体不同，可一定程度上减少短接的现象，但电性稳定性不佳，不能完全克服改善。
目前已应用于TFT基板的Array制造工艺主要集中在8Mask的非TIC的外挂设计、9MaskTop-comTIC设计以及10Mask的Mid-comTIC设计。不同的膜层在堆叠过程中，会根据各自的功能应用，图案化出相应的设计图案，金属膜层会图案化出各自的走线，无机膜层会图案化出应有的过孔。而在实际的生产过程中，有图案设计的膜层每个都要经历曝光、显影、蚀刻及剥膜几道制程工艺，每道工艺都有相应的制程要求，无论哪一道制程出现异常，都会给后续的制程及膜层带来制程风险。
无机绝缘层的作用一方面主要为隔绝上下两层金属，避免两金属短接，另一方面是为了充当两金属电极间的电容。现有的array工艺中，有应用到隔绝上下两层金属的无机绝缘层主要应用在TFT器件中，作为栅极绝缘层，介于metal1和metal2之间，其中metal1为栅极，metal2为源漏极。而应用到作为两金属电极间的电容，主要是作为像素电容，应用在两个透明导电电极层(ITO)之间。
如图1所示，在IGZOTFT的array制程过程中，有发现光阻破洞导致上下两层ITO短接，最终造成TFT器件失效，讯号无法正常传递，画面显示异常。
发明内容
本发明所要解决的技术问题在于提供一种避免上下两层电极短接的阵列基板的制造方法。
本发明是这样实现的：
一种避免上下两层电极短接的阵列基板的制造方法，包括如下步骤：
第一步：在玻璃基板上形成TFT器件，所述TFT器件中的绝缘层均采用SiOx，并在所述TFT器件上方形成相应的有机平坦层，所述有机平坦层上形成第一绝缘层；
第二步：在所述第一绝缘层上图案化出公共电极层；
第三步：在所述公共电极层上采用PECVD方式沉积一层第二绝缘层SiOx作为像素电容膜层；
第四步：在所述第二绝缘块通上采用PVD方式沉积一层透明电极ITO层，其厚度在100～200A之间；
第五步：进行第一次曝光显影制程，曝光显影出像素电极层与源漏极的接触孔；
第六步：进行湿蚀刻制程，采用草酸蚀刻掉未被光阻覆盖到的透明电极ITO；
第七步：进行第二次曝光显影制程，曝光显影出像素电极层与源漏极的接触孔；
第八步：进行干蚀刻制程，采用SF6蚀刻气体对所述像素电容膜层进行图案化，蚀刻掉未被光阻保护的下方SiOx；
第九步：进行剥膜制程，图案化蚀刻完后用剥膜液去掉上方光阻；
第十步：在所述透明电极ITO层上方沉积像素电极层；
第十一步：采用曝光、显影、湿蚀刻制程，图案化出像素电极。
进一步地，所述第三步中，在所述公共电极层上采用PECVD方式沉积一层第二绝缘层SiOx作为像素电容膜层，其成膜气体为SiH4+N2O，厚度在2000A。
进一步地，所述第四步中，在所述第二绝缘块通上采用PVD方式沉积一层透明电极ITO层，其厚度在100～200A之间。
进一步地，第十步中，在所述透明电极ITO层上方沉积像素电极层，其厚度在600-700A之间。
本发明的优点在于：在第二绝缘层(像素电容膜层)成膜后沉积一层薄薄的透明ITO，用于阻挡因光阻气泡破洞渗入的干蚀刻气体，此部分ITO膜层和像素电极层ITO膜质相同，不影响电极导电；仅通过增加一次曝光/显影/湿蚀刻，就可避免因光阻气泡而造成的制程不良，从而提高产品良率，增加产品效益。
附图说明
下面参照附图结合实施例对本发明作进一步的描述。
图1是现有技术制程中的干蚀刻后绝缘层出现破膜示意图。
图2是本发明的方法的第一步示意图。
图3是本发明的方法的第二步示意图。
图4是本发明的方法的第三步示意图。
图5是本发明的方法的第四步示意图。
图6是本发明的方法的第五步示意图。
图7是本发明的方法的第六步示意图。
图8是本发明的方法的第七步示意图。
图9是本发明的方法的第八步示意图。
图10是本发明的方法的第九步示意图。
图11是本发明的方法的第十步示意图。
图12是本发明的方法的第十一步示意图。
附图标记：
1-TFT器件(包括玻璃基板)，2-有机平坦层，3-第一绝缘层，4-公共电极层，5-第二绝缘层SiOx膜层，6-第二绝缘层SiNx膜层，7-第一次光阻，8-第二次光阻，9-像素电极层，A-上下电极短接位置，B-光阻破洞位置。
具体实施方式
如图2至图11所示，一种避免上下两层电极短接的阵列基板的制造方法，包括如下步骤：
第一步：在玻璃基板上形成原有设计的TFT器件1，由于H离子的存在会影响到IGZO的特性，故TFT器件1中的绝缘层均采用SiOx，并在TFT器件上方形成相应的有机平坦层2，所述有机平坦层2上形成第一绝缘层3；
第二步：在所述第一绝缘层3上图案化出公共电极层4(透明电极ITO层)；
第三步：在所述公共电极层4上采用PECVD方式沉积一层第二绝缘层5(SiOx)作为像素电容膜层，其成膜气体主要为SiH4+N2O，厚度在2000A左右；
第四步：在所述第二绝缘层5上采用PVD方式沉积一层透明电极ITO层6，其厚度在100～200A之间；
第五步：进行第一次曝光显影制程，曝光显影出像素电极层与源漏极的接触孔；
第六步：进行湿蚀刻制程，采用草酸蚀刻掉未被光阻覆盖到的透明电极ITO6；
第六步：进行第二次曝光显影制程，曝光显影出像素电极层与源漏极的接触孔；
第七步：进行干蚀刻制程，采用SF6等蚀刻气体对所述第二绝缘层5进行图案化，蚀刻掉未被光阻保护的下方SiOx，由于有ITO的保护，光阻破洞的位置SiOx膜层未出现破膜现象；
第八步：进行剥膜制程，图案化蚀刻完后用剥膜液去掉上方光阻；
第九步：在透明电极ITO6上方沉积像素电极层9，其厚度在600～700A之间；
第十步：采用曝光、显影、湿蚀刻制程，图案化出像素电极。
本发明在第二绝缘层(像素电容膜层)成膜后沉积一层薄薄的透明ITO，用于阻挡因光阻气泡破洞渗入的干蚀刻气体，此部分ITO膜层和像素电极层ITO膜质相同，不影响电极导电；仅通过增加一次曝光/显影/湿蚀刻，就可避免因光阻气泡而造成的制程不良，从而提高产品良率，增加产品效益。
以上所述仅为本发明的较佳实施用例而已，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内，所作的任何修改、等同替换以及改进等，均应包含在本发明的保护范围之内。

Claims (4)

1.一种避免上下两层电极短接的阵列基板的制造方法，其特征在于：包括如下步骤：
第一步：在玻璃基板上形成TFT器件，所述TFT器件中的绝缘层均采用SiOx，并在所述TFT器件上方形成相应的有机平坦层，所述有机平坦层上形成第一绝缘层；
第二步：在所述第一绝缘层上图案化出公共电极层；
第三步：在所述公共电极层上采用PECVD方式沉积一层第二绝缘层SiOx作为像素电容膜层；
第四步：在所述第二绝缘块通上采用PVD方式沉积一层透明电极ITO层，其厚度在100～200A之间；
第五步：进行第一次曝光显影制程，曝光显影出像素电极层与源漏极的接触孔；
第六步：进行湿蚀刻制程，采用草酸蚀刻掉未被光阻覆盖到的透明电极ITO；
第七步：进行第二次曝光显影制程，曝光显影出像素电极层与源漏极的接触孔；
第八步：进行干蚀刻制程，采用SF6蚀刻气体对所述像素电容膜层进行图案化，蚀刻掉未被光阻保护的下方SiOx；
第九步：进行剥膜制程，图案化蚀刻完后用剥膜液去掉上方光阻；
第十步：在所述透明电极ITO层上方沉积像素电极层；
第十一步：采用曝光、显影、湿蚀刻制程，图案化出像素电极。
2.如权利要求1所述的一种避免上下两层电极短接的阵列基板的制造方法，其特征在于：所述第三步中，在所述公共电极层上采用PECVD方式沉积一层第二绝缘层SiOx作为像素电容膜层，其成膜气体为SiH4+N2O，厚度在2000A。
3.如权利要求1所述的一种避免上下两层电极短接的阵列基板的制造方法，其特征在于：所述第四步中，在所述第二绝缘块通上采用PVD方式沉积一层透明电极ITO层，其厚度在100～200A之间。
4.如权利要求1所述的一种避免上下两层电极短接的阵列基板的制造方法，其特征在于：第十步中，在所述透明电极ITO层上方沉积像素电极层，其厚度在600-700A之间。
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