CN1162865C - 具有再生逻辑电路的存储装置及再生该装置存储内容的方法 - Google Patents

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Abstract

在半导体存储装置中，每当比较电路(9)在至少一个参考存储单元(10)的特征量与参考值(VREF)进行比较时，比较电路(9)确定某个一定的最小偏差时，则通过再生电路(8)启动再生过程。

Description

具有再生逻辑电路的存储装置及再生该装置存储内容的方法
技术领域
本发明涉及具有由多个经字线和位线可控的存储单元构成的存储单元阵列，并具有用于再生存储单元阵列的存储单元的存储内容的再生逻辑电路的半导体存储装置，其中存储单元包含一只电容器和一只晶体管，它们串联在一个电位接头和一个节点之间。
背景技术
这种存储装置例如以铁电存储装置形式从Hiroki Koike等：A 60ns 1Mb Nonvolatile Ferroelectric Memory with Non-Driven Cell Plate LineWrite/Read Scheme，1996，IEEE International Solid State CircuitsConference，第368和369页，1996获悉。为了能够制备具有高密度的铁电存储装置，对存储电容器提供一公共电极，并且把它维持在恒定电位是必要的。这时该恒定电位尤其通过由两电压的算术平均值形成，这两电压在位线上用于把信息写入存储单元。这个方案作为“VDD/2方案”一般是众知的。在由一只晶体管和一只铁电电容器(1T1C-单元)构成的存储单元，和在由两只晶体管和两只铁电电容器(2T2C单元)构成的存储单元，难以解决的是在应用VDD/2方案时，在衬底内的漏电流，所谓阈下电流，和通过反向pn结的漏电流是不可避免的。此外出现通过电容器介质的漏电流，其绝对值通常是很小可忽略，并且以在存储电容器上已经有显著的电压降为前提。由于制造公差和漏电流与温度的密切关系，各种漏电流大小受到强烈波动的作用。
图1示出具有一条位线BL，一条字线WL，一只选择晶体管1，一只存储电容器2，和一个存储器节点SN的一个存储单元，该电容器的一电极与其它存储单元的存储电容器其它相应电极(未示出)保持在恒定的电位VPL上。在选择晶体管1的源极和漏极之间的阈下电流IsubTh，反向pn结的漏电流IJL经相应的二级管到衬底和通过电容器介质的漏电流IF分别通过相应箭头表示。阈下电流IsubTh，通过备用模式内的位线BL保持与公共电极相同的电位，即电位VPL，可以得到补偿。
与阈下电流相比，经反向pn结的漏电流IJL是难以解决的。为了消除与该漏电流IJL相关联的问题，迄今为至有两种解决方案。两者根据如下方式，即通过反向pn结流出的电荷，或者持续地或者周期地通过存储单元的选择晶体管1补送(为此也可以对照以上给出的Hirok Koike的文献)。然而周期地接通选择晶体管1具有缺点；即通过在再生周期间的漏电流在存储电容器2上出现干扰脉冲，这种干扰脉冲或许可以限制其振幅。然而这样采取的措施是困难的，因为反向pn结的漏电流IJL不仅经受强烈波动，而且也随温度显著上升。对干扰脉冲及其在存储电容器2上的作用可参阅图2，图中绘出了铁电存储电容器的磁滞曲线。该磁滞曲线指出，例如在施加于电容器上的电压V＝0时有表示储存信息的两种极化状态P。如果例如由于通过漏电流IJL引起的干扰脉冲3极化强度P从点4移动到点5，并且在干扰脉冲3衰减之后，存储电容器2又处于电压V＝0，但极化强度不返回点4，而确切地说移动到处于点4之下的点6，若干干扰脉冲可按这种方式最终引起在电容器2内储存的信息及极化丢失。
另一方面，只要不对存储装置存取，与周期性接通对比，为了保护存储器内容持久地接通选择晶体管才是可能的。如果进行一次存取，则只允许存储单元阵列相关的字线是工作的，而所有其它的字线必须关断。这些关断本身并非是难以解决的。但是在存储器存取之后，为了补偿漏电流或再生存储器内容必须重新接通所有字线，这通过所有字线的高电容性负载的总和引起存储装置的功率需求的大幅上升。
为了限制这种功率需求，在铁电存储装置中，根据文件DE198 30 568A1规定，将位线分为形成局部位线的K个段，该局部位线经K个开关与总位线连接。
此外，例如同样也阻止储存的信息丢失的DRAM或EPROM，如通常知道那样的其它半导体存储装置，有相应的再生逻辑电路。在DRAM，曲于出现的漏电流在有规律的时间间隔内读出并重写所有存储单元的内容。在EPROM，由干存储器晶体管阈电压的不允许的位移，信息丢失使得存储内容的持续再生成为必要。
在US5 278 796中叙述了用于DRAM的再生控制电路，该电路提供与温度有关的重新再生周期。一种温度传感器产生与温度有关的信号，该信号在比较器内与预先给定的参考电压进行比较。因此与温度有关地控制直到下一次接通重新再生周期为止的持续时间。
在US 5 539 703内给出具有再生控制电路的DRAM。为了使重新再生周期与制造工艺的起伏适应，在控制重新再生的振荡器内设置一个电容器可相当于存储单元的一个或多个电容器。
发明内容
本发明的任务是，在半导体存储装置中，设计尽可能有利地执行关系到必要的能量需求的再生周期。
本任务按照以下技术方案解决。
一种半导体存储装置，它具有：
-经字线和位线可控制的多个存储单元构成的存储单元阵列，并且有用于再生存储单元阵列的存储单元的存储内容的再生逻辑电路，
-其中存储单元各自包含一只铁电电容器和一只晶体管，它们串联在电位接头和节点之间，
-其中控制电路配备一比较电路，至少一存储单元和再生逻辑电路，
-其中控制电路的存储单元包含一只铁电电容器和一只晶体管，它们串联在电位的接头和另一节点之间，并且其中铁电电容器与电位的接头直接相连，
-其中比较电路在输出端控制再生逻辑电路，用于促使存储单元阵列的存储单元的重新再生，
-其中控制电路的另外的节点与比较电路连接，并且另外的节点经由一个另外的晶体管与电位的接头相连，用于泄露电流补偿，
-其中首先另外的晶体管及控制电路的存储单元的晶体管共同导电地接通，并且接着另外的晶体管被切断，并且控制电路的存储单元的晶体管导电地接通。
一种使上述半导体存储装置的存储单元阵列的铁电存储单元的存储内容再生的方法，包含下列步骤：
-至少另一铁电存储单元的输出信号与参考值进行比较，并且
在输出信号和参考值之间每次出现不允许的大偏差时开始再生周期；
-另外的存储单元的电容器的一个电极与一个固定的电位的直接的和持续的连接；
-其中首先另外的晶体管及控制电路的存储单元的晶体管共同导电地接通，并且接着另外的晶体管被切断，并且控制电路的存储单元的晶体管导电地接通。
本发明还包括基于上述技术方案的优选的实施结构。
根据本发明，在半导体存储装置和半导体存储装置的存储内容再生的方法，借助一个比较电路，至少一个参考存储单元的特征量与参考值进行比较，并在需要时，启动再生逻辑电路。在存储装置的存储单元阵列的再生过程中并非总是由内部的计时电路预定的固定的时间间隔内启动，而只是当它在实际上需要时才执行。这时依据存储单元的电状态有关触发再生周期。特别是无须把能量消耗在不必要的再生周期上，这对移动应用所要求的，特别低的能耗是极为重要的。
存储装置以有利方式具有专用的参考存储单元，其特征量被比较电路充分利用，以便根据合理需要可以控制再生过程。该独立的参考存储单元以简单方式与比较电路连接。另外例如把在存储器功能测试时证明为特别差的，或通过漏电流特别有关的存储单元阵列的存储单元确定为参考测量单元，并且在半导体存储器运行时被使用也是可能的。在制造和选择参考存储单元时应当考虑：这些工艺技术上的、以及对其影响的环境条件，尤其是运行温度应当尽可能适应要再生的存储单元。
附图说明
下面，依靠附图，以铁电存储装置为例，说明本发明半导体存储装置的实施例。其中
图1示出具有出现漏电的现有铁电存储单元的电路图，
图2示出铁电存储电容器的磁滞曲线，以及
图3示出铁电存储装置的简化电路图。
具体实施方式
铁电存储装置具有一个存储单元阵列7，再生逻辑电路8，比较电路9以及参考存储单元阵列10(图3)。在未详细示出，一般众知的存储单元阵列7内，存储单元的铁电存储电容器的公共电极根据图1处于电位VPL，在典型状态其值为1.25V，其中VPL＝VDD/2。经位线BL通过把低于或高于VPL的电压加到存储电容器2的另一电极，并经字线WL接通选择晶体管1在存储电容器2的介质内产生所希望的极化状态，并因此在铁电存储单元里储存信息(图1)。例如可以从DRAM技术获悉的电路或在上述给出的Hiroki Koike文献中说明的装置用作再生逻辑电路8。参考存储单元阵列10包含例如三只并联的铁电存储单元，它们分别具有一只参考选择晶体管11和一只铁电参考存储电容器12。这三只存储单元由再生逻辑电路8的控制字线SWL控制。另可选择地也有可能性使用多个例如三个控制字线SWL来控制三个存储单元。
参考存储电容器12的一个电极接到恒定电位VPL，它等于存储单元阵列7的存储电容器2的公共电位(图1)。参考存储电容器12的另一电极分别表示参考存储单元的存储器节点SN，并且例如与有关参考选择晶体管11的漏极连接。参考选择晶体管11的源极共同处于比较存储器节点VN上，该节点与用作比较电路9的原已公知的差分放大器的输入晶体管13的栅极连接。这时，为了避免量测误差应考虑选择差分放大器9的输入电容比参考测量单元10的电容小。差分放大器9分别把存储器节点SN之一或比较存储器节点VN的电位与处于差分放大器9的第二输入晶体管14的栅电极上的参考电压VREF进行比较。对此，例如有VREF＝VPL-0.1V。这时该电压值一方面与存储单元阵列7的存储内容所希望数据的安全性有关地，和另一方面与由于再生过程所希望低的能量消耗有关地进行选择。另可选择地也可以规定：使VREF＝VPL，以及差分放大器9的输入晶体管13、14选择参数上非对称。按照这种方式，在差分放大器9内产生补偿电压，它完成与如上给出的差分电压100mV相同的功能。这时可以如此形成比较电路9，使得只利用未超过或超过的合适参考值，或者记录两偏差和启动再生过程。
差分放大器9的输出端与再生逻辑电路8连接，在需要时再生逻辑电路引入对铁电半导体存储器存储单元阵列7的再生过程。再生逻辑电路8额外控制具有漏电补偿晶体管15的漏电流补偿电路。电路8短时接通晶体管15，或因此激活用于参考存储单元10的写入电路，使得与存储单元阵列7的内容再生的同时，在参考存储电容器12的三个存储节点SN上重新产生所希望的电压VPL。为此漏电流补偿晶体管15的栅极以及参考存储单元10的控制字线SWL与再生逻辑电路8相应的输出端连接。
根据图3的铁电存储装置的功能如下。在开始时经控制字线SWL，接通三只参考选择晶体管11和漏电流补偿晶体管15。由此三只参考存储电容器12的三个存储器节点SN内的电位被调为值VPL，因此在铁电电容器上形成的电压减小到0V。接着漏电流补偿晶体管15重新关断。在铁电存储装置运行期间，上述漏电流或许引起在参考存储单元10内三存储器节点SN的电位彼此偏离的变化，和在存储单元阵列7的存储单元内相应的、不希望的电位改变。参考存储单元10的三个存储器节点SN的电位相继通过各自的参考选择晶体管11和差分放大器9与参考值VREF进行比较。这时参考选择晶体管11可能持久地接入或也可以周期性地用于比较量测由差分放大器9接入。
一旦在这三个存储器节点之一的偏离大于允许值，则再生逻辑电路8开始再生过程。这时以本身众知的方式再生存储单元阵列7的存储单元的内容。此外，通过漏电流在参考存储单元10内引起的电荷损失又重新被补偿，并且三参考存储器节点SN的电位又处于输出值VPL。差分放大器9又继续上述的电压比较。
本发明可在必须再生存储器内容的所有半导体存储器尤其在DRAM，EPROM和快擦写储存器内应用。在本说明，附图和权利要求中公开的本发明的特征，为了实现本发明可以其不同方式，既可以单独，也可以组合地进行都是重要的。

Claims (7)

1.一种半导体存储装置，它具有：
经字线和位线可控制的多个存储单元构成的存储单元阵列，并且有用于再生存储单元阵列(7)的存储单元的存储内容的再生逻辑电路(8)，
其中存储单元各自包含一只铁电电容器(2)和一只晶体管(1)，它们串联在电位(VPL)接头和节点之间，
其中，控制电路配备一比较电路(9)，至少一存储单元(10)和再生逻辑电路(8)，
其中控制电路的存储单元(10)包含一只铁电电容器(12)和一只晶体管(11)，它们串联在电位(VPL)的接头和另一节点(VN)之间，并且其中铁电电容器(12)与电位(VPL)的接头直接相连，
其中，比较电路(9)在输出端控制再生逻辑电路(8)，用于促使存储单元阵列(7)的存储单元的重新再生，
其中，控制电路的另外的节点(VN)与比较电路(9)连接，并且另外的节点(VN)经由一个另外的晶体管(15)与电位(VPL)的接头相连，用于泄露电流补偿，
其中，首先另外的晶体管(15)及控制电路的存储单元(10)的晶体管(11)共同导电地接通，并且接着另外的晶体管(15)被切断，并且控制电路的存储单元(10)的晶体管(11)导电地接通。
2.根据权利要求1所述的半导体存储装置，其特征在于：
差分放大器(9)用作比较电路，该差分放大器使控制电路的存储单元(10)的存储器节点(SN)的电位与参考电压(VREF)进行比较。
3.根据上述权利要求之一的半导体存储装置，其特征在于：
存储装置具有参考存储单元(10)，比较电路(9)对其特征量进行估值；再生逻辑电路(8)既再生存储单元阵列(7)的存储单元的存储内容，也再生参考存储单元(10)。
4.根据上述权利要求之一的半导体存储装置，其特征在于：
存储装置包含铁电存储单元。
5.根据上述权利要求之一的半导体存储装置，其特征在于：
比较电路(9)的输入电容与参考存储单元(10)的电容相比是小的可忽略。
6.一种使根据上述权利要求1至5之一的半导体存储装置的存储单元阵列(7)的铁电存储单元(2，1)的存储内容再生的方法，包含下列步骤：
至少另一铁电存储单元(10)的输出信号与参考值(VREF)进行比较，并且
在输出信号和参考值(VREF)之间每次出现不允许的大偏差时开始再生周期；
另外的存储单元(10)的电容器的一个电极与一个固定的电位(VPL)直接的和持续的连接；
其中，首先另外的晶体管(15)及控制电路的存储单元(10)的晶体管(11)共同导电地接通，并且接着另外的晶体管(15)被切断，并且控制电路的存储单元(10)的晶体管(11)导电地接通。
7.根据权利要求6所述的方法，其特征为：
在输出信号和参考值(VREF)之间出现不允许的大偏差时，再生其它存储单元(10)的内容。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6504780B2 (en) 1998-10-01 2003-01-07 Monolithic System Technology, Inc. Method and apparatus for completely hiding refresh operations in a dram device using clock division
US6898140B2 (en) * 1998-10-01 2005-05-24 Monolithic System Technology, Inc. Method and apparatus for temperature adaptive refresh in 1T-SRAM compatible memory using the subthreshold characteristics of MOSFET transistors
FR2820539B1 (fr) * 2001-02-02 2003-05-30 St Microelectronics Sa Procede et dispositif de rafraichissement de cellules de reference
CA2342508A1 (en) * 2001-03-30 2002-09-30 Atmos Corporation Reference cells with integration capacitor
US6438057B1 (en) * 2001-07-06 2002-08-20 Infineon Technologies Ag DRAM refresh timing adjustment device, system and method
JP3749851B2 (ja) * 2001-10-25 2006-03-01 株式会社東芝 強誘電体半導体メモリ
US6867997B2 (en) * 2002-03-27 2005-03-15 Texas Instruments Incorporated Series feram cell array
US6707699B1 (en) * 2002-09-24 2004-03-16 Infineon Technologies Aktiengesellschaft Historical information storage for integrated circuits
US7027343B2 (en) * 2003-09-22 2006-04-11 Micron Technology Method and apparatus for controlling refresh operations in a dynamic memory device
US7274618B2 (en) * 2005-06-24 2007-09-25 Monolithic System Technology, Inc. Word line driver for DRAM embedded in a logic process
KR100791918B1 (ko) * 2006-05-08 2008-01-04 삼성전자주식회사 셀프 보정 기능을 가지는 온도 센서 회로 및 그 방법
JP2008071440A (ja) * 2006-09-14 2008-03-27 Matsushita Electric Ind Co Ltd 強誘電体メモリ装置及びその制御方法
JP4364260B2 (ja) * 2007-05-28 2009-11-11 株式会社東芝 半導体記憶装置
US8422294B2 (en) * 2010-10-08 2013-04-16 Infineon Technologies Ag Symmetric, differential nonvolatile memory cell
US10276228B1 (en) * 2017-12-22 2019-04-30 Nanya Technology Corporation DRAM and method of operating the same
DE102021003389A1 (de) 2021-07-01 2023-01-05 Bundesrepublik Deutschland, vertr. durch das Bundesministerium der Verteidigung, vertr. durch das Bundesamt für Ausrüstung, Informationstechnik und Nutzung der Bundeswehr Waffenschalldämpfer

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5278796A (en) * 1991-04-12 1994-01-11 Micron Technology, Inc. Temperature-dependent DRAM refresh circuit
US5392251A (en) * 1993-07-13 1995-02-21 Micron Semiconductor, Inc. Controlling dynamic memory refresh cycle time
US5488587A (en) * 1993-10-20 1996-01-30 Sharp Kabushiki Kaisha Non-volatile dynamic random access memory
TW301750B (zh) * 1995-02-08 1997-04-01 Matsushita Electric Ind Co Ltd
US6067244A (en) * 1997-10-14 2000-05-23 Yale University Ferroelectric dynamic random access memory
JPH11144473A (ja) * 1997-11-12 1999-05-28 Mitsubishi Electric Corp 半導体記憶装置
FR2775382B1 (fr) * 1998-02-25 2001-10-05 St Microelectronics Sa Procede de controle du rafraichissement d'un plan memoire d'un dispositif de memoire vive dynamique, et dispositif de memoire vive correspondant
DE19830568A1 (de) 1998-07-08 1999-10-14 Siemens Ag Ferroelektrische Speicheranordnung
KR100328556B1 (ko) * 1999-12-23 2002-03-15 박종섭 셀프 리프레쉬 제어장치

Also Published As

Publication number Publication date
TWI253080B (en) 2006-04-11
JP3795331B2 (ja) 2006-07-12
DE10002374A1 (de) 2001-08-02
US6452852B2 (en) 2002-09-17
KR20010100770A (ko) 2001-11-14
US20010026491A1 (en) 2001-10-04
CN1315731A (zh) 2001-10-03
JP2001229667A (ja) 2001-08-24
EP1119004B1 (de) 2008-10-15
KR100400527B1 (ko) 2003-10-08
EP1119004A1 (de) 2001-07-25
DE10002374C2 (de) 2002-10-17
DE50015406D1 (de) 2008-11-27

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