KR980006224A - 반도체 회로에 사용되는 트랜지스터의 임계치 보상 회로 및 임계치 보상 방법 - Google Patents

반도체 회로에 사용되는 트랜지스터의 임계치 보상 회로 및 임계치 보상 방법 Download PDF

Info

Publication number
KR980006224A
KR980006224A KR1019970013902A KR19970013902A KR980006224A KR 980006224 A KR980006224 A KR 980006224A KR 1019970013902 A KR1019970013902 A KR 1019970013902A KR 19970013902 A KR19970013902 A KR 19970013902A KR 980006224 A KR980006224 A KR 980006224A
Authority
KR
South Korea
Prior art keywords
transistor
compensation
transistors
threshold
cell array
Prior art date
Application number
KR1019970013902A
Other languages
English (en)
Other versions
KR100275345B1 (ko
Inventor
미요시 사이토
Original Assignee
세키자와 다다시
후지쓰 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세키자와 다다시, 후지쓰 가부시키가이샤 filed Critical 세키자와 다다시
Publication of KR980006224A publication Critical patent/KR980006224A/ko
Application granted granted Critical
Publication of KR100275345B1 publication Critical patent/KR100275345B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/14—Modifications for compensating variations of physical values, e.g. of temperature
    • H03K17/145—Modifications for compensating variations of physical values, e.g. of temperature in field-effect transistor switches

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Logic Circuits (AREA)
  • Electronic Switches (AREA)
  • Read Only Memory (AREA)

Abstract

캐패시터는 임계전압 보상 대상인 트랜지스터 Q와 입력 단자 IN 사이에 접속된다. 스위칭 소자 S1은 트랜지스터 Q의 일단에 접속된 전류원 CI와 트랜지스터 Q의 게이트 사이에 접속된다. 제 2 스위칭 소자 S2는 입력 단자와, 기준 전압 VREF가 인가되는 단자 B 사이에 접속된다. 스위칭 소자 S1은 온으로되고, 트랜지스터 Q는 다이오드 접속된다. 스위칭 소자 S2는 온으로되고, 기준 전압 VREF는 입력 단자 IN에 인가된다. 기준 전압 VGND는 트랜지스터 Q의 타단에 접속된 전류 유입 단자 A에 인가된다. 트랜지스터 Q의 임계전압 VGND에 의한 충전이 캐패시터 C에 축적된 후, 스위칭 소자 S1은 오프로 된다. 이러한 제어로 인해, 트랜지스터의 미세화에 따른 임계치의 편차를, 근접한 트랜지스터 사이에서 임계치가 서로 다른 경우도 포함시켜서 보상할 수 있다.

Description

반도체 회로에 사용되는 트랜지스터의 임계치 보상 회로 및 임계치 보상 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
도1은 본 발명에 따른 트랜지스터의 임계치 보상 회로의 기본 구성을 나타내는 도면.

Claims (12)

  1. 트랜지스터 (Q)의 임계치를 보상하는 회로에 있어서, 입력단자(IN)와; 상기 입력단자와 상기 트랜지스터의 게이트 사이에 접속되며, 상기 트랜지스터의 게이트 컨덕턴스에 비하여 큰 용량을 갖는 캐패시터(C)와; 상기 트랜지스터의 일단에 접속된 전류원(CI)과; 상기 전류원으로부터 공급된 전류를 상기 트랜지스터를 통해서 유입시키는 전류 유입 단자(A)와; 상기 트랜지스터의 임계전압 보상시에 제 1 기준 전압(VREF)이 인가되는 기준 단자(B)와; 상기 트랜지스터의 일단과 게이트의 사이에 접속된 제 1 스위칭 소자(S1)와; 상기 기준 단자와 상기 입력 단자의 사이에 접속된 제 2 스위칭 소자(S2)를 구비하는데, 상기 제 1 스위칭 소자를 온으로 하여 상기 트랜지스터를 다이오드 접속시키고, 상기 제 2 스위칭 소자를 온으로 하여 상기 제 1 기준 전압을 상기 입력 단자에 인가하며, 제 2 기준 전압(VGND)을 상기 전류 유입 단자에 인가하여 상기 트랜지스터의 임계치(VTH)에 의존한 전하를 상기 캐패시터에 축적한 후, 상기 제 1 스위칭 소자를 오프로 하는 것을 특징으로 하는 임계치 보상 회로.
  2. 제 1 항에 있어서, 상기 제 1 및 제 2 스위칭 소자는 트랜지스터(Q1,Q2)로 구성되고, 상기 전류원은 상기 임계저압 보상 대상인 트랜지스터와 반대인 도전형의 트랜지스터(Q3)로 구성되는 것을 특징으로 하는 임계치 보상 회로.
  3. 제 1 항에 있어서, 상기 제 1 및 제 2 스위칭 소자는 트랜지스터(Q1,Q2)로 구성되고, 상기 전류원은 상기 임계저압 보상 대상인 트랜지스터와 반대인 도전형의 직렬 접속된 2개의 트랜지스터(Q3,Q4)로 구성되며, 상기 제 1 스위칭 소자를 온으로 한 후 오프하기 전에, 상기 직렬 접속된 2개의 트랜지스터 중 상기 임계치 보상 대상의 트랜지스터에 가까운 측의 트랜지스터(Q3)를 먼 측의 트랜지스터(Q4) 보다도 빨리 오프로 하는 것을 특징으로 하는 임계치 보상 회로.
  4. 청구항 1에 기재된 임계치 보상 회로와; 1쌍의 상보적 비트라인 (BL,BLX)의 사이에 접속된 플립플롭형 센스 증폭기(SA)와; 상기 센스 증폭기의 플립플롭을 구성하며 임계전압 보상 대상인 1쌍의 트랜지스터(Q11,Q12)의 각 드레인에 전류를 공급하는 전류원(CCS)을 구비하는데, 상기 센스 증폭기는 상기 임계전압 보상 대상인 1쌍의 트랜지스터의 각 게이트에 대응하는 각 드레인의 사이에 접속되고, 임계전압 보상시에 온으로됨으로써, 대응하는 트랜지스터를 다이오드 접속시키는 1쌍의 트랜지스터(Q15,Q16)와; 상기 임계전압 보상 대상인 1쌍의 트랜지스터의 각 드레인과 상기 1쌍의 상보적 비트라인의 사이에 접속되며, 임계전압 보상시에 오프로 되는 1쌍의 트랜지스터(Q17,Q18)와; 상기 임계전압 보상 대상인 1쌍의 트랜지스터의 각 게이트에 각각의 일단이 접속되고, 각 트랜지스터의 타단은 각각 대응하는 임계전압 보상 대상인 트랜지스터의 드레인이 연결되는 비트라인과 반대측의 비트라인에 접속되어 있는 1쌍의 캐패시터(C1,C2)를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  5. 제 4 항에 있어서, 상기 전류원은 다른 센스 증폭기와 공유되며 트랜지스터 (Q23)로 구성되는 제 1 전류원과, 상기 제 1 전류원과 상기 임계전압 보상 대상인 1쌍의 트랜지스터의 각 드레인의 사이에 접속된 1쌍의 트랜지스터(Q21,Q22)로 구성되는 제 2 전류원을 구비하는 것을 특징으로 하는 반도체 기억 장치.
  6. 제 5 항에 있어서, 임계전압 보상은 소정의 크기를 갖는 셀어레이 또는 블록 단위로 실행되며, 셀테이타의 독출/기록 또는 재생시 실행되는 셀어레이와는 다른 셀어레이에서 실행되는 것을 특징으로 하는 반도체 기억 장치.
  7. 제 6 항에 있어서, 어드레스 신호(a)에 응답하여 각각 활성화되고, 이것에 의해 셀데이타의 독출/기록 또는 재생이 행해지는 셀어레이를 선택하는 제 1 셀어레이 선택 디코더(A,BX)와; 상기 어드레스 신호와 상보적인 어드레스 신호(ax)에 응답하여 각각 활성화되고, 이것에 의해 임계저압 보상이 실행되는 셀어레이를 선택하는 제 2 셀어레이 선택 디코더(AX,B)와; 대응하는 셀어레이에 대해 셀데이타의 독출/기록 또는 재생이 행해질 경우에 각각 활성화되는 제 1 센스 증폭기 드라이버(A1.B2)와; 대응하는 셀어레이에서 임계전압 보상이 실행될 경우에 각각 활성화되는 제 2 센스 증폭기 드라이버(B1,A2)를 구비하며, 상기 제 2 셀어레이 선택 디코더에 의해서 임계전압 보상이 실행되는 셀어레이가 선택되었을 때, 상기 셀어레이로 워드라인이 활성화되지 않도록 하여 상기 임계전압 보상을 실행하는 것을 특징으로 하는 반도체 기억 장치.
  8. 제7항에 있어서, 셀데이타의 재생이 실행될 때만 상기 재생이 실행되는 셀어레이와 다른 셀어레이에 대하여 임계전압 보상을 실행하고, 셀데이타의 독출/기록이 행해질 때에는 임계전압 보상을 실행하지 않는 것을 특징으로 하는 반도체 기억 장치.
  9. 제 7 항에 있어서, 셀데이타의 재생이 실행될 때에는 상기 재생이 행해지는 셀어레이와 다른 셀어레이에 대하여 임계전압 보상을 실행하고, 셀데이타의 독출/기록이 행해질 때에는 셀데이타의 독출/기록이 실행되는 셀어레이와 다른 셀어레이에 대하여 임계전압 보상을 실행할지 실행하지 않을지는 외부 명령에 의해 선택하는 것을 특징으로 하는 반도체 기억 장치.
  10. 청구항 5에 기재된 반도체 기억 장치에서적어도 하나의 트랜지스터의 임계치를 보상하는 방법에 있어서, 상기 센스 증폭기내의 각 노드를 제 1 전압과 동일하게 전치충전하는 단계와; 상기 임계전압 보상 대상인 1쌍의 트랜지스터의 각 게이트와 드레인의 사이를 연결하여 다이오드 접속시키는 단계와; 상기 1쌍의 캐패시터의 각각의 타단에 상기 제 1 전압이 인가되어 있는 상태로 하기 위해 상기 1쌍의 트랜스퍼 게이트용 트랜지스터를 오프로 하는 단계와; 상기 임계전압 보상 대상인 트랜지스터의 각 소오스에 제 2 전압을 인가하는 단계와; 상기 제 1 전류원을 구성하는 트랜지스터를 온으로 하며, 이어서 상기 제 2 전류원을 구성하는 트랜지스터를 온으로 하여 보상 동작을 개시하는 단계와; 어느정도 보상이 이루어진 시점에서 상기 제 2 전류원을 구성하는 트랜지스터를 오프로 하여, 그 오프 상태를 유지하여 보상 동작을 계속 실행하는 단계와; 보상이 충분히 이루어진 시점에서 상기 다이오드 접속된 트랜지스터를 오프로 하여, 보상된 정보를 상기 1쌍의 캐패시터의 각각의 일단에 저장한 상태로 유지하는 단계와; 상기 제 1 전류원을 구성하는 트랜지스터를 오프로 하고, 이어서 상기 1쌍의 트랜스퍼 게이트용 트랜지스터를 온으로하여 보상 동작을 종료하는 단계를 포함하는 것을 특징으로 하는 임계치 보상 방법.
  11. 제 10 항에 있어서, 상기 제 1 전압은 Vcc를 고전위의 전원 전압으로 하여, 그 전압을 Vcc/2로 설정하고, 상기 제 2 전압은 저전위의 저원전압과 Vcc/2의 중간 전압인 Vss로 설정하는 것을 특징으로 하는 임계치 보상 방법.
  12. 제 10항에 있어서, 상기 센스 증폭기가 재생 동작을 행할 경우에, 셀의 재생 동작과 동시에 상기 셀의 재생 동작을 행하고 있는 장소와 다른 장소에서 상기 센스 증폭기가 재생 동작을 행하는 것을 특징으로 하는 임계치 보상 방법.
KR1019970013902A 1996-06-14 1997-04-16 반도체 회로에 사용되는 트랜지스터의 임계전압 보상 회로 및 임계전압 보상 방법 KR100275345B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP15451296A JP4043060B2 (ja) 1996-06-14 1996-06-14 トランジスタのしきい値補正回路及び半導体記憶装置並びにしきい値補正方法
JP96-154512 1996-06-14

Publications (2)

Publication Number Publication Date
KR980006224A true KR980006224A (ko) 1998-03-30
KR100275345B1 KR100275345B1 (ko) 2000-12-15

Family

ID=15585881

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970013902A KR100275345B1 (ko) 1996-06-14 1997-04-16 반도체 회로에 사용되는 트랜지스터의 임계전압 보상 회로 및 임계전압 보상 방법

Country Status (4)

Country Link
US (1) US5949270A (ko)
JP (1) JP4043060B2 (ko)
KR (1) KR100275345B1 (ko)
TW (1) TW366586B (ko)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100278608B1 (ko) * 1998-01-16 2001-02-01 윤종용 문턱전압 보상회로
KR100332457B1 (ko) * 2000-08-07 2002-04-13 윤종용 데이터 속도차 보상을 위한 데이터 전송회로
US6621321B2 (en) * 2001-06-20 2003-09-16 Analog Devices, Inc. Circuit for conditioning output waveform
GB2378066B (en) 2001-07-23 2005-10-26 Seiko Epson Corp Comparator circuit and method
JP3715953B2 (ja) * 2002-07-10 2005-11-16 三菱電機株式会社 燃圧センサの特性補正装置
JP4624340B2 (ja) * 2002-11-20 2011-02-02 株式会社半導体エネルギー研究所 半導体表示装置
US7327168B2 (en) * 2002-11-20 2008-02-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
CN100538486C (zh) 2002-12-25 2009-09-09 株式会社半导体能源研究所 液晶显示装置
US7528643B2 (en) * 2003-02-12 2009-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device having the same, and driving method of the same
EP1610292B1 (en) 2004-06-25 2016-06-15 Semiconductor Energy Laboratory Co., Ltd. Display device, driving method thereof and electronic device
TWI351006B (en) 2007-02-02 2011-10-21 Ind Tech Res Inst Level shifter for gate driver
KR102100711B1 (ko) * 2013-11-29 2020-04-16 에스케이하이닉스 주식회사 비트라인 센스앰프 제어 회로 및 이를 구비하는 반도체 메모리 장치 및 동작방법
US9742406B2 (en) * 2014-06-12 2017-08-22 Synopsys, Inc. Circuit skew compensation trigger system
JP6114796B1 (ja) * 2015-10-05 2017-04-12 力晶科技股▲ふん▼有限公司 不揮発性記憶装置のためのセンス回路及び不揮発性記憶装置
US10217508B2 (en) 2016-05-16 2019-02-26 Synopsys, Inc. SRAM and periphery specialized device sensors
US11170715B2 (en) 2016-11-18 2021-11-09 Boe Technology Group Co., Ltd. Pixel circuit, display panel, display device and driving method
US10930337B2 (en) * 2018-12-26 2021-02-23 Micron Technology, Inc. Write techniques for a memory device with a charge transfer device
CN113077761B (zh) 2020-01-06 2022-12-09 京东方科技集团股份有限公司 像素电路、像素驱动方法和显示装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4527074A (en) * 1982-10-07 1985-07-02 Ncr Corporation High voltage pass circuit
US4593206A (en) * 1984-01-16 1986-06-03 Motorola, Inc. Fixed slew rate bus driver circuit
US4689495A (en) * 1985-06-17 1987-08-25 Advanced Micro Devices, Inc. CMOS high voltage switch
JPS62273694A (ja) * 1986-05-22 1987-11-27 Sony Corp センスアンプ
GB2209104A (en) * 1987-08-26 1989-04-26 Philips Nv An amplifier load circuit and an amplifier including the load circuit
US5118971A (en) * 1988-06-29 1992-06-02 Texas Instruments Incorporated Adjustable low noise output circuit responsive to environmental conditions
DE69405442T2 (de) * 1993-03-18 1998-04-02 Ncr Int Inc Übertragungsempfängerschaltkreis für eine integrierte Schaltung

Also Published As

Publication number Publication date
JP4043060B2 (ja) 2008-02-06
TW366586B (en) 1999-08-11
US5949270A (en) 1999-09-07
KR100275345B1 (ko) 2000-12-15
JPH103789A (ja) 1998-01-06

Similar Documents

Publication Publication Date Title
US4965767A (en) Associative memory having simplified memory cell circuitry
US5764572A (en) Integrated circuit memory device
US8125844B2 (en) Semiconductor memory device for low voltage
US6147895A (en) Ferroelectric memory with two ferroelectric capacitors in memory cell and method of operating same
US5455786A (en) Ferroelectric memory
KR980006224A (ko) 반도체 회로에 사용되는 트랜지스터의 임계치 보상 회로 및 임계치 보상 방법
CN107527637B (zh) 用于产生参考电压的包括存储器单元的存储器装置
US5703804A (en) Semiconductor memory device
KR930014588A (ko) 반도체 기억장치
KR20010030349A (ko) 비트 라인 전압에 독립적으로 오프셋 전압을 발생시킬 수있는 반도체 메모리 장치
EP0398245A2 (en) Dynamic type random-access memory
US20050141260A1 (en) Semiconductor memory device
KR20000048350A (ko) 센스 증폭기 회로, 이 회로를 사용한 메모리 장치, 및 이메모리 장치를 판독하는 방법
US5491435A (en) Data sensing circuit with additional capacitors for eliminating parasitic capacitance difference between sensing control nodes of sense amplifier
US7200028B2 (en) Ferroelectric memory device and its driving method
US5625601A (en) DRAM page copy method
US7359268B2 (en) Semiconductor memory device for low voltage
EP1030312B1 (en) Ferroelectric memory
US5515315A (en) Dynamic random access memory
US6636453B2 (en) Memory circuit having a plurality of memory areas
CA2223222C (en) Data-bit redundancy for semiconductor memories
US7262988B2 (en) Memory device and semiconductor device
US5426601A (en) Semiconductor memory device having a prolonged data holding time
US5285416A (en) Semiconductor memory device with restricted potential amplitude of data lines and operation method thereof
US6898136B2 (en) Semiconductor memory device, capable of reducing power consumption

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110811

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20120907

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee