JP3795331B2 - リフレッシュ論理回路を有する半導体メモリ装置並びに半導体メモリ装置の記憶内容のリフレッシュ方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、多数のメモリセルからなるメモリセル領域を有する半導体メモリ装置であって、前記メモリセルは、ワード線とビット線を介して制御可能であり、メモリセル領域のメモリセルの記憶内容をリフレッシュするためのリフレッシュ論理回路を有しており、その際、メモリセルは、コンデンサとトランジスタとを有しており、メモリセルは、電位用の端子とノード点との間に直列接続されている半導体メモリ装置に関する。
【０００２】
【従来の技術】
その種のメモリ装置は、例えば、強誘電体メモリ装置の形式で、刊行物 Hiroki Koike 他 : A 60 ns 1Mb Nonvolatile Ferroelectric Memory with Non-Driven Cell Plate Line Write/Read Scheme, 1996, IEEE International Solid State Circuits Conference, 368-369頁、1996年から公知である。高密度強誘電体メモリ装置を構成するためには、メモリコンデンサに対して、共通の電極を設けて、この電極を一定電位に保持する必要がある。この一定電位は、その際、殊に、ビット線で、情報をメモリセルに書き込むのに使用される両電圧の算術平均によって形成される。この技術概念は、「VDD/2-概念設計」（”VDD/2-Konzept”）として一般に公知である。１つのトランジスタと１つの強誘電体コンデンサとからなるメモリセル（１Ｔ１Ｃ−セル）の場合、及び、２つのトランジスタと２つの強誘電体コンデンサとからなるメモリセル（２Ｔ２Ｃ−セル）の場合に問題となるのは、VDD/2-概念設計（コンセプト）の使用の際、基板中のリーク電流、所謂サブスレッショルド電流（Unterschwellestroeme）、及び、遮断状態のpn-接合部を通って流れるリーク電流が不可避である点である。更に、コンデンサ誘電体を通ってリーク電流が流れ、このリーク電流の絶対値は、大抵無視し得る程度に小さく、リーク電流は、メモリコンデンサでの既にかなりの電圧降下を前提とする。種々のリーク電流量は、製造偏差及びリーク電流の強い温度依存性の結果、強く変動する。
【０００３】
図１には、ビット線ＢＬ、ワード線ＷＬ、選択トランジスタ１、メモリコンデンサ２、及び、メモリノードＳＮを有するメモリセルが図示されており、メモリコンデンサ２の一方の電極は、別のメモリセルのメモリコンデンサの他方の相応の電極と共に一定電位ＶＰＬに保持されている（図示していない）。選択トランジスタ１のソースとドレイン間のサブスレッショルド電流Ｉ_{ＳｕｂＴｈ}、相応のダイオードを介しての基板に対する遮断状態のpn接合部のリーク電流Ｉ_ＪＬ及びコンデンサ誘電体を通って流れるリーク電流Ｉ_Ｆは、各々相応の矢印によって示されている。ビット線ＢＬは、スタンバイモードで、共通電極と同じ電位、つまり、電位ＶＰＬに保持されている。
【０００４】
サブスレッショルド電流に比較して問題となるのは、遮断状態のpn接合部を介して流れるリーク電流Ｉ_ＪＬである。このリーク電流Ｉ_ＪＬによる問題点を克服するために、従来技術では、２つの解決策があった。２つの解決策とも、遮断状態のpn接合部を通って流出する電荷が、定常的又は周期的にメモリセルの選択トランジスタ１を通って再度供給されるようにされている（これに対しては、上述の刊行物 Hiroki Koike を参照）。しかし、選択トランジスタ１の周期的なスイッチオンが有する欠点は、各リフレッシュサイクル間のリーク電流Ｉ_ＪＬによって、メモリコンデンサ２に障害パルスが発生して、この障害パルスによって、どんな場合にも、その振幅が制限される。しかし、その種の手段は困難である。つまり、遮断状態のpn接合のリーク電流が単に強く変動するのみならず、温度によってかなり上昇するからである。その際、障害パルス及び障害パルスがメモリコンデンサ２に及ぼす影響については、図２に示されており、この図２には、強誘電体メモリコンデンサのヒステリシス曲線が記載されている。このヒステリシス曲線に示されているように、例えば、コンデンサの電圧Ｖ＝０の場合、２つの分極状態Ｐが生じ、この分極状態は、記憶された情報を示す。例えば、リーク電流によって生じた障害パルス３の結果、点４から点５へ分極Ｐが変動し、障害パルス３の減衰後再度メモリコンデンサ２の電圧がＶ＝０になると、分極は点４に戻るのではなく、点４の下側に位置している点６に変動する。複数の障害パルス３は、このように作用することがあり、結局、コンデンサ２に記憶された情報乃至分極が消失してしまうことになる。
【０００５】
周期的なスイッチオンとは異なって、記憶内容の保護のために選択トランジスタを定常的にスイッチオンしておくことは、他方では、メモリ装置にアクセスされない限りでしか可能でない。アクセスが行われる場合には、メモリセル領域の当該のワード線だけが作動されるようにする必要があり、それ以外のワード線は全て遮断する必要がある。この遮断自体には何ら問題はない。しかし、このメモリのアクセス後、リーク電流の補償のため、乃至、記憶内容のリフレッシュのために、再度ワード線全てをスイッチオンする必要があり、そうすると、ワード線全体の高い容量性負荷によって、メモリ装置の電力需要が大きく増大してしまう。
【０００６】
この電力需要を制限するために、強誘電体メモリ装置が刊行物ドイツ連邦共和国特許公開第１９８３０５６８号公報により設けられており、その際、ビット線はｋ個のセグメントに分割されており、各セグメントは、ローカルビット線を構成し、このローカルビット線は、ｋ個のスイッチを介してグローバルなビット線と接続されている。
【０００７】
更に、他の半導体メモリ装置、例えば、ＤＲＡＭs又はＥＰＲＯＭsでの相応のリフレッシュ論理回路が一般的に公知であり、それにより、同様に、記憶された情報が消失するのが阻止される。DRAMSでは、発生するリーク電流のために、メモリセル全ての内容が規則的な時間間隔で読み出されて再度書き戻される。EPROMsでは、メモリトランジスタ印加電圧が許容不可能な程度にシフトした結果情報が損失するので、記憶内容を定常的にリフレッシュする必要が生じることがある。
【０００８】
米国特許第５２７８７９６号明細書には、DRAM用のリフレッシュ制御回路が記載されており、この回路によると、温度依存のリフレッシュサイクルが提供される。温度センサは、温度依存の信号を発生し、この信号は比較器で所定の基準電圧と比較される。リフレッシュサイクルの直ぐ次のスイッチオン迄の時間は、そうすることによって温度依存して制御される。
【０００９】
米国特許第５５３９７０３号明細書には、リフレッシュ制御回路を有するDRAMが示されている。リフレッシュサイクルを製造プロセスの変動に適合させるために、メモリセルの１つ又は複数のコンデンサを構成する、リフレッシュを制御する発振器内のコンデンサが比較可能に構成されている。
【００１０】
【発明が解決しようとする課題】
本発明の課題は、半導体メモリ装置で、所要のエネルギ需要に関してリフレッシュサイクルをできる限り有利に構成することである。
【００１１】
【課題を解決するための手段】
本発明によると、メモリセルは、ワード線とビット線を介して制御可能であり、メモリセル領域のメモリセルの記憶内容をリフレッシュするためのリフレッシュ論理回路を有しており、メモリセルは、第２の強誘電体コンデンサとトランジスタとを有しており、トランジスタのドレイン−ソース区間は、電位用の端子とビット線との間で、第２の強誘電体コンデンサと直列に接続されており、トランジスタのゲート電極は、ワード線と接続されており、制御回路には、比較回路、少なくとも１つのメモリセル及びリフレッシュ論理回路が設けられており、制御回路のメモリセルは、第１の強誘電体コンデンサとトランジスタとを有しており、第１の強誘電体コンデンサとトランジスタは、電位用の端子と別のノードとの間に直列接続されており、第１の強誘電体コンデンサは、電位用の端子と接続されており、比較回路は、当該比較回路に供給された電位と基準電圧との比較に依存して、出力側がメモリセル領域のメモリセルを再度リフレッシュするためのリフレッシュ論理回路を制御するように構成されており、制御回路の前記別のノードは、比較回路の比較入力側と接続されており、別のノードは、別のトランジスタを介して、リーク電流補償のために、電位用の端子と接続されており、先ず、制御ワード線を介して、制御回路のメモリセルの別のトランジスタとトランジスタとは各々導電接続され、該導電接続により、第１の強誘電体コンデンサを介して降下した電圧を０Ｖに低減し、続いて、別のトランジスタが遮断され、且つ、制御回路のメモリセルのトランジスタが導電接続されるように構成されていることにより解決される。
更に、本発明によると、比較回路で、当該比較回路に供給された、少なくとも１つの別の強誘電体メモリセルの出力信号を基準値と比較し、出力信号と基準値との間に許容不可能な程度に大きな偏差がある場合にはリフレッシュ論理回路を制御してフレッシュサイクルを開始し、別の強誘電体メモリセルのコンデンサの一方の電極に、固定電位を印加し、先ず、別のトランジスタと制御回路の別の強誘電体メモリセルのトランジスタとを各々導電接続し、該導電接続により、別の強誘電体メモリセルのコンデンサを介して降下した電圧を０Ｖに低減し、続いて、別のトランジスタを遮断し、制御回路の別の強誘電体メモリセルのトランジスタを導電接続することにより解決される。
【００１２】
本発明によると、半導体メモリ装置、及び、比較回路を用いた半導体メモリ装置の記憶内容のリフレッシュ方法で、少なくとも１つの基準メモリセルの特性量が基準値と比較され、必要な場合、リフレッシュ論理回路が作動される。メモリ装置のメモリセル領域内でのリフレッシュ過程は、内部タイマ回路によって設定された固定の時間間隔でその都度開始されるのではなく、実際に必要である場合に限って実行される。その際、リフレッシュサイクルは、メモリセルの電気的な状態に依存してトリガされる。殊に、不必要なリフレッシュサイクル用のエネルギは浪費されず、このことは、モービルアプリケーションにとって要求され、特に、僅かなエネルギ消費量は非常に重要である。
【００１３】
【発明の実施の形態】
有利な実施例は、従属請求項に記載されている。
【００１４】
有利には、メモリ装置は特殊な基準メモリセルを有しており、この基準メモリセルの特性量は、比較回路により評価されて、リフレッシュ過程を必要に適合するように制御することができる。この個別の基準メモリセルは、簡単に比較回路と接続することができる。択一選択的に、例えば、メモリ機能テストの際、特に劣悪な、乃至、リーク電流が通って流れる、メモリセル領域の特に該当するメモリセルを、基準測定セルとして定義して、半導体メモリの作動中使用してもよい。基準メモリセルの製造及び選択の際、この基準メモリセルが、プロセス技術的且つこの基準メモリセルに作用を及ぼす周囲環境条件、殊に、作動温度によって、リフレッシュされるメモリセルにできる限り相応するように注意するとよい。
【００１５】
【実施例】
以下、本発明の半導体メモリ装置について、強誘電体メモリ装置の略示した実施例を用いて詳細に説明する。
【００１６】
強誘電体メモリ装置は、メモリセル領域７、リフレッシュ論理回路８、比較回路９並びに基準メモリセル領域１０を有している（図３）。詳細に図示していない一般に公知のメモリセル領域７には、図１のメモリセルの強誘電体メモリコンデンサの共通の電極が、所定電位ＶＰＬ（典型的には1.25Vである）に保持されており、その際、VPL=VDD/2である。VPLよりも小さいか又は大きい電圧を、メモリコンデンサ２の他方の電極にビット線BLを介して印加し、及び、選択トランジスタ１のスイッチオンをワード線WLを介して行うことにより、所望の分極状態がメモリコンデンサ２の誘電体内に形成され、従って、情報が強誘電体メモリセル内に記憶される（図１）。リフレッシュ論理回路８として、例えば、DRAM技術から公知の回路又は上述の文献Hiroki koikeに記載されている装置を使用してもよい。基準メモリセル領域１０は、例えば、３つの並列接続された強誘電体メモリセルを有しており、各強誘電体メモリセルは、各々、１つの基準選択トランジスタ１１及び１つの強誘電体基準メモリコンデンサ１２を有している。３つのメモリセルは、リフレッシュ論理回路８の制御ワード線SWLによって制御される。択一選択的に、複数の、例えば、３つの制御ワード線SWLを３つのメモリセルの制御用に使用することもできる。
【００１７】
基準メモリコンデンサ１２の電極は、一定電位VPLに保持され、この電位は、メモリセル領域７に保持され、この電位は、メモリセル領域７のメモリコンデンサ２の共通電位に等しい（図１）。基準メモリコンデンサ１２の他方の電極は、各々基準メモリセルのメモリノードSNを構成し、例えば、各々の基準選択トランジスタ１１のドレインと接続されている。基準選択トランジスタ１１のソースは、共通に比較メモリノードVNに接続されており、比較メモリノードは、比較回路９として使用される公知の差動増幅器の入力トランジスタ１３のゲートと接続されている。その際、測定誤差を回避するために、差動増幅器９の入力キャパシタンスを基準測定セル１０のキャパシタンスに比して小さく選定するようにされる。差動増幅器９は、各々メモリノードSN乃至比較トランジスタノードVNの内の１つの電位を、差動増幅器９の第２の入力トランジスタ１４のゲートに印加されている基準電圧VREFと比較する。この基準電圧には、例えば、VREF=VPL-0.1Vが成立する。その際、電圧値は、一方ではメモリセル領域７の記憶内容の所望のデータ確実性と、他方ではリフレッシュ過程の結果の所望の僅かなエネルギ消費量とに依存して選定される。択一選択的に、VREF=VPLに設定して、差動増幅器９の入力トランジスタ１３，１４を非対称に回路定数選定してもよい。このようにして、上述の差動電圧100mVと同じ関数を充足する差動増幅器９内のオフセット電圧が形成される。比較回路９は、その際、適切な基準値の下回り又は超過だけを評価するか、又は、両偏差を記録して、リフレッシュ過程を開始するように構成してもよい。
【００１８】
差動増幅器９の出力側は、リフレッシュ論理回路８と接続されており、リフレッシュ論理回路は、強誘電体半導体メモリのメモリセル領域７用のリフレッシュ過程を必要に応じて開始する。付加的に、リフレッシュ論理回路８は、リーク電流補償トランジスタ１５を有するリーク電流補償回路を制御する。回路８は、トランジスタ１５を短時間スイッチオン乃至差動状態にし、それにより、基準メモリセル１０用の書き込み接続が行われ、その結果、メモリセル領域７の内容のリフレッシュと同時に、所望の電圧ＶＰＬが基準メモリコンデンサ１２の３つのメモリノードＳＮに再度形成される。そのために、リーク電流補償トランジスタ１５のゲート並びに基準メモリセル１０の制御ワード線ＳＷＬが、リフレッシュ論理回路８の相応の出力側と接続されている。
【００１９】
図３の強誘電体メモリ装置の機能は、以下の通りである。始めに、制御ワード線ＳＷＬを介して、３つの基準選択トランジスタ１１及びリーク電流補償トランジスタ１５がスイッチオンされる。そうすることによって、３つの基準メモリコンデンサ１２の３つのメモリノードＳＮでの電位が、値ＶＰＬに調整され、それにより、強誘電体コンデンサを介して降下した電圧が０Ｖに低減する。続いて、リーク電流補償トランジスタ１５は再度スイッチオフされる。上述のリーク電流により、強誘電体メモリ装置の作動中、場合によっては、基準メモリセル１０内の３つのメモリノードＳＮの電位の相互に異なった変化が生じ、メモリセル領域７のメモリセル内の不所望な相応の電位変化が生じる。基準メモリセル１０の３つのメモリノードＳＮの電位は、各基準選択トランジスタ１１及び差動増幅器９によって順次に基準値ＶＲＥＦと比較される。基準選択トランジスタ１１は、その際、持続的にスイッチオンするか、又は、周期的に差動増幅器９によって比較測定用にスイッチオンすることができる。
【００２０】
これら３つのメモリノードの内の１つの偏差が許容範囲よりも大きくなると直ぐに、リフレッシュ論理回路８がリフレッシュ過程を開始する。その際、公知のやり方で、メモリセル領域７のメモリセルの内容がリフレッシュされる。更に、リーク電流によって基準メモリセル１０内に生じる電荷の損失が再度補償され、３つの基準メモリノードＳＮの電位が再度出力値ＶＰＬに調整される。差動増幅器９は、上述の電圧比較を再度実行する。
【００２１】
本発明は、記憶内容のリフレッシュを必要とする全ての半導体メモリタイプ、例えば、DRAM、EPROM及びフラッシュメモリを使用することができる。上述の説明、図面及び請求の範囲に開示された本発明の要件は、その際、本発明の実施のために個別でも種々の構成で任意に組み合わせても技術的意義がある。
【図面の簡単な説明】
【図１】 既存の強誘電体メモリセルを、発生したリーク電流と共に示した回路図
【図２】 強誘電体メモリコンデンサのヒステリシス曲線を示す図
【図３】 強誘電体メモリ装置の回路略図
【符号の説明】
ＢＬ ビット線
ＷＬ ワード線
１ 選択トランジスタ
２ メモリコンデンサ
ＳＮ メモリノード
７ メモリセル領域
８ リフレッシュ論理回路
９ 比較回路
１０ 基準メモリセル領域
１１ 基準選択トランジスタ
１２ 基準メモリコンデンサ
１３，１４ 入力トランジスタ
１５ リーク電流補償トランジスタ

Claims (7)

1. 多数のメモリセルからなるメモリセル領域を有する半導体メモリ装置において、
   メモリセルは、ワード線（ＷＬ）とビット線（ＢＬ）を介して制御可能であり、メモリセル領域（７）のメモリセルの記憶内容をリフレッシュするためのリフレッシュ論理回路（８）を有しており、
   前記メモリセルは、第２の強誘電体コンデンサ（２）とトランジスタ（１）とを有しており、前記トランジスタ（１）のドレイン−ソース区間は、電位（ＶＰＬ）用の端子と前記ビット線（ＢＬ）との間で、前記第２の強誘電体コンデンサ（２）と直列に接続されており、前記トランジスタ（１）のゲート電極は、前記ワード線（ＷＬ）と接続されており、
   制御回路には、比較回路（９）、少なくとも１つのメモリセル（１０）及びリフレッシュ論理回路（８）が設けられており、
   前記制御回路の前記メモリセル（１０）は、第１の強誘電体コンデンサ（１２）とトランジスタ（１１）とを有しており、前記第１の強誘電体コンデンサ（１２）とトランジスタ（１１）は、前記電位（ＶＰＬ）用の端子と別のノード（ＶＮ）との間に直列接続されており、前記第１の強誘電体コンデンサ（１２）は、前記電位（ＶＰＬ）用の端子と接続されており、
   前記比較回路（９）は、当該比較回路（９）に供給された電位と基準電圧（ＶＲＥＦ）との比較に依存して、出力側がメモリセル領域（７）のメモリセルを再度リフレッシュするためのリフレッシュ論理回路（８）を制御するように構成されており、
   前記制御回路の前記別のノード（ＶＮ）は、前記比較回路（９）の比較入力側と接続されており、前記別のノード（ＶＮ）は、別のトランジスタ（１５）を介して、リーク電流補償のために、前記電位（ＶＰＬ）用の端子と接続されており、
   先ず、制御ワード線（ＳＷＬ）を介して、前記制御回路の前記メモリセル（１０）の前記別のトランジスタ（１５）と前記トランジスタ（１１）とは各々導電接続され、該導電接続により、前記第１の強誘電体コンデンサ（１２）を介して降下した電圧を０Ｖに低減し、続いて、前記別のトランジスタ（１５）が遮断され、且つ、前記制御回路の前記メモリセル（１０）の前記トランジスタ（１１）が導電接続される
   ことを特徴とする半導体メモリ装置。
2. 比較回路として、差動増幅器（９）が使用され、該差動増幅器は、制御回路のメモリセル（１０）のメモリノード（ＳＮ）の電位を基準電圧（ＶＲＥＦ）と比較する請求項１記載の半導体メモリ装置。
3. メモリ装置は、基準メモリセル（１０）を有しており、該基準メモリセルの特性量を、比較回路（９）が評価し、リフレッシュ論理回路（８）は、メモリセル領域（７）のメモリセルの記憶内容も基準メモリセル（１０）の記憶内容もリフレッシュする請求項１又は２記載の半導体メモリ装置。
4. メモリ装置は、強誘電体メモリセルを有している請求項１から３迄の何れか１記載の半導体メモリ装置。
5. 比較回路（９）の入力キャパシタンスは、基準メモリセル（１０）のキャパシタンスと比較して無視することができる程度に小さい請求項１から４迄の何れか１記載の半導体メモリ装置。
6. 半導体メモリ装置のメモリセル領域（７）の強誘電体メモリセル（２，１）の記憶内容のリフレッシュ方法において、
   比較回路（９）で、当該比較回路（９）に供給された、少なくとも１つの別の強誘電体メモリセル（１０）の出力信号を基準値（ＶＲＥＦ）と比較し、前記出力信号と前記基準値（ＶＲＥＦ）との間に許容不可能な程度に大きな偏差がある場合にはリフレッシュ論理回路（８）を制御してフレッシュサイクルを開始し、
   前記別の強誘電体メモリセル（１０）のコンデンサの一方の電極に、固定電位（ＶＰＬ）を印加し、
   先ず、別のトランジスタ（１５）と制御回路の前記別の強誘電体メモリセル（１０）のトランジスタ（１１）とを各々導電接続し、該導電接続により、前記別の強誘電体メモリセル（１０）のコンデンサを介して降下した電圧を０Ｖに低減し、続いて、前記別のトランジスタ（１５）を遮断し、前記制御回路の前記別の強誘電体メモリセル（１０）の前記トランジスタ（１１）を導電接続する
   ことを特徴とする方法。
7. 出力信号と基準値（ＶＲＥＦ）との間に許容不可能な程度に大きな偏差がある場合には別のメモリセル（１０）の内容をリフレッシュする請求項６記載の方法。

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