CN116195030A - 具有降低的界面应变的氮化硅膜 - Google Patents

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Abstract

在一些实施例中，一种方法包括在半导体晶片的顶面上沉积第一氮化硅层，并在第一氮化硅层中形成一个或更多个第一间隙。一个或更多个第一间隙可以减轻在第一氮化硅层中形成的应力。在第一氮化硅层上沉积第一填充材料，并将第一氮化硅层平坦化。在第一氮化硅层上沉积第二氮化硅层，并且在第二氮化硅层中形成一个或更多个第二间隙。一个或更多个第二间隙可以减轻在第二氮化硅层中形成的应力。在第二氮化硅层上沉积第二填充材料，并将第二氮化硅层平坦化。

Description

具有降低的界面应变的氮化硅膜
其他申请的交叉引用
本申请要求于2020年7月31日提交的题为“薄膜氮化硅中的应变消除”的63/059,742号美国临时专利申请的优先权和于2021年7月15日提交的题为“具有降低的界面应变的氮化硅膜”的17/377,135号美国非临时申请的优先权，在此通过引用将其全部并入以用于所有目的。
背景技术
目前存在可应用于半导体晶片的各种各样的膜。这些膜中的一些具有与晶片不同的热膨胀系数(CTE)，并且可以分层或断裂，特别是当应用于大晶片(例如，300mm)时。另外，某些原位沉积的膜由于其沉积方法而固有地具有应力，这可进一步加剧膜与晶片之间的粘附问题。需要沉积具有与晶片不匹配的CTE的膜的新方法。
发明内容
本公开的一些实施例涉及在晶片上沉积膜的方法，其中膜具有与晶片不同的CTE。在一些实施例中，一种方法包括提供硅晶片并且在所述硅晶片上沉积氮化硅层的第一部分。沿着一个或更多个划片道(dicing lane)选择性地去除氮化硅层的第一部分的第一区域，以在氮化硅层的第一部分的区域之间限定一个或更多个第一间隙。在氮化硅层的第一部分上沉积第一填充材料，并且将第一填充材料沉积到一个或更多个第一间隙中。对所述氮化硅层的所述第一部分的顶面进行平坦化，使得一个或更多个第一间隙内的第一填充材料与氮化硅层的第一部分的顶面共面。沉积氮化硅层的第二部分，使得其延伸跨越氮化硅层的第一部分并跨越设置在一个或更多个第一间隙内的第一填充材料。沿着划片道中的一个或更多个划片道去除氮化硅层的第二部分的第二区域，以在氮化硅层的第二部分的区域之间限定一个或更多个第二间隙。在氮化硅层的第二部分上沉积第二填充材料，并将第二填充材料沉积到一个或更多个第二间隙中。将所述氮化硅层的所述第二部分的顶面平坦化，使得一个或更多个第二间隙内的第二填充材料与氮化硅层的第二部分的顶面共面。在氮化硅层的第二部分的顶面上沉积一个或更多个附加层，并且在一个或更多个附加层上形成一个或更多个光学器件。
在一些实施例中，一个或更多个划片道包括一组划片道，沿一组划片道限定一个或更多个第一间隙和一个或更多个第二间隙。在各种实施例中，该组包括在一个或更多个划片道中的每一者之间的重复间隔。在一些实施例中，一个或更多个划片道包括没有间隙的一组划片道。在各种实施例中，使用划片机或蚀刻工艺选择性地去除一个或更多个第一区域和一个或更多个第二区域。在一些实施例中，硅晶片包括绝缘体上硅(silicon-on-insulator)系列层。
在一些实施例中，一种方法包括在半导体晶片的顶面上沉积第一氮化硅层并在第一氮化硅层中形成一个或更多个第一间隙。在第一氮化硅层上沉积第一填充材料，并将第一氮化硅层平坦化。在第一氮化硅层上沉积第二氮化硅层，并且在第二氮化硅层中形成一个或更多个第二间隙。在第二氮化硅层上沉积第二填充材料，并将第二氮化硅层平坦化。
在一些实施例中，半导体晶片包括硅晶片。在各种实施例中，使用划片机或蚀刻工艺形成一个或更多个第一间隙和一个或更多个第二间隙。在一些实施例中，一个或更多个第一间隙和一个或更多个第二间隙沿着一个或更多个划片道形成。在各种实施例中，一个或更多个划片道包括一组划片道，沿一组划片道形成一个或更多个第一间隙和一个或更多个第二间隙。在一些实施例中，该组包括在一个或更多个划片道中的每一者之间的重复间隔。
在各种实施例中，一个或更多个划片道包括没有间隙的一组划片道。在一些实施例中，一个或更多个第一间隙和一个或更多个第二间隙在跨越半导体晶片限定的半导体管芯的一个或更多个有源区内形成。在各种实施例中，第一填充材料和第二填充材料包括可流动的二氧化硅。在一些实施例中，半导体晶片包括绝缘体上硅系列层。在各种实施例中，该方法还包括在第二氮化硅层上沉积一个或更多个附加层，并且在一个或更多个附加层上形成一个或更多个光学器件。
在一些实施例中，晶片包括硅层和在硅层上的氮化硅层，其中氮化硅层在氮化硅层的区域之间限定一个或更多个间隙。二氧化硅设置在一个或更多个间隙内并且具有与氮化硅层的顶面共面的顶面。在各种实施例中，晶片包括绝缘体上硅系列层。在一些实施例中，晶片还包括由划片道分隔开的管芯区域的阵列。在各种实施例中，所述一个或更多个间隙是沿着所述划片道中的一个或更多个划片道限定的。在一些实施例中，所述一个或更多个间隙被限定在所述管芯区域中的一个或更多个管芯区域内。
在一些实施例中，用包括以下步骤的方法制造晶片：在半导体晶片的顶面上沉积第一氮化硅层并在第一氮化硅层中形成一个或更多个第一间隙。在第一氮化硅层上沉积第一填充材料，并将第一氮化硅层平坦化。在第一氮化硅层上沉积第二氮化硅层，并且在第二氮化硅层中形成一个或更多个第二间隙。在第二氮化硅层上沉积第二填充材料，并将第二氮化硅层平坦化。
与常规技术相比，通过本发明可以获得许多益处。例如，本发明的实施例提供了在任何尺寸(包括300毫米)的晶片上沉积CTE失配膜的能力。CTE失配膜在大晶片区域上的沉积能够提高生产能力和降低成本。本发明的这些和其它实施例以及其许多优点和特征将结合下面的文本和附图进行更详细的描述。
为了更好地理解本公开的性质和优点，应该参考以下描述和附图。然而，应当理解，每个附图仅仅是为了说明的目的而提供的，而不是要作为对本公开范围的限制的限定。此外，作为一般规则，并且除非从描述中明显地相反，否则在不同附图中的元件使用相同的附图标记，否则这些元件在功能或目的上通常是相同的或至少是类似的。
附图说明
图1是根据本公开的实施例的半导体晶片的等轴测视图；
图2是根据本公开的实施例在图1中所示的硅晶片上形成CTE失配层的方法；
图3A至图3J示出了根据在图2中描述的方法的在图1中示出的晶片的简化的连续横截面视图；
图4A-图4D示出了根据本公开的实施例的与在半导体衬底上沉积CTE失配膜的方法相关联的步骤；
图5A-图5D示出了根据本公开的实施例的与在SOI半导体衬底上沉积CTE失配膜的方法相关联的步骤；
图6A-图6D示出了根据本公开的实施例的与在包括预形成的沟槽的半导体衬底上沉积CTE失配膜的方法相关联的步骤；
图7A-7D示出了根据本公开的实施例的与在SOI半导体衬底上沉积膜的方法相关联的步骤；
图8A-8D示出了根据本公开的实施例的与在SOI半导体衬底上沉积膜的方法相关联的步骤；和
图9A-9F示出了根据本公开的实施例的与在半导体衬底上沉积膜的方法相关联的步骤，该方法包括在两个单独的层处形成膜。
具体实施方式
本文公开的技术通常涉及具有至少一个沉积层的半导体晶片，该沉积层具有与晶片的块体材料不匹配的热膨胀系数(CTE)。更具体地，本文公开的技术涉及在硅晶片上形成具有减小的应变的一个或多个氮化硅层的方法。本文描述了各种创新的实施例，包括方法、过程、系统、设备等。
为了更好地理解根据本公开的在半导体晶片上沉积CTE失配层的特征和方面，通过根据本公开的实施例讨论在300毫米硅晶片上沉积的氮化硅膜的一个特定实现方式，在以下部分中提供了本公开的进一步背景。这些实施例仅用于说明目的，其它类型的沉积层、不同组成的半导体晶片和/或不同尺寸(例如直径)的半导体晶片可以采用其它实施例。例如，本公开的实施例可以与可以受益于与晶片的块体材料具有失配热膨胀系数(CTE)的层的沉积的任何半导体晶片一起使用。在一些情况下，本公开的实施例特别适合用于相对较大的晶片(例如，300mm及以上)，因为难以在较大晶片上形成CTE失配层，然而，本文所揭示的实施例决不限于任何尺寸或配置的半导体晶片。
图1示出了根据本公开的一些实施例的半导体晶片100的等轴说明性呈现。如图1所示，半导体晶片100包括多个单独的管芯105，这些管芯将沿着由虚线所示的划片道110被切单。晶片100可以包括氮化硅层或其它膜，如下面更详细描述的。
图2示出了根据本公开的实施例的与在图1的硅晶片100上形成氮化硅层的方法200相关联的步骤。图3A-图3J示出了根据在图2中描述的方法200的沿着图1中示出的划片道110的横截面A-A的简化的连续视图。方法200描述了一种过程，该过程涉及在氮化硅沉积步骤之间选择性地去除部分氮化硅层的工艺，导致氮化硅层和硅之间的应变减小，如下面更详细描述的。
在图2的步骤205中，提供适当的半导体晶片。在一些实施例中，晶片可以是硅，然而在其它实施例中，晶片可以是绝缘体上硅(SOI)、具有一个或多个预沉积层的硅、锗、硅锗、砷化镓、碳化硅、氮化镓、CVD金刚石或任何其它类型的半导体或电介质材料。在一些实施例中，晶片可以是任何合适的直径，包括但不限于任何常见的标准，例如150毫米、200毫米、300毫米、450毫米。在一些实施例中，本文公开的技术可能有利于具有一般较大直径的晶片，因为膜应变随较大的距离而增加，然而本文公开的技术不限于任何特定尺寸的晶片，因为膜应力也由材料之间的CTE不匹配决定。
参考图3A，示出了晶片100的划片道110(参见图1)的横截面。该特定的横截面示出了第一管芯305a的一部分和第二管芯305b的一部分。第一管芯305a具有第一管芯框架310a，第二管芯305b具有第二管芯框架310b。第一管芯框架310a和第二管芯框架310b分别是围绕每个相应管芯的周边的非活动区域，其提供用于切单操作、用于晶片制造计量结构和/或其它特征的位置的预定缩进(setback)。
在第一管芯框架310a和第二管芯框架310b之间示出了划片道110，并且划片道110通常是切割刀的“切口”宽度，其可以是任何合适的宽度。在一些实施例中，划片道110的宽度在10微米和500微米之间，而在其它实施例中，划片道在50微米和100微米之间。在一些实施例中，晶片100的厚度在0.1毫米和10毫米之间，在其它实施例中，晶片的厚度在0.5毫米和1毫米之间，而在另外的实施例中，晶片的厚度大约为0.7毫米。
在图2的步骤210中，使用任何适当的沉积技术在晶片上沉积氮化硅层。参考图3B，在晶片100的顶面320上形成第一氮化硅层315。在一些实施例中，同时在晶片100的底面330上形成氮化硅底层325，以防止由于在每一侧上的不相等的应力而引起晶片的弯曲。在一些实施例中，可以使用熔炉沉积技术同时沉积双面氮化硅涂层，而在其它实施例中，例如当使用物理气相沉积(PVD)或化学气相沉积(CVD)工艺时，可以仅沉积第一氮化硅层315。可使用任何合适的沉积技术在晶片100上沉积第一氮化硅层315。在一些实施例中，第一氮化硅层315的厚度在50纳米和1000纳米之间，而在其它实施例中，第一氮化硅层的厚度在100纳米和300纳米之间，而在另外的实施例中，第一氮化硅层的厚度大约为200纳米。
在图2的步骤215中，第一氮化硅层315的部分被选择性地去除。参考图3C，第一氮化硅层315的第一部分335a和第二部分335b被去除。在该实施例中，第一部分335a直接在第一管芯框架310a上，而第二部分335b直接在第二管芯框架310b上，然而，在其它实施例中，可以在不同的位置去除部分氮化硅层。在一些实施例中，可以使用设置在第一氮化硅层315的深度处或更深处的半导体晶片划片机来分别去除第一部分335a和第二部分335b。然而，在其它实施例中，可以使用任何类型的湿法或干法蚀刻工艺、激光烧蚀工艺或其它合适的工艺来分别去除第一部分335a和第二部分335b。在一些实施例中，第一部分335a和第二部分335b的宽度分别在10微米和500微米之间，而在其它实施例中，宽度在50微米和100微米之间，而在一个实施例中，宽度大约为70微米。在该特定实施例中，第一氮化硅层315的条带沿着存在于每个管芯105之间的每个划片道110(参见图1)被去除，然而，在其它实施例中，条带可以在每隔一个管芯、每隔三个、四个或五个管芯之间或以任何其它合适的间隔被去除。
如受益于本公开的本领域技术人员所理解的，选择性地去除第一氮化硅层315的条带减少了在CTE失配层(例如第一氮化硅层315和硅晶片100)之间积聚的应力的累积。还应该理解的是，彼此成垂直关系定向的条带将在晶片的整个表面上释放应力。在一些实施例中，当CTE失配相对较大时，可以减小去除材料的条带之间的间隔，而在具有较低CTE失配的实施例中，可以增大条带之间的间隔。此外，在一些实施例中，位于晶片中心附近的条带之间的间隔可以大于晶片边缘处的间隔，因为膜应变可以从晶片的中心(例如，中性轴)累积。还在另外的实施例中，条带可以不与划片道对准，并且可以位于晶片上的其它适当位置处，例如，与形成在每个管芯上的特征的几何形状对准。
在图2的步骤220中，在第一氮化硅层上沉积填充材料。参考图3D，在第一氮化硅层315上沉积填充材料340。在一些实施例中，填充材料340可以是已知的可流动的二氧化硅，其可以在相对较低的温度(例如，大约400℃)下流动，然而，在其它实施例中，填充材料340可以是在相对较高的温度(例如，600℃-650℃)下流动的“高质量”二氧化硅材料。任何合适的二氧化硅或其它填充材料，例如磷硅酸盐玻璃(PSG)或硼磷硅酸盐玻璃(PBSG)，可以分别用于填充第一部分335a和第二部分335b。
在图2的步骤225中，晶片被平坦化。参考图3E，晶片100被平坦化以去除过量的填充材料340，使得填充材料和第一氮化硅层315共面。在一些实施例中，其中在晶片100的底面330上沉积氮化硅底层325(见图3B)，底层在平坦化处理期间也可以去除。在一些实施例中，可使用化学机械抛光(CMP)来执行平坦化，然而，可使用任何其它合适的工艺，例如湿式蚀刻或干式蚀刻。可以在氮化硅沉积和二氧化硅沉积之间采用改善沉积的氮化硅层的质量的可选热处理步骤。可替代地，可在二氧化硅沉积过程之后或在平坦化步骤之后采用热处理步骤。
根据所需的氮化硅层315的最终厚度，沉积、选择性去除和平坦化步骤(例如，步骤210至225)可以通过循环230重复。在该实施例中，这些步骤被第二次重复，然而这些步骤可以被重复任何合适的次数。
在图2的步骤210的第一次重复中，使用任何合适的沉积技术在晶片上沉积第二层氮化硅。参考图3F，在第一氮化硅层315上形成第二氮化硅层345。在沉积过程期间，第一氮化硅层315可以键合到第二氮化硅层345。在一些实施例中，在沉积第二氮化硅层345之前进行第一氮化硅层315的适当清洁和表面准备。在其它实施例中，可在沉积第二氮化硅层345之后执行热处理或退火过程以将第二氮化硅层键合到第一氮化硅层315。第二氮化硅层345的部分在填充材料340上延伸，填充材料340分别沉积在第一部分335a和第二部分335b中。如图3F所示，在该实施例中，在淀积第二氮化硅层345期间淀积第二氮化硅底层355，以均衡晶片100上的应力。
在图2的步骤215中，去除部分第二氮化硅层345。参考图3G，第二氮化硅层345的第一部分350a和第二部分350b被去除得足够深以暴露填充材料340。
在图2的步骤220中，填充材料沉积在第二氮化硅层上。参考图3H，在第二氮化硅层345上沉积第二填充材料层375。第二填充材料层375的材料可以与用于第一填充材料层340的材料相同。
在图2的步骤225中，晶片被平坦化。参考图3I，晶片100被平坦化以去除过量的第二填充材料层375，使得填充材料和第二氮化硅层345共面。在于晶片100的底面330上沉积第二氮化硅底层355的一些实施例中，第二底层可以在平坦化处理期间被去除。
在该特定实施例中，第一氮化硅层315和第二氮化硅层345分别形成约400纳米厚的均匀氮化硅层360。在其它实施例中，均匀氮化硅层可以是200纳米至2000纳米厚，在一些实施例中，均匀氮化硅层可以是400纳米至1000纳米厚，这取决于沉积的次数和每次沉积的厚度。如上所述，循环230可以重复任何次数。可在制造过程期间执行一个或更多个退火步骤以稳定和释放一个或更多个氮化硅层中的应力，分别如图3I中的第一氮化硅层315和第二氮化硅层345所示。可以使用任何合适的退火温度、持续时间和气氛，并且在一个实施例中，退火温度在800℃和1200℃之间。
在图2的步骤235中，在均匀氮化硅层上形成一个或更多个器件。参考图3J，在该特定实施例中，在均匀氮化硅层360的顶部上形成两个附加层365和367，并且在两个附加层上形成器件结构370。在其它实施例中，可以在均匀氮化硅层360上形成附加层和/或器件结构的不同配置。
应当理解，方法200是说明性的，并且可以进行变化和修改。可以并行地执行按顺序描述的步骤，可以改变步骤的次序，并且可以修改、组合、添加或省略步骤。例如，尽管应力消除特征被示出为在每个管芯之间(例如，在管芯框架区域中)，但是在其它实施例中，应力消除特征也可以或可替代地形成在每个管芯内。例如，每个管芯可以被分成两个、三个、四个或更多个单独的部分，这些部分具有在每个部分之间形成的应力消除特征。下面说明过程变体的一些实例。
图4A-图4D示出了与在半导体衬底上沉积膜的方法相关联的步骤，该方法类似于图2中示出的方法200，然而，在该实施例中，在氮化硅沉积之前在晶片中形成沟槽，并且不采用填充/平坦化工艺，如下面更详细描述的。更具体地，如图4A所示，在硅晶片415的顶面410中形成多个沟槽405。在一些实施例中，可以使用划片机、光刻蚀刻工艺或其它合适的工艺来形成沟槽405。如上所述，在一些实施例中，沟槽405可以在管芯框架区域中沿着每个划片道的任一侧以垂直布置形成(参见图3A和相关讨论)，然而，在其它实施例中，沟槽可以在其它合适的位置形成。
在图4B中，第一氮化硅层420沉积在晶片415的顶面410上，其中氮化硅层也沉积在沟槽405内。在一些实施例中，可以使用沟槽405来减轻氮化硅层420和晶片415之间的应变，从而可以沉积具有增加的厚度和/或减小的应变的氮化硅层。在图4C中，使用划片机、湿法或干法蚀刻工艺或其它合适的工艺从沟槽405中去除部分氮化硅层410。在图4D中，在第一氮化硅层420上沉积第二氮化硅层425，形成均匀的氮化硅层。可以重复氮化硅沉积和去除过程以形成任何合适厚度的氮化硅层。在一些实施例中，可以在该过程中采用一个或多个退火过程以释放氮化硅层内的应力和/或改善层之间的键合。在一些实施例中，沟槽405的存在可以足够地减轻沉积的氮化硅膜中的应变，从而可以在一个沉积步骤中生长适当厚度的氮化硅层。
应当理解，在图4A-图4D中所示的过程是说明性的，并且可以进行变化和修改。可以并行地执行按顺序描述的步骤，可以改变步骤的次序，并且可以修改、组合、添加或省略步骤。
图5A-图5D示出了与在半导体衬底上沉积膜的方法相关联的步骤，该方法类似于图2中所示的方法200，然而，在该实施例中，晶片是绝缘体上硅(SOI)结构，在氮化硅沉积之前在SOI晶片中形成沟槽，并且不采用填充/平坦化工艺。更具体地，如图5A所示，SOI晶片500包括硅底层505、二氧化硅中间层510和硅顶层515，然而，其它实施例也可以使用不同材料和/或结构的晶片。在SOI晶片500的顶面525中形成多个沟槽520。在一些实施例中，可以使用划片机、湿法或干法蚀刻工艺或其它合适的工艺来形成沟槽。如上所述，在一些实施例中，沟槽520可以在管芯框架区域中沿着每个划片道的任一侧以垂直布置形成(参见图3A和相关讨论)，然而，在其它实施例中，沟槽可以在其它合适的位置形成。
在图5B中，第一氮化硅层530沉积在SOI晶片500的顶面525上，其中氮化硅层也覆盖沟槽520。在一些实施例中，可以使用沟槽520来减轻氮化硅层530和SOI晶片500之间的应变，从而可以沉积具有增加的厚度的氮化硅层。在图5C中，使用划片机、湿法或干法蚀刻工艺或其它合适的工艺从沟槽520中去除部分氮化硅层530。在图5D中，第二氮化硅层535沉积在第一氮化硅层530上，形成均匀的氮化硅层。可以重复氮化硅沉积和去除过程以形成任何合适厚度的氮化硅层。在一些实施例中，可以在该过程中采用一个或多个退火过程以释放氮化硅层内的应力和/或改善层之间的键合。在一些实施例中，沟槽520的存在可以足够地减轻沉积的氮化硅膜中的应变，从而可以在一个沉积步骤中生长合适厚度的氮化硅层。
应当理解，图5A-图5D中所示的过程是说明性的，并且可以进行变化和修改。可以并行地执行按顺序描述的步骤，可以改变步骤的次序，并且可以修改、组合、添加或省略步骤。
图6A-图6D示出了与在半导体衬底上沉积膜的方法相关联的步骤，该方法类似于图2中所示的方法200，然而，在该实施例中，在氮化硅沉积之前在晶片中形成沟槽，并且不采用填充/平坦化工艺。更具体地，如图6A所示，在硅晶片610的顶面605上沉积二氧化硅层600，然后在晶片的顶面中形成沟槽615。在一些实施例中，可以使用划片机、湿法或干法蚀刻工艺或其它合适的工艺来形成沟槽615。如上所述，在一些实施例中，沟槽615可以沿着管芯框架区域中的每个划片道的任一侧以垂直布置形成(参见图3A和相关讨论)，然而，在其它实施例中，沟槽可以形成在其它合适的位置。
在图6B中，在二氧化硅层600上沉积第一氮化硅层620，其中氮化硅层也覆盖沟槽615。在一些实施例中，二氧化硅层600可用于减轻硅晶片610与第一氮化硅层620之间的应变。在一个实施例中，二氧化硅层600被配置为当暴露于高于650℃的温度时具有降低的弹性模量。在一个实施例中，二氧化硅层600由可流动氧化物、HPD氧化物、TEOS、热氧化物或任何其它合适的工艺形成。在一些实施例中，可使用沟槽615来减轻第一氮化硅层620与硅晶片610之间的应变，从而可沉积相对较大厚度的氮化硅层。在图6C中，使用划片机、湿法或干法蚀刻工艺或其它合适的工艺将部分第一氮化硅层620从沟槽615中去除。在图6D中，第二氮化硅层625沉积在第一氮化硅层620上，形成具有增加厚度的均匀氮化硅层。可以重复氮化硅沉积和去除工艺以形成任何合适厚度的氮化硅层。在一些实施例中，可以在该过程中采用一个或多个退火过程以释放氮化硅层内的应力和/或改善层之间的键合。在一些实施例中，沟槽615的存在可以足够地减轻沉积的氮化硅膜中的应变，从而可以在一个沉积步骤中生长合适厚度的氮化硅层。
应当理解，在图6A-图6D中所示的过程是说明性的，并且可以进行变化和修改。可以并行地执行按顺序描述的步骤，可以改变步骤的次序，并且可以修改、组合、添加或省略步骤。
图7A-图7D示出了与在半导体衬底上沉积膜的方法相关联的步骤，该方法类似于图2中所示的方法200，然而，在该实施例中，晶片是SOI配置，首先沉积二氧化硅层，在氮化硅沉积之前在晶片中形成沟槽，并且不采用填充/平坦化工艺。更具体地，如图7A所示，SOI晶片700包括硅底层705、二氧化硅中间层710和硅顶层715，然而，其它实施例可以使用不同材料和/或配置的晶片。在SOI晶片700的顶面725上形成沉积的二氧化硅层720，然后在SOI晶片700的顶面725中形成多个沟槽730。在一些实施例中，可以使用划片机、湿法或干法蚀刻工艺或其它合适的工艺来形成沟槽730。如上所述，在一些实施例中，沟槽730可以沿着管芯框架区域中的每个划片道的任一侧以垂直布置形成(参见图3A和相关讨论)，然而，在其它实施例中，沟槽可以形成在其它合适的位置。
在图7B中，在沉积的二氧化硅层720上沉积第一氮化硅层735，其中第一氮化硅层也覆盖沟槽730。在一些实施例中，沉积的二氧化硅层720可用于减轻SOI晶片700和第一氮化硅层735之间的应变。在一个实施例中，沉积的二氧化硅层720被配置为当暴露于高于650℃的温度时具有降低的弹性模量。在一些实施例中，沉积的二氧化硅层720由可流动氧化物、HPD氧化物、TEOS、热氧化物或任何其它合适的工艺形成。在各种实施例中，可使用沟槽730来减轻第一氮化硅层735与SOI晶片700之间的应变，从而可沉积具有增加厚度的氮化硅层。
在图7C中，使用划片机、湿法或干法蚀刻工艺或其它合适的工艺从沟槽730去除部分第一氮化硅层735。在图7D中，第二氮化硅层740沉积在第一氮化硅层735上，形成均匀的氮化硅层。可以重复氮化硅沉积和去除过程以形成任何合适厚度的氮化硅层。在一些实施例中，可以在该过程中采用一个或多个退火过程以释放氮化硅层内的应力和/或改善层之间的键合。在一些实施例中，沟槽730的存在可以足够地减轻所沉积的氮化硅膜中的应变，从而可以在一个沉积步骤中生长适当厚度的氮化硅层。
应当理解，图7A-图7D中所示的过程是说明性的，并且可以进行变化和修改。可以并行地执行按顺序描述的步骤，可以改变步骤的次序，并且可以修改、组合、添加或省略步骤。
图8A-8D示出了与在半导体衬底上沉积膜的方法相关联的步骤，该方法类似于图2中所示的方法200，然而，在该实施例中，晶片是SOI结构。更具体地，如图8A所示，SOI晶片800包括硅底层805、二氧化硅中间层810和硅顶层815，然而，其它实施例可以使用不同材料和/或配置的晶片。在SOI晶片800的顶面825上沉积第一氮化硅层820。可选地，可以在氮化硅层之前首先沉积二氧化硅层(图8A中未示出)。在图8B中，在晶片的顶面中形成多个沟槽830。在一些实施例中，可以使用划片机、湿法或干法蚀刻工艺或其它合适的工艺来形成沟槽。如上所述，在一些实施例中，沟槽830可以沿着管芯框架区域中的每个划片道的任一侧以垂直布置形成(参见图3A和相关讨论)，然而，在其它实施例中，沟槽可以形成在其它合适的位置。
在图8C中，填充材料835(其可以是二氧化硅)用于填充沟槽830，并且随后可以使用例如CMP工艺来平坦化SOI晶片800。在图8D中，第二氮化硅层840沉积在第一氮化硅层820上，形成均匀的氮化硅层。可以重复氮化硅沉积和去除过程以形成任何合适厚度的氮化硅层。在一些实施例中，可以在该过程中采用一个或多个退火过程以释放氮化硅层内的应力和/或改善层之间的键合。在一些实施例中，沟槽830的存在可以足够地减轻沉积的氮化硅膜中的应变，从而可以在一个沉积步骤中生长合适厚度的氮化硅层。
应当理解，图8A-8D所示的过程是说明性的，并且可以进行变化和修改。可以并行地执行按顺序描述的步骤，可以改变步骤的次序，并且可以修改、组合、添加或省略步骤。
图9A-9F示出了可用于在晶片上形成氮化硅层的实施例的顺序步骤。与图9A-图9F中的前述实施例相比，在该实施例中，氮化硅层被沉积在晶片的被去除的表面上，并且氮化硅层也被沉积在被保留的下层上，如下面更详细地解释的。
如图9A所示，提供了具有在顶面910中形成的一个或更多个凹陷区域905的晶片900。凹陷区域905可以用湿法或干法蚀刻工艺或任何其它合适的工艺形成。晶片900可以是硅、SOI、或任何其它配置，其中一些在上面更详细地描述。在进一步的实施例中，晶片900可以包括在顶面上的原硅酸四乙酯(TEOS)层，其中在顶面中形成凹陷区域905。
在图9B中，沉积了氮化硅层915，该氮化硅层915在顶层915a和下层915b(例如，形成在凹陷中)之间进行了划分。在一些实施例中，可以使用PVD工艺，使得在一个或多个凹陷区域905的侧壁上几乎不沉积或不沉积氮化硅。在其它实施例中，可使用任何合适的沉积工艺。通过沉积氮化硅层915(其被分解成顶层915a和下层915b)(例如，氮化硅层不是连续的)，可以减小氮化硅层和晶片900之间的应变。在一些实施例中，氮化硅层915可以是大约800纳米厚。
在图9C中，牺牲氧化物层920(诸如二氧化硅)可用于覆盖晶片的整个顶面，包括氮化硅顶层915a和氮化硅下层915b。在图9D中，晶片的顶面可以被抛光，例如用CMP抛光，并且可以从氮化硅的顶层915a的顶面去除牺牲氧化物920。在图9E中，可以去除氮化硅顶层。在一些实施例中，可以用热磷酸或其它合适的方法进行去除。在图9F中，晶片的顶面可以被抛光，例如用CMP抛光，暴露现在与晶片的其它部分共面的氮化硅下层。如上所述，然后可以在氮化硅上形成附加层和/或器件。
应当理解，图9A-9F中所示的方法是说明性的，并且可以进行变化和修改。可以并行地执行按顺序描述的步骤，可以改变步骤的次序，并且可以修改、组合、添加或省略步骤。
在其它实施例中，碳化硅的选择性沉积可用于将氮化硅层的生长图案化。更具体地，碳化硅上的氮化硅生长明显慢于其它表面(例如硅或二氧化硅)上的氮化硅生长。在该实施例中，不期望氮化硅的区域被碳化硅覆盖。例如，在一个实施例中，在氧化硅和/或硅上生长的氮化硅层大约为100纳米，并且在碳化硅区上的相应生长大约为10-20纳米。如果需要更大厚度的氮化硅，则可以去除沉积在碳化硅上的氮化硅，并且可以重复生长过程。
如受益于本公开内容的本领域技术人员所理解的，可以使用其它材料代替上述示例材料。例如，在一些实施例中，可以使用其它电介质来包围氮化硅，例如但不限于二氧化硅、氧化铝、氧氮化硅、碳化硅、碳氧化硅(SiOC，siliconoxycarbide)或氮碳氧化硅(SiOCN，silicon-oxynitride-carbide)。在另一个实例中，用其它合适的材料例如硅、SiON或SiOCN代替氮化硅。
为了简单起见，没有描述包括清洗、干燥、退火等的各种工艺步骤，但是对于受益于本公开的本领域普通技术人员来说是明了的，并且在本公开的范围内。
在前面的说明书中，已经参考多个具体细节描述了本公开的实施例，这些具体细节可以在不同的实现方式之间变化。因此，说明书和附图被认为是说明性的而不是限制性的。本公开范围的唯一和排他性的指示、以及申请人意图作为本公开范围的内容，是从本申请发布的一组权利要求的文字和等同范围，这些权利要求以特定的形式发布，包括任何随后的修正。在不脱离本公开的实施例的精神和范围的情况下，特定实施例的具体细节可以以任何合适的方式组合。
另外，空间上相关的术语，例如“底部”或“顶部”等可用于描述元件和/或特征与一个或多个其他元件和/或一个或多个其他特征的关系，例如，如图中所示。应当理解，空间上相关的术语旨在包括除了图中所示的取向之外的使用和/或操作中的器件的不同取向。例如，如果图中的器件被翻转，则被描述为“底部”表面的元件可以被定向在其它元件或特征的“上方”。该装置可以以其它方式定向(例如，旋转90度或在其它方向)，并且本文使用的空间上相关的描述符相应地进行解释。

Claims (22)

1.一种方法，包括：
提供硅晶片；
在所述硅晶片上沉积氮化硅层的第一部分；
沿着一个或更多个划片道选择性地去除所述氮化硅层的所述第一部分的第一区域，以在所述氮化硅层的所述第一部分的区域之间限定一个或更多个第一间隙；
在所述氮化硅层的所述第一部分上沉积第一填充材料并且将所述第一填充材料沉积到所述一个或更多个第一间隙中；
对所述氮化硅层的所述第一部分的顶面进行平坦化，使得所述一个或更多个第一间隙内的所述第一填充材料与所述氮化硅层的所述第一部分的所述顶面共面；
沉积所述氮化硅层的第二部分，使得其延伸跨越所述氮化硅层的所述第一部分并跨越设置在所述一个或更多个第一间隙内的所述第一填充材料；
沿着所述划片道中的所述一个或更多个划片道选择性地去除所述氮化硅层的所述第二部分的第二区域，以在所述氮化硅层的所述第二部分的区域之间限定一个或更多个第二间隙；
在所述氮化硅层的所述第二部分上沉积第二填充材料并且将所述第二填充材料沉积到所述一个或更多个第二间隙中；
将所述氮化硅层的所述第二部分的顶面平坦化，使得所述一个或更多个第二间隙内的所述第二填充材料与所述氮化硅层的所述第二部分的所述顶面共面；
在所述氮化硅层的所述第二部分的所述顶面上形成一个或更多个附加层；和
在所述一个或更多个附加层上形成一个或更多个光学器件。
2.根据权利要求1所述的方法，其中，所述一个或更多个划片道包括一组划片道，沿着所述一组划片道限定所述一个或更多个第一间隙和所述一个或更多个第二间隙。
3.根据权利要求2所述的方法，其中，所述组包括所述一个或更多个划片道中的每一者之间的重复间隔。
4.根据权利要求1所述的方法，其中，所述一个或更多个划片道包括没有间隙的一组划片道。
5.根据权利要求1所述的方法，其中，使用划片机或蚀刻工艺选择性地去除一个或更多个所述第一区域和一个或更多个所述第二区域。
6.根据权利要求1所述的方法，其中，所述硅晶片包括绝缘体上硅系列层。
7.一种方法，包括：
在半导体晶片的顶面上沉积第一氮化硅层；
在所述第一氮化硅层中形成一个或更多个第一间隙；
在所述第一氮化硅层上沉积第一填充材料；
将所述第一氮化硅层平坦化；
在所述第一氮化硅层上沉积第二氮化硅层；
在所述第二氮化硅层中形成一个或更多个第二间隙；
在所述第二氮化硅层上沉积第二填充材料；和
将所述第二氮化硅层平坦化。
8.根据权利要求7所述的方法，其中，所述半导体晶片包括硅晶片。
9.根据权利要求7所述的方法，其中，使用划片机或蚀刻工艺形成所述一个或更多个第一间隙和所述一个或更多个第二间隙。
10.根据权利要求7所述的方法，其中，所述一个或更多个第一间隙和所述一个或更多个第二间隙沿一个或更多个划片道形成。
11.根据权利要求10所述的方法，其中，所述一个或更多个划片道包括一组划片道，沿着所述一组划片道形成所述一个或更多个第一间隙和所述一个或更多个第二间隙。
12.根据权利要求11所述的方法，其中，所述组包括所述一个或更多个划片道中的每一者之间的重复间隔。
13.根据权利要求10所述的方法，其中，所述一个或更多个划片道包括没有间隙的一组划片道。
14.根据权利要求7所述的方法，其中，所述一个或更多个第一间隙和所述一个或更多个第二间隙在跨越所述半导体晶片限定的半导体管芯的一个或更多个有源区内形成。
15.根据权利要求7所述的方法，其中，所述第一填充材料和所述第二填充材料包括可流动的二氧化硅。
16.根据权利要求7所述的方法，其中，所述半导体晶片包括绝缘体上硅系列层。
17.根据权利要求7所述的方法，还包括：在所述第二氮化硅层上沉积一个或更多个附加层，并且在所述一个或更多个附加层上形成一个或更多个光学器件。
18.一种晶片，包括：
硅层；
所述硅层上的氮化硅层，其中所述氮化硅层在所述氮化硅层的区域之间限定一个或更多个间隙；和
二氧化硅，其设置在所述一个或更多个间隙内并且具有与所述氮化硅层的顶面共面的顶面。
19.根据权利要求18所述的晶片，其中，所述晶片包括绝缘体上硅系列层。
20.根据权利要求18所述的晶片，其中，还包括由划片道分隔开的管芯区域的阵列。
21.根据权利要求20所述的晶片，其中，所述一个或更多个间隙是沿着所述划片道中的一个或更多个划片道限定的。
22.根据权利要求20所述的晶片，其中，所述一个或更多个间隙被限定在所述管芯区域中的一个或更多个管芯区域内。
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