CN116034641A - 集成电路系统的导电通孔、包括存储器单元串的存储器阵列、形成集成电路系统的导电通孔的方法，以及形成包括存储器单元串的存储器阵列的方法 - Google Patents

集成电路系统的导电通孔、包括存储器单元串的存储器阵列、形成集成电路系统的导电通孔的方法，以及形成包括存储器单元串的存储器阵列的方法 Download PDF

Info

Publication number
CN116034641A
CN116034641A CN202180046104.4A CN202180046104A CN116034641A CN 116034641 A CN116034641 A CN 116034641A CN 202180046104 A CN202180046104 A CN 202180046104A CN 116034641 A CN116034641 A CN 116034641A
Authority
CN
China
Prior art keywords
elemental form
liner
metal
vertically elongated
lower portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202180046104.4A
Other languages
English (en)
Inventor
王宜平
J·D·格林利
C·豪德
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN116034641A publication Critical patent/CN116034641A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种用于形成集成电路系统的导电通孔的方法包括在竖向细长开口的侧壁上方侧向形成衬里。所述衬里包括元素形态硅。在所述竖向细长开口中离子植入所述衬里的最上部分的所述元素形态硅。相对于所述衬里的处于所述最上部分下方的下部部分的不经历所述离子植入的所述元素形态硅，选择性地蚀刻所述衬里的所述最上部分的所述经离子植入的元素形态硅。使所述衬里的所述下部部分的所述元素形态硅与金属卤化物反应以形成所述竖向细长开口的下部部分中的元素形态金属，所述元素形态金属是来自所述金属卤化物的金属。在所述竖向细长开口中在所述元素形态金属顶上并且直接抵靠所述元素形态金属形成导电材料。本文公开了其它实施例，包含独立于方法的结构。

Description

集成电路系统的导电通孔、包括存储器单元串的存储器阵列、形成集成电路系统的导电通孔的方法，以及形成包括存储器单元串的存储器阵列的方法
技术领域
本文所公开的实施例涉及集成电路系统的导电通孔、包括存储器单元串的存储器阵列、形成集成电路系统的导电通孔的方法，以及形成包括存储器单元串的存储器阵列的方法。
背景技术
存储器是一种类型的集成电路系统且用于计算机系统中以存储数据。存储器可被制造成个体存储器单元的一或多个阵列。可使用数字线(其也可称作位线、数据线或感测线)和存取线(其也可称作字线)对存储器单元进行写入或从中进行读取。感测线可沿着阵列的列使存储器单元以导电方式互连，并且存取线可沿着阵列的行使存储器单元以导电方式互连。每个存储器单元可通过感测线和存取线的组合唯一地寻址。
存储器单元可为易失性、半易失性或非易失性的。非易失性存储器单元可在不通电的情况下将数据存储很长一段时间。非易失性存储器通常被指定为具有至少约10年保持时间的存储器。易失性存储器会消散，且因此经刷新/重写以维持数据存储。易失性存储器可具有数毫秒或更短的保留时间。无论如何，存储器单元被配置成以至少两个不同可选状态保留或存储存储器。在二进制系统中，状态被认为是“0”或“1”。在其它系统中，至少一些个体存储器单元可经配置以存储两个以上电平或状态的信息。
场效应晶体管是可用于存储器单元中的一种类型的电子组件。这些晶体管包括其间具有半导电沟道区的一对导电源极/漏极区。导电栅极邻近于沟道区且通过薄的栅极绝缘体与沟道区分离。向栅极施加合适的电压允许电流通过沟道区从源极/漏极区中的一者流动到另一者。当从栅极去除电压时，大大地防止了电流流动通过沟道区。场效应晶体管还可包含额外结构，例如，作为栅极绝缘体与导电栅极之间的栅极构造的部分的可逆可编程电荷存储区。
快闪存储器是一种类型的存储器，且大量用于现代计算机和装置中。例如，现代个人计算机可使BIOS存储在快闪存储器芯片上。作为另一实例，越来越常见的是，计算机和其它装置利用呈固态硬盘的快闪存储器替代传统的硬盘驱动器。作为又一实例，快闪存储器在无线电子装置中普及，这是因为快闪存储器使制造商能够在新的通信协议变得标准化时支持所述新的通信协议，且使制造商能够提供针对增强特征远程升级装置的能力。
NAND可以是集成式快闪存储器的基本架构。NAND单元装置包括与存储器单元的串联组合进行串联耦合的至少一个选择装置(且所述串联组合通常称为NAND串)。NAND架构可按三维布置配置，其包括竖直堆叠的存储器单元，所述竖直堆叠的存储器单元单独地包括可逆地可编程的竖直晶体管。控制件或其它电路系统可形成于竖直堆叠的存储器单元之下。其它易失性或非易失性存储器阵列架构也可包括单独地包括晶体管的竖直堆叠式存储器单元。
存储器阵列可布置于存储器页、存储器块和部分块(例如，子块)和存储器平面中，例如，如第2015/0228651号、第2016/0267984号和第2017/0140833号美国专利申请公开案中的任一个中所展示和描述。存储器块可至少部分地限定竖直堆叠的存储器单元的个别字线层面中的个别字线的纵向轮廓。与这些字线的连接可在竖直堆叠的存储器单元的阵列的末端或边缘处所谓的“阶梯状结构”中发生。阶梯结构包含限定个别字线的接触区的个别“台阶”(替代地被称为“梯级”或“阶梯”)，竖向延伸的导电通孔接触所述接触区以提供对字线的电存取。
附图说明
图1是根据本发明的实施例的处于处理中的衬底的一部分穿过图2中的线1-1截取的横截面示意图。
图2是穿过图1中的线2-2截取的横截面示意图。
图3-5是图1和2的部分的放大视图。
图6-14是根据本发明的一些实施例的处理中的图1-5的构造或其部分的示意性连续截面图、展开图、放大图和/或部分图。
图15-21示出本发明的替代实例方法和/或结构实施例。
具体实施方式
本发明的实施例的动机是克服与形成高导电通孔相关的问题，不过本发明不限于此。举例来说，在如上文所描述的存储器电路系统的制造中，导电通孔形成为将不同高程的不同电子组件电耦合在一起。随着集成电路竖直生长，导电通孔的高度也竖直增长。可能具有挑战性的是填充将在其中收纳导电通孔的高长宽比的高触点开口。当需要导电通孔材料具有大的晶粒大小并且在导电通孔中不形成空隙空间的情况下尤其如此。大的晶粒大小往往会增加固有导电性。空隙空间的存在最好的情况是会降低导电性，更糟糕的是可能会导致电路系统不可操作。
本发明的实施例涵盖用于形成存储器阵列的方法，所述存储器阵列为例如NAND或其它存储器单元的阵列，其在阵列下可具有至少一些外围控制电路系统(例如阵列下CMOS)。本发明的实施例涵盖所谓的“后栅”或“替换栅”处理、所谓的“先栅”处理，以及不论是现有的还是未来开发的都与晶体管栅极的形成时间无关的其它处理。本发明的实施例还涵盖与制造方法无关的存储器阵列(例如，NAND架构)。然而，本发明涵盖形成任何现有或未来开发的集成电路系统的导电通孔。本发明的实施例也涵盖与制造方法无关的集成电路系统的导电通孔。参考图1-14描述第一实例方法实施例。
图1-5示出具有阵列12的实例构造10，在所述阵列中已形成晶体管和/或存储器单元56的竖向延伸串49。此包含具有导电/导体/传导、半导电/半导体/半传导或绝缘/绝缘体/隔绝(即，其中以电学方式)材料中的任何一或多种材料的基底衬底11。各种材料竖向形成于基底衬底11上方。材料可图1-5所描绘的材料的旁边、竖向向内或竖向向外。例如，可以在基础衬底11上方、周围或内部的某处提供集成电路系统的其它部分或全部制造的组件。还可以制造用于操作存储器单元竖向延伸串的阵列(例如，阵列12)内的组件的控制和/或其它外围电路系统，并且所述系统可以或可以不完全或部分地在阵列或子阵列内。此外，也可相对彼此独立地、先后地或以其它方式制造和操作多个子阵列。在此文件中，“子阵列”也可视为阵列。
包括导体材料17的导体层面16已形成于衬底11上方。导体层面16可包括用于控制对将在阵列12内形成的晶体管和/或存储器单元的读取和写入存取的控制电路系统(例如外围阵列下电路系统和/或公共源极线或板)的部分。包括竖直交替的绝缘层面20和导电层面22的堆叠18形成于导体层面16方。在一些实施例中，导电层面22被称作第一层面22，且绝缘层面20被称作第二层面20。层面20和22中的每一个的实例厚度是22到60纳米。与一或多个其它层面20和/或22相比，实例最上层面20可较厚/最厚。仅展示少量的层面20和22，其中堆叠18更可能包括几十、一百或更多(等)个层面20和22。可以是或可以不是外围和/或控制电路系统的部分的其它电路系统可处于导体层面16与堆叠18之间。举例来说，此类电路系统的导电材料和绝缘材料的多个竖直交替层面可在最下部导电层面22下方和/或在最上部导电层面22上方。举例来说，一或多个选择栅极层面(未示出)可在导体层面16与最下部导电层面22之间，且一或多个选择栅极层面可在导电层面22的最上部(未示出)上方。替代地或另外，所描绘的最上部和最低导电层面22中的至少一个可以是选择栅极层面。实例绝缘层面20包括绝缘材料24(例如，二氧化硅和/或可具有一或多种成分的其它材料)。
穿过绝缘层面20和导电层面22到导体层面16(例如通过蚀刻)形成沟道开口25。沟道开口25可随着在堆叠18中移动更深而径向向内逐渐变窄(未示出)。在一些实施例中，沟道开口25可如所展示进入导体层面16的导体材料17，或可止于顶部(未示出)。替代地，作为实例，沟道开口25可止于最下部绝缘层面20顶上或内部。使沟道开口25至少延伸到导体层面16的导体材料17的原因是，在期望此类连接时，确保沟道材料与导体层面16直接电耦合而不使用替代处理和结构来实现这一点。蚀刻终止材料(未示出)可在导体层面16的导体材料17内或顶上，以在有此类期望时有助于相对于导体层面16终止对沟道开口25的蚀刻。此类蚀刻停止材料可以是牺牲性或非牺牲性的。作为实例且仅为了简洁起见，沟道开口25展示为布置在每一行四个和五个开口25的交错行的群组或列中且布置在侧向间隔开的存储器块58中。在此文档中，“块”一般包含“子块”。存储器块58可被视为在纵向上为细长的并且例如沿着方向55定向。可使用任何替代性现有或将来开发的布置和构造。
实例存储器块58示出为至少部分地由形成(例如，通过各向异性蚀刻)到堆叠18中的水平细长的沟槽40界定。沟槽40通常将宽于下部沟道开口25(例如，10倍到20倍宽，但为简洁起见图1和2中未示出此类较宽程度)。沟槽40可具有直接抵靠导体层面16的导体材料17(例如，顶上或内)的相应底部(如所展示)，或可具有在导体层面16的导体材料17上方的相应底部(未示出)。居间材料57在堆叠18中的沟槽40中，且可在侧向紧邻的存储器块58之间提供侧向电隔离(绝缘)。这可包含绝缘、半导电和传导材料中的一或多种，且无论如何，可促进成品电路系统构造中导电层面22相对于彼此的短接。实例绝缘材料是SiO2、Si3N4、Al2O3和未掺杂多晶硅中的一或多种。
晶体管沟道材料可竖向地沿着绝缘层面和导电层面形成于个别沟道开口中，因此包括与导体层面中的导体材料直接电耦合的个别沟道材料串。正在形成的实例存储器阵列的个别存储器单元可包括栅极区(例如控制栅极区)和侧向处于栅极区与沟道材料之间的存储器结构。在一个此类实施例中，存储器结构形成为包括电荷阻挡区、存储材料(例如，电荷存储材料)、绝缘电荷传递材料。个别存储器单元的存储材料(例如，浮动栅极材料，如经掺杂或未掺杂的硅，或电荷捕集材料，如氮化硅、金属点等)竖向地沿着个别电荷阻挡区。电荷沟道绝缘材料(例如，具有包夹在两个绝缘体氧化物[例如，二氧化硅]之间的含氮材料[例如，氮化硅]的带隙工程化结构)侧向处于沟道材料与存储材料之间。
图1-5示出一个实施例，其中电荷阻挡材料30、存储材料32和电荷沟道材料34已竖向地沿着绝缘层面20和导电层面22形成于个别沟道开口25中。如所示，可通过例如在堆叠18上方和个别沟道开口25内沉积所述晶体管材料的相应薄层，随后将这类薄层往回至少平坦化到堆叠18的顶表面，以此形成晶体管材料30、32和34(例如，存储器单元材料)。
沟道材料36还竖向地沿着绝缘层面20和导电层面22形成于沟道开口25中且在一个实施例中包括个别操作性沟道材料串53，所述沟道材料串具有存储器单元材料(例如，30、32和34)且绝缘层面20中的材料24水平处于紧邻的沟道材料串53之间。归因于比例，材料30、32、34和36在图1和2中共同展示且仅指定为材料37。实例沟道材料36包含适当掺杂的晶体半导体材料，例如一或多种硅、锗和所谓的第III/V族半导体材料(例如，GaAs、InP、GaP和GaN)。材料30、32、34和36中的每一种的实例厚度是25到100埃。可进行冲孔蚀刻以从沟道开口25的基底移除材料30、32和34以暴露导体层面16，使得沟道材料36直接抵靠导体层面16的导体材料17。此类冲压蚀刻可相对于材料30、32和34中的每一种单独地发生(如所展示)，或可在材料34的沉积之后相对于所有材料共同发生(未示出)。替代地且仅借助于实例，可不进行冲压蚀刻，并且沟道材料36可仅通过单独的导电互连件(未示出)直接电耦合到导体层面16的导体材料17。
实例导电层面22包括导电材料48，所述导电材料是个别导电线29(例如，字线)的部分，所述个别导电线也是个别晶体管和/或存储器单元56的竖向延伸串49的部分。可在形成导电材料48之前形成薄的绝缘衬里(例如，Al2O3，未示出)。晶体管和/或存储器单元56的大致位置在图5中用括号指示，而一些在图1-4中用虚线轮廓指示，其中晶体管和/或存储器单元56在所描绘的实例中基本上是环状或环形的。替代地，晶体管和/或存储器单元56可相对于个别沟道开口25不完全环绕，使得每个沟道开口25可具有两个或更多个竖向延伸串49(例如，在个别导电层面中，多个晶体管和/或存储器单元围绕个别沟道开口，其中个别导电层面中可能是每沟道开口多个字线，未示出)。导电材料48可被视为具有对应于个别晶体管和/或存储器单元56的控制栅极区52的末端50(图5)。在所描绘的实施例中，控制栅极区域52包括个别导电线29的个别部分。材料30、32和34可视为侧向地位于控制栅极区52与沟道材料36之间的存储器结构65。
电荷阻挡区(例如，电荷阻挡材料30)处于存储材料32与各个控制栅极区52之间。电荷阻挡件在存储器单元中可具有以下功能：在编程模式下，电荷阻挡件可阻止电荷载子流出存储材料(例如，浮动栅极材料、电荷捕集材料等)流向控制栅极，且在擦除模式下，电荷阻挡件可阻止电荷载子从控制栅极流入电荷存储材料。因此，电荷阻挡可用以阻挡个别存储器单元的控制栅极区与存储材料之间的电荷迁移。如所示的实例电荷阻挡区域包括绝缘体材料30。借助于其它实例，电荷阻挡区域可包括存储材料(例如，材料32)的侧向(例如，径向)外部部分，其中此存储材料为绝缘的(例如，在绝缘存储材料32与传导材料48之间不存在任何不同成分材料的情况下)。无论如何，作为额外实例，控制栅极的存储材料和导电材料的界面可足以在不存在任何单组成物绝缘体材料30的情况下充当电荷阻挡区。此外，导电材料48与材料30(如果存在)的界面结合绝缘体材料30可一起充当电荷阻挡区，且替代地或另外可充当绝缘存储材料(例如氮化硅材料32)的侧向外部区。实例材料30是氧化铪和二氧化硅中的一或多个。
在一个实施例中且如所展示，沟道材料串53个别地包括圆筒形壳体，其中存储材料(例如32)在此类圆筒形壳体的径向外部。替代地，且仅作为举例，沟道材料串可以是具有径向完全横跨的沟道材料的实心柱(未示出)。在实例实施例中，绝缘体材料38(例如，旋涂电介质、二氧化硅和/或氮化硅)已沉积在最上面的第二层面20的顶部，且在径向上沉积在沟道材料串53的圆筒形壳体的内部。
针对如上文所描述的实例集成电路的导电通孔的制造继续进行论述，且不考虑导电通孔何时形成。在此特定实例中，形成的导电通孔将包括延伸穿过堆叠18的穿阵列通孔(TAV)。针对单个TAV的制造继续进行论述，不过更有可能同步形成多个TAV。另外，这类TAV有可能形成于衬底构造的不同区中，例如穿过形成于其中的台阶和/或穿过顶峰和/或穿过阶梯状结构的平台或阶梯状结构之间的平台形成于阶梯状区中。另外，根据本发明的实施例的导电通孔可形成为除所描述的电路系统中的TAV以外的TAV，举例来说，形成为与阶梯状结构的个别台阶的导电部分直接电接触(例如，不延伸到完全穿过堆叠18)的导电通孔。如上文另外陈述，本发明的方法和结构实施例包括形成导电通孔和与任何其它现有或未来开发的集成电路系统中的方法无关的导电通孔。
参考图6和7，其示出其中具有居间材料57的沟槽40的仅一小部分的放大部分。已经形成从中穿过并到达导体层面16的竖向细长开口21。如上文所陈述，沟槽40的宽度通常是沟道开口25的宽度的约10到20倍，为图式简洁起见，在图1-5中未示出。仅借助于实例，开口21的直径可为沟道开口25的直径的大约一到四倍。开口21可被视为具有侧壁23。在一个实施例中，开口21形成为至少部分地穿过堆叠18，且在一个此类实施例中并如所示，形成为穿过堆叠18。居间材料57可被视为包括从开口21径向向外的顶表面54。
参考图8和9，衬里80已侧向形成于开口21的侧壁23上方。衬里80包括元素形态的硅35，例如，呈多晶、单晶和/或非晶形式中的一或多个。在一个实施例中且如所示出，衬里80包括从元素形态硅35径向向外的金属材料33(例如，TiN)并且在一个实施例中，包括从金属材料33径向向外的绝缘体材料31(例如，SiO2和/或Si3N4)。可设置绝缘体材料31以遮罩/隔绝正在形成的导电通孔以免与构造10的除了示出为在其中开口21通过导电材料(未示出)时所在的部分以外的其它部分中的导电材料(例如，48)短接。借助于实例，绝缘体材料31可沉积为薄层以为开口21加衬且此后经历无掩模的各向异性隔片式蚀刻以大致移除超过水平表面的部分，进而暴露导体层面16的导体材料17。无论如何且在如所示出的一个实施例中，元素形态硅35已经形成于开口21的底部上方的中心，借此一开始形成的衬里80具有向上敞开的容器形状。进而，衬里80具有从容器侧壁47径向内侧收纳的容器底部46，其中容器底部46包括元素形态硅35。无论如何且在一个实施例中，如所示出，衬里80已从开口21径向向外形成于在其中收纳开口21的材料57的顶表面54上方。
参考图10，衬里80的最上部部分41的元素形态硅35已经离子植入(如由元素形态硅35中的点画所指示)于开口21中。在所描绘的实例中，最上部分41下方的下部部分43的元素形态硅35尚未经历这类离子植入。在开口21中，最上部分41和下部部分43可具有相对于彼此不同的高度(如所示)或可具有相对于彼此相同的高度(未示出)。这部分地可取决于例如离子植入的剂量和能量且不管这类离子植入是竖直还是与竖直方向成角度的。图10示出实例实施例，其中离子植入与竖直方向成角度(由箭头59指示)，使得下部部分43的元素形态硅35(例如，元素形态硅35的容器底部46)不会经历这类离子植入。无论如何，在一个实施例中且如所示出，离子植入已进行到从开口21径向向外的衬里80的元素形态硅35中。无论如何，离子植入理想地引起足够的晶格损坏和一定程度的元素形态硅非晶化，同时不会使元素形态硅更多地化学互联。在一个实施例中，离子植入是来自As、Ge、Ar、In、Sb和BF2中的至少一种。
参考图11，已相对于衬里80的下部部分43的不经历这类离子植入的元素形态硅35选择性地蚀刻衬里80的最上部分41(未示出)的经离子植入的元素形态硅35。在一个实施例中，蚀刻包括使用H3PO4(例如，在100℃到200℃下并且在室压下)。另外在一个实施例中且如所示出，这类蚀刻已移除在堆叠18顶上从开口21径向向外的衬里80的那个部分(未示出)的元素形态硅35。
参考图12和13，衬里80的下部部分43的元素形态硅35(未示出)与金属卤化物反应以在开口21的下部部分(例如，43)中形成元素形态金属44，其中元素形态金属44是来自金属卤化物的金属(即，金属元素[s])。举例来说，金属卤化物可与元素形态硅反应以形成气态卤化硅，留下实心元素形态金属44。若存在也是极少元素形态金属44(所示出的是不存在)形成于元素形态硅上方。无论如何，在一个实施例中，金属卤化物是氟化物和氯化物中的至少一种，并且在一个实施例中，金属是W、Mo、Nb、Ni、Co和Ta中的至少一种。在一个实施例中，金属卤化物包括WF6且元素形态金属是W。元素形态硅暴露于金属卤化物可在任何合适的熔炉或其它处理器中，且在使用或不使用等离子的情况下发生。仅作为一个实例，条件包含从150℃到500℃的子状态温度和从1mTorr到100Torr的压力。
导电材料形成于开口21中在元素形态金属44顶上并直接抵靠元素形态金属44。这可通过任何现有或未来开发的方式，例如通过化学气相沉积、原子层沉积、溅射等，包含其任何组合进行。图14示出导电材料45在开口21中在元素形态金属44顶上并直接抵靠元素形态金属44的后续形成。导电材料45可最初沉积为过填充开口21的剩余体积并且沉积在堆叠18顶上开口21外部，接着往回至少抛光到堆叠18的顶表面，因此形成导电通孔/TAV 75。
在一个实施例中，导电材料45包括直接抵靠元素形态金属44的金属材料，且在一个实施例中，金属材料45是元素形态金属(例如意在由材料44&45之间的虚线界面所示)。在一个实施例中，开口21的下部部分43中的元素形态金属44和导电材料45的元素形态金属是结晶体且具有相对于彼此不同的结晶相。举例来说，元素形态W可处于阿尔法相或贝塔相。如上文所描述，元素形态硅与金属卤化物反应将形成贝塔相W，而化学气相沉积例如往往会形成阿尔法相W。因此，且无论如何，可制造具有不同的上部结晶相和下部结晶相的导电通孔，例如以实现成品导电通孔的不同导电属性或其它属性。
如本文中关于其它实施例展示和/或描述的任何其它属性或方面可用于参考上文实施例展示和描述的实施例中。
接下来参考图15和16描述上文所描述的实例处理的替代实例处理。在适当时使用上文所描述实施例的相同标号，其中用后缀“a”或用不同标号指示某些构造差异。首先参考图15，其在处理顺序上与图10所示的处理顺序对应。此处，离子植入(由竖直箭头59指示)竖直进行，借此这类离子植入也进行到衬里80的下部部分43a的容器底部46的元素形态硅35中并且还进行到最上部分41a中。构造10a中的经离子植入的最上部分41a的深度可能与构造10中的经离子植入的最上部分41的深度不一样大。
参考图16，当蚀刻衬里80的最上部分41a的经离子植入的元素形态硅35时，蚀刻掉经离子植入的容器底部46(未示出)。如上文所描述，随后可进行处理。
可使用如本文关于其它实施例示出和/或描述的任何其它属性或方面。
参考图17-19描述构造10b中的另一替代实例实施例。已在适当时使用来自上文所描述的实施例的相同编号，其中用后缀“b”或用不同编号指示一些构造差异。图17和18示出图12和13所示的处理的替代性处理。此处，衬里80b在与金属卤化物反应之后包括从元素形态金属44径向向外并直接抵靠的金属硅化物60，其中金属硅化物60的金属是来自金属卤化物的金属(即，金属元素[s])。在一个此类实施例中且如所示出，衬里80b在反应之后包括径向夹在金属材料33和元素形态金属44之间的金属硅化物60。图19示出对应于图14的处理的后续处理，产生导电通孔/TAV 75b。可使用如本文关于其它实施例示出和/或描述的任何其它属性或方面。
图20和21示出关于构造10c描述的替代实施例的相关处理。在适当时使用上文所描述实施例的相同标号，其中用后缀“c”或用不同标号指示某些构造差异。图20示出紧跟在图8(或图10或15)所示的处理步骤之后的处理步骤。此处，离子植入可能不进行到衬里80的最上部分41/41a(未示出)中，而是实际上，在一个实施例中，衬里80的最上部分和下部部分的元素形态硅(例如，如图8中所示)具有相对于彼此相同的组成物。图20示出最上部分的元素形态硅已经历相对于衬里80的下部部分43c的元素形态硅的非选择性蚀刻。这可移除容器底部46(未示出)或可能不移除容器底部46(如所示)，例如取决于使用的蚀刻技术。举例来说，元素形态硅35的常规湿式各向同性或各向异性蚀刻有可能移除容器底部46。替代地，借助于实例，使用氟自由基的无偏置蚀刻(例如，压力从1mTorr到10托，温度从200℃到500℃)可具有蚀刻实例容器形状的侧壁而不蚀刻其底部的效应。这类例子中，可例如从CF4、NF3、BF3和F2中的任一或多种产生氟自由基。图21示出对应于图14的处理的后续处理，产生导电通孔/TAV 75c。可使用如本文关于其它实施例示出和/或描述的任何其它属性或方面。
替代地或另外地考虑，上述实施例示出开口21中的衬里的最上部分的元素形态硅相对于衬里的处于最上部分下方的下部部分的元素形态硅的竖直凹进。在一个此类实施例中，衬里80的最上部分的元素形态硅和下部部分的元素形态硅具有相对于彼此不同的组成物(例如，图10和15)，且所述竖直凹进包括相对于衬里的下部部分的元素形态硅选择性地蚀刻衬里的最上部分的元素形态硅。在一个此类实施例中，不同的组成物是由在衬里已经形成(例如，通过离子植入)之后所述衬里的最上部分的元素形态硅的组成物改变引起的。替代地，所述不同的组成物可由在衬里的最上部分的元素形态硅的沉积期间沉积条件的改变(例如，修改馈入气体的类型或数量)引起。可使用如本文关于其它实施例示出和/或描述的任何其它属性或方面。
替代实施例构造可由上文所描述的方法实施例或以其它方式产生。无论如何，本发明的实施例涵盖与制造方法无关的集成电路系统的导电通孔和存储器阵列。然而，这类导电通孔和存储器阵列可具有如本文中在方法实施例中所描述的属性中的任一个。同样，上文所描述的方法实施例可并入有、形成和/或具有相对于装置实施例描述的任一属性。
在一个实施例中，集成电路系统的导电通孔(例如，75、75a、75b、75c)包括竖向细长的结晶体金属材料(例如，44、45、60、33)。竖向细长的结晶体金属材料包括处于下部部分正上方并且直接抵靠下部部分的上部部分，其中所述上部部分和所述下部部分包括相对于彼此不同的结晶相。可使用如本文关于其它实施例示出和/或描述的任何其它属性或方面。
在一个实施例中，集成电路系统的导电通孔(例如，75b)包括竖向细长的结晶体金属材料(例如，44、45、60、33)。竖向细长金属材料包括处于下部部分正上方并且直接抵靠下部部分的上部部分。下部部分具有包括金属硅化物的径向外部部分(例如，60)和包括是与金属硅化物的金属相同的金属的元素形态金属的径向最内部分(例如，44)。在一个实施例中，上部部分的竖向细长金属材料与下部部分的竖向细长金属材料是结晶体并且具有相对于彼此不同的结晶相。可使用如本文关于其它实施例示出和/或描述的任何其它属性或方面。
在一个实施例中，包括存储器单元(例如56)串(例如49)的存储器阵列(例如12)包括侧向间隔开的存储器块(例如58)，所述存储器块个别地包括竖直堆叠(例如18)，所述竖直堆叠包括交替的绝缘层面(例如20)和导电层面(例如22)。存储器单元(例如，56)的沟道材料串(例如，53)延伸穿过绝缘层面和导电层面。导电通孔(例如，75、75a、75b、75c)延伸穿过绝缘层面和导电层面中的至少一些。导电通孔包括竖向细长的结晶体金属材料(例如，44、45、60、33)。竖向细长的结晶体金属材料包括处于下部部分正上方并且直接抵靠下部部分的上部部分，其中所述上部部分和所述下部部分包括相对于彼此不同的结晶相。可使用如本文关于其它实施例示出和/或描述的任何其它属性或方面。
在一个实施例中，包括存储器单元(例如56)串(例如49)的存储器阵列(例如12)包括侧向间隔开的存储器块(例如58)，所述存储器块个别地包括竖直堆叠(例如18)，所述竖直堆叠包括交替的绝缘层面(例如20)和导电层面(例如22)。存储器单元(例如，56)的沟道材料串(例如，53)延伸穿过绝缘层面和导电层面。导电通孔(例如，75b)延伸穿过绝缘层面和导电层面中的至少一些。导电通孔包括竖向细长金属材料(例如，44、45、60、33)，包括处于下部部分正上方并且直接抵靠下部部分的上部部分。下部部分具有包括金属硅化物的径向外部部分(例如，60)和所包括的元素形态金属是与金属硅化物的金属相同的金属的径向最内部分(例如，44)。在一个实施例中，上部部分的竖向细长金属材料与下部部分的竖向细长金属材料是结晶体并且具有相对于彼此不同的结晶相。可使用如本文关于其它实施例示出和/或描述的任何其它属性或方面。
上述处理或构造可以被视为相对于组件的阵列，所述组件形成为此类组件的单个堆叠或单个叠组或者在单个堆叠或单个叠组内，所述堆叠或叠组在底层面基底衬底上方或作为底层面基底衬底的部分(但单个堆叠/叠组可具有多个层面)。用于操作或存取阵列内的此类组件的控制和/或其它外围电路作为最终构造的部分也可形成于任何位置，并且在一些实施例中可以在阵列下面(例如，阵列下方的CMOS)。无论如何，一或多个额外此类堆叠/叠组可提供或制造于图中展示或上文描述的堆叠/叠组上方和/或下方。此外，组件的阵列在不同堆叠/叠组中可相对于彼此相同或不同，且不同堆叠/叠组可相对于彼此具有相同的厚度或不同厚度。居间结构可提供于竖直紧邻的堆叠/叠组之间(例如，额外电路和/或介电层)。并且，不同堆叠/叠组可相对彼此电耦合。多个堆叠/叠组可以单独地且依序地(例如，一个在另一个顶上)制造，或两个或更多个堆叠/叠组可以基本上同时制造。
上文所论述的组合件和结构可用于集成电路/电路系统中且可并入于电子系统中。这类电子系统可用于例如存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块和应用专用模块中，且可包含多层、多芯片模块。电子系统可以是以下广泛范围的系统中的任一个：例如相机、无线装置、显示器、芯片组、机顶盒、游戏、照明系统、交通工具、时钟、电视、蜂窝电话、个人计算机、汽车、工业控制系统、飞机等等。
在此文件中，除非另有指示，否则“竖向”、“更高”、“上部”、“下部”、“顶部”、“顶上”、“底部”、“上方”、“下方”、“在……下”、“底下”、“向上”和“向下”大体上参考竖直方向。“水平”指代沿着主衬底表面的在制造期间处理衬底可相对的大体方向(即，10度内)，且竖直为与其大体正交的方向。“恰好水平”是沿着主衬底表面的在制造期间处理衬底可相对的方向(即，与其不成角度)。此外，如本文中所使用的“垂直”和“水平”是相对于彼此的大体上垂直方向，且独立于三维空间中衬底的定向。另外，“竖向延伸”和“竖向地延伸”是指从恰好水平偏离至少45°的方向。此外，相对于场效应晶体管“竖向地延伸”、“竖向延伸”、“水平地延伸”、“水平延伸”等是参考晶体管的沟道长度的定向，在操作中电流在源极/漏极区之间沿着所述定向流动。对于双极结晶体管，“竖向地延伸”、“竖向延伸的”、“水平地延伸”、“水平延伸的”等是参考基底长度的定向，在操作中电流在发射极与集电极之间沿着所述定向流动。在一些实施例中，竖向延伸的任何组件、特征和/或区竖直地或在竖直的10°内延伸。
此外，“正上方”、“处于正下方”和“正下方”要求两个所陈述区/材料/组件相对于彼此的至少一些侧向重叠(即，水平地)。而且，使用前面没有“正”的“上方”仅要求在另一所陈述区/材料/组件上方的所陈述区/材料/组件的某一部分从另一所陈述区/材料/组件的竖向向外(即，与两个所陈述区/材料/组件是否存在任何橫向重叠无关)。类似地，使用前面没有“正”的“下方”和“下面”仅要求在另一所陈述区/材料/组件下方/下面的所陈述区/材料/组件的某一部分在另一所陈述区/材料/组件的竖向向内(即，与两个所陈述区/材料/组件是否存在任何侧向重叠无关)。
本文中所描述的材料、区以及结构中的任一个可为均匀的或非均匀的，且无论如何在其上覆的任何材料上方可为连续的或不连续的。当针对任何材料提供一或多个实例组成物时，所述材料可包括此类一或多种组成物、主要由此类一或多种组成物组成或由此一类或多种组成物组成。另外，除非另行说明，否则可使用任何合适的现有或未来开发的技术来形成每一材料，其中原子层沉积、化学气相沉积、物理气相沉积、外延生长、扩散掺杂以及离子植入是实例。
另外，单独使用的“厚度”(前面无方向性形容词)被定义为从具有不同组成物的紧邻材料或紧邻区的最接近表面垂直穿过给定材料或区的平均直线距离。另外，本文中所描述的各种材料或区域可具有基本恒定的厚度或具有可变的厚度。如果具有可变的厚度，那么除非另有指示，否则厚度是指平均厚度，且所述材料或区由于厚度可变而将具有某一最小厚度和某一最大厚度。如本文中所使用，“不同组成”仅要求两个所陈述材料或区的可彼此直接抵靠的那些部分在化学上和/或在物理上不同，例如在此类材料或区并非均匀的情况下。如果两个所陈述材料或区彼此并未直接抵靠，那么在此类材料或区并非均匀的情况下，“不同组成”仅要求两个所陈述材料或区的彼此最接近的那些部分在化学上和/或在物理上不同。在此文件中，当所陈述材料、区或结构相对于彼此存在至少某一物理接触时，一材料、区或结构“直接抵靠”另一材料、区或结构。相比之下，前面没有“正”的“在……上方(over)”、“在……上(on)”、“邻近”、“沿着”和“抵靠”涵盖“直接抵靠”以及其中居间材料、区或结构使得所陈述材料、区或结构相对于彼此无物理接触的构造。
本文中，如果在正常操作中，电流能够从一个区-材料-组件连续流动到另一区-材料-组件，且在充足地产生亚原子正和/或负电荷时主要通过所述亚原子正和/或负电荷的移动来进行所述流动，那么所述区-材料-组件相对于彼此“电耦合”。另一电子组件可在所述区域-材料-组件之间且电耦合到所述区域-材料-组件。相比之下，当区-材料-组件称为“直接电耦合”时，直接电耦合的区-材料-组件之间没有居间电子组件(例如，没有二极管、晶体管、电阻器、换能器、交换器、熔断器等)。
本文中的“行”和“列”的任何使用是为了方便区分一个系列或定向的特征与另一系列或定向的特征，且组件已经或可沿着所述“行”和“列”形成。“行”和“列”相对于任何系列的区、组件和/或特征同义地使用，与功能无关。无论如何，行可相对彼此是直的和/或弯曲的和/或平行和/或不平行，列可同样如此。此外，行和列可相对于彼此以90°或以一或多个其它角度(即，除平角之外)相交。
本文中的导电/导体/传导材料中的任一个的组分可以是金属材料和/或导电掺杂半导电/半导体/半传导材料。“金属材料”是元素金属、两种或更多种元素金属的任何混合物或合金以及任何一或多种导电金属化合物中的任一个或组合。
在本文中，关于蚀刻、移除、沉积、形成和/或成形而对“选择性”的任何使用是一种所陈述材料相对于所作用的另一种所陈述材料以至少2:1的体积比率进行的此类动作。此外，选择性地沉积、选择性地生长或选择性地形成的任何使用是以按体积计至少2:1的比率使一种材料相对于另一或多种所陈述材料沉积、生长或形成达至少第一75埃的沉积、生长或形成。
除非另有指示，否则本文中“或”的使用涵盖任一者和两者。
结论
在一些实施例中，一种用于形成集成电路系统的导电通孔的方法包括在竖向细长开口的侧壁上方侧向形成衬里。所述衬里包括元素形态硅。在所述竖向细长开口中离子植入所述衬里的最上部分的所述元素形态硅。相对于所述衬里的处于所述最上部分下方的下部部分的不经历所述离子植入的所述元素形态硅，选择性地蚀刻所述衬里的所述最上部分的所述经离子植入的元素形态硅。使所述衬里的所述下部部分的所述元素形态硅与金属卤化物反应以形成所述竖向细长开口的下部部分中的元素形态金属，所述元素形态金属是来自所述金属卤化物的金属。在所述竖向细长开口中在所述元素形态金属顶上并且直接抵靠所述元素形态金属形成导电材料。
在一些实施例中，一种用于形成集成电路系统的导电通孔的方法包括在竖向细长开口的侧壁上方侧向形成衬里。所述衬里包括元素形态硅。使所述竖向细长开口中的所述衬里的最上部分的所述元素形态硅相对于所述衬里的处于所述最上部分下方的下部部分的所述元素形态硅竖直地凹进。使所述衬里的所述下部部分的所述元素形态硅与金属卤化物反应以形成所述竖向细长开口的下部部分中的元素形态金属，所述元素形态金属是来自所述金属卤化物的金属。在所述竖向细长开口中在所述元素形态金属顶上并且直接抵靠所述元素形态金属形成导电材料。
在一些实施例中，一种集成电路系统的导电通孔包括竖向细长的结晶体金属材料。所述竖向细长的结晶体金属材料包括处于下部部分正上方并且直接抵靠下部部分的上部部分。所述上部部分和所述下部部分包括相对于彼此不同的结晶相。
在一些实施例中，一种集成电路系统的导电通孔包括竖向细长金属材料。所述竖向细长金属材料包括处于下部部分正上方并且直接抵靠下部部分的上部部分。所述下部部分包括径向外部部分，所述径向外部部分包括金属硅化物。径向最内部分包括的元素形态金属是与所述金属硅化物的金属相同的金属。
在一些实施例中，一种包括存储器单元串的存储器阵列包括侧向间隔开的存储器块，其分别包括竖直堆叠，所述竖直堆叠包括交替的绝缘层面和导电层面。存储器单元的沟道材料串延伸穿过所述绝缘层面和所述导电层面。导电通孔延伸穿过所述绝缘层面和导电层面中的至少一些。所述导电通孔包括竖向细长的结晶体金属材料。所述竖向细长的结晶体金属材料包括处于下部部分正上方并且直接抵靠下部部分的上部部分。所述上部部分和所述下部部分包括相对于彼此不同的结晶相。
在一些实施例中，一种包括存储器单元串的存储器阵列包括侧向间隔开的存储器块，其分别包括竖直堆叠，所述竖直堆叠包括交替的绝缘层面和导电层面。存储器单元的沟道材料串延伸穿过所述绝缘层面和所述导电层面。导电通孔延伸穿过所述绝缘层面和导电层面中的至少一些。所述导电通孔包括竖向细长金属材料，所述竖向细长金属材料包括处于下部部分正上方并且直接抵靠下部部分的上部部分。所述下部部分包括径向外部部分，所述径向外部部分包括金属硅化物。径向最内部分包括的元素形态金属是与所述金属硅化物的金属相同的金属。

Claims (36)

1.一种用于形成集成电路系统的导电通孔的方法，其包括：
在竖向细长开口的侧壁上方侧向形成衬里，所述衬里包括元素形态硅；
在所述竖向细长开口中离子植入所述衬里的最上部分的所述元素形态硅；
相对于所述衬里的处于所述最上部分下方的下部部分的不经历所述离子植入的所述元素形态硅，选择性地蚀刻所述衬里的所述最上部分的所述经离子植入的元素形态硅；
使所述衬里的所述下部部分的所述元素形态硅与金属卤化物反应以形成所述竖向细长开口的下部部分中的元素形态金属，所述元素形态金属是来自所述金属卤化物的金属；和
在所述竖向细长开口中在所述元素形态金属顶上并且直接抵靠所述元素形态金属形成导电材料。
2.根据权利要求1所述的方法，其包括在所述竖向细长开口的底部上方的中心形成所述元素形态硅，借此一开始形成的所述衬里具有向上敞开的容器形状。
3.根据权利要求1所述的方法，其包括在其中收纳所述竖向细长开口的材料顶表面上方形成从所述竖向细长开口径向向外的所述衬里，所述离子植入进行到所述衬里的从所述竖向细长开口径向向外的那个部分的所述元素形态硅中，所述蚀刻移除所述衬里的从所述竖向细长开口径向向外的那个部分的所述元素形态硅。
4.根据权利要求1所述的方法，其中所述离子植入与竖直方向成角度，使得所述下部部分的所述元素形态硅不会经历所述离子植入。
5.根据权利要求1所述的方法，其中所述离子植入是竖直的。
6.根据权利要求5所述的方法，其包括：
在所述竖向细长开口的底部上方的中心形成所述元素形态硅，借此所述衬里具有向上敞开的容器形状，容器底部从容器侧壁径向向内收纳，所述容器底部包括所述元素形态硅；
所述竖直离子植入也进行到所述衬里的所述下部部分的所述容器底部的所述元素形态硅中；且
当蚀刻所述衬里的所述最上部分的所述经离子植入的元素形态硅时，蚀刻掉所述经离子植入的容器底部。
7.根据权利要求1所述的方法，其中物质是As、Ge、Ar、In、Sb、和BF2中的至少一种。
8.根据权利要求1所述的方法，其中所述蚀刻包括使用H3PO4。
9.根据权利要求1所述的方法，其中所述金属卤化物是氟化物和氯化物中的至少一种。
10.根据权利要求1所述的方法，其中所述金属是W、Mo、Nb、Ni、Co和Ta中的至少一种。
11.根据权利要求1所述的方法，其中所述金属卤化物包括WF6且所述元素形态金属是W。
12.根据权利要求1所述的方法，其中所述导电材料包括直接抵靠所述元素形态金属的金属材料。
13.根据权利要求12所述的方法，其中所述金属材料是所述元素形态金属。
14.根据权利要求13所述的方法，其中所述竖向细长开口的所述下部部分中的所述元素形态金属和所述导电材料的所述元素形态金属是结晶体并且还有相对于彼此不同的结晶相。
15.根据权利要求1所述的方法，其中所述衬里在所述反应之后包括从所述元素形态金属径向向外并且直接抵靠所述元素形态金属的金属硅化物，所述金属硅化物的所述金属是来自所述金属卤化物的所述金属。
16.根据权利要求1所述的方法，其中所述衬里包括从所述元素形态硅径向向外的金属材料。
17.根据权利要求16所述的方法，其中所述衬里包括从所述金属材料径向向外的绝缘体材料。
18.根据权利要求17所述的方法，其中所述衬里在所述反应之后包括径向夹在所述金属材料与所述元素形态金属之间的金属硅化物，所述金属硅化物的所述金属是来自所述金属卤化物的所述金属。
19.根据权利要求1所述的方法，其中所述元素形态硅是多晶体。
20.根据权利要求1所述的方法，其中所述元素形态硅是单晶体。
21.根据权利要求1所述的方法，其中所述元素形态硅是非晶体。
22.根据权利要求1所述的方法，其包括：
形成包括存储器单元串的存储器阵列，包含形成包括竖直交替的绝缘层面和导电层面的堆叠，所述存储器单元串包括所述堆叠中的沟道材料串；和
形成至少部分地穿过所述堆叠的所述竖向细长开口。
23.根据权利要求22所述的方法，其包括形成穿过所述堆叠的所述竖向细长开口，所述导电通孔包括穿阵列通孔。
24.根据权利要求22所述的方法，其包括NAND。
25.一种用于形成集成电路系统的导电通孔的方法，其包括：
在竖向细长开口的侧壁上方侧向形成衬里，所述衬里包括元素形态硅；
使所述竖向细长开口中的所述衬里的最上部分的所述元素形态硅相对于所述衬里的处于所述最上部分下方的下部部分的所述元素形态硅竖直地凹进；
使所述衬里的所述下部部分的所述元素形态硅与金属卤化物反应以形成所述竖向细长开口的下部部分中的元素形态金属，所述元素形态金属是来自所述金属卤化物的金属；和
在所述竖向细长开口中在所述元素形态金属顶上并且直接抵靠所述元素形态金属形成导电材料。
26.根据权利要求25所述的方法，其中所述竖直凹进包括所述衬里的所述最上部分的所述元素形态硅相对于所述衬里的所述下部部分的所述元素形态硅的定时的非选择性蚀刻。
27.根据权利要求26所述的方法，其中所述衬里的所述最上部分的所述元素形态硅和所述下部部分的所述元素形态硅具有相对于彼此相同的组成物。
28.根据权利要求25所述的方法，其中所述衬里的所述最上部分的所述元素形态硅和所述下部部分的所述元素形态硅具有相对于彼此不同的组成物，所述竖直凹进包括相对于所述衬里的所述下部部分的所述元素形态硅选择性地蚀刻所述衬里的所述最上部分的所述元素形态硅。
29.根据权利要求28所述的方法，其中所述不同的组成物是由在所述衬里的所述最上部分的所述元素形态硅的沉积期间沉积条件的改变引起。
30.根据权利要求28所述的方法，其中所述不同的组成物是由在所述衬里已经形成之后所述衬里的所述最上部分的所述元素形态硅的组成物改变引起的。
31.一种集成电路系统的导电通孔，其包括：
竖向细长的结晶体金属材料；且
所述竖向细长的结晶体金属材料包括处于下部部分正上方并且直接抵靠下部部分的上部部分，所述上部部分和所述下部部分包括相对于彼此不同的结晶相。
32.一种集成电路系统的导电通孔，其包括：
竖向细长金属材料；且
所述竖向细长金属材料包括处于下部部分正上方并且直接抵靠下部部分的上部部分，所述下部部分包括：
包括金属硅化物的径向外部部分；和；
所包括的元素形态金属是与所述金属硅化物的金属相同的金属的径向最内部分。
33.根据权利要求32所述的导电通孔，其中所述上部部分的所述竖向细长金属材料与所述下部部分的所述竖向细长金属材料是结晶体并且具有相对于彼此不同的结晶相。
34.一种包括存储器单元串的存储器阵列，其包括：
侧向间隔开的存储器块，其分别包括竖直堆叠，所述竖直堆叠包括交替的绝缘层面和导电层面，存储器单元的沟道材料串延伸穿过所述绝缘层面和所述导电层面；和
延伸穿过所述绝缘层面和导电层面中的至少一些的导电通孔，所述导电通孔包括竖向细长的结晶体金属材料，所述竖向细长的结晶体金属材料包括处于下部部分正上方并且直接抵靠下部部分的上部部分，所述上部部分和所述下部部分包括相对于彼此不同的结晶相。
35.一种包括存储器单元串的存储器阵列，其包括：
侧向间隔开的存储器块，其分别包括竖直堆叠，所述竖直堆叠包括交替的绝缘层面和导电层面，存储器单元的沟道材料串延伸穿过所述绝缘层面和所述导电层面；和
延伸穿过所述绝缘层面和导电层面中的至少一些的导电通孔，所述导电通孔包括竖向细长金属材料，所述竖向细长金属材料包括处于下部部分正上方并且直接抵靠下部部分的上部部分，所述下部部分包括：
包括金属硅化物的径向外部部分；和
所包括的元素形态金属是与所述金属硅化物的金属相同的金属的径向最内部分。
36.根据权利要求35所述的存储器阵列，其中所述上部部分的所述竖向细长金属材料与所述下部部分的所述竖向细长金属材料是结晶体并且具有相对于彼此不同的结晶相。
CN202180046104.4A 2020-08-07 2021-07-23 集成电路系统的导电通孔、包括存储器单元串的存储器阵列、形成集成电路系统的导电通孔的方法，以及形成包括存储器单元串的存储器阵列的方法 Pending CN116034641A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US16/987,991 US11355392B2 (en) 2020-08-07 2020-08-07 Conductive via of integrated circuitry, memory array comprising strings of memory cells, method of forming a conductive via of integrated circuitry, and method of forming a memory array comprising strings of memory cells
US16/987,991 2020-08-07
PCT/US2021/042964 WO2022031461A1 (en) 2020-08-07 2021-07-23 Conductive via of integrated circuitry, memory array comprising strings of memory cells, method of forming a conductive via of integrated circuitry, and method of forming a memory array comprising strings of memory cells

Publications (1)

Publication Number Publication Date
CN116034641A true CN116034641A (zh) 2023-04-28

Family

ID=80114005

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202180046104.4A Pending CN116034641A (zh) 2020-08-07 2021-07-23 集成电路系统的导电通孔、包括存储器单元串的存储器阵列、形成集成电路系统的导电通孔的方法，以及形成包括存储器单元串的存储器阵列的方法

Country Status (3)

Country Link
US (2) US11355392B2 (zh)
CN (1) CN116034641A (zh)
WO (1) WO2022031461A1 (zh)

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7989322B2 (en) 2007-02-07 2011-08-02 Micron Technology, Inc. Methods of forming transistors
US20150171321A1 (en) * 2013-12-13 2015-06-18 Micron Technology, Inc. Methods of forming metal on inhomogeneous surfaces and structures incorporating metal on inhomogeneous surfaces
US10741572B2 (en) 2015-02-04 2020-08-11 Sandisk Technologies Llc Three-dimensional memory device having multilayer word lines containing selectively grown cobalt or ruthenium and method of making the same
US20160322377A1 (en) * 2015-04-28 2016-11-03 Kabushiki Kaisha Toshiba Semiconductor memory device
US10262945B2 (en) 2016-11-28 2019-04-16 Sandisk Technologies Llc Three-dimensional array device having a metal containing barrier and method of making thereof
US10566334B2 (en) 2018-05-11 2020-02-18 Micron Technology, Inc. Methods used in forming integrated circuitry including forming first, second, and third contact openings
US10388665B1 (en) 2018-05-30 2019-08-20 Micron Technology, Inc. Methods of forming an array of elevationally-extending strings of memory cells having a stack comprising vertically-alternating insulative tiers and wordline tiers and horizontally-elongated trenches in the stack
US11107980B2 (en) * 2018-09-28 2021-08-31 Taiwan Semiconductor Manufacturing Company, Ltd. MRAM fabrication and device
US11183456B2 (en) * 2020-01-15 2021-11-23 Micron Technology, Inc. Memory arrays and methods used in forming a memory array

Also Published As

Publication number Publication date
US20220262678A1 (en) 2022-08-18
US11355392B2 (en) 2022-06-07
US11972978B2 (en) 2024-04-30
US20220044965A1 (en) 2022-02-10
WO2022031461A1 (en) 2022-02-10

Similar Documents

Publication Publication Date Title
JP7364681B2 (ja) メモリアレイおよびメモリアレイの形成において使用される方法
CN111627913A (zh) 存储器阵列和用于形成存储器阵列的方法
CN111063688A (zh) 存储器阵列及在形成存储器阵列时所使用的方法
CN113113416A (zh) 存储器阵列和形成存储器阵列的方法
CN112713151A (zh) 存储器阵列和用于形成包括存储器单元串的存储器阵列的方法
WO2021118627A1 (en) Three-dimensional memory device containing plural work function word lines and methods of forming the same
CN112436012A (zh) 存储器阵列和用于形成包括存储器单元串的存储器阵列的方法
CN115552607A (zh) 包括存储器单元串的存储器阵列和用于形成包括存储器单元串的存储器阵列的方法
CN113206096A (zh) 存储器阵列和用于形成存储器阵列的方法
CN113345908B (zh) 包括存储器单元串的存储器阵列和用于形成包括存储器单元串的存储器阵列的方法
CN112802847B (zh) 存储器阵列和用于形成包括存储器单元串的存储器阵列的方法
CN113903748A (zh) 用于形成包括存储器单元串的存储器阵列的方法
CN116744684A (zh) 包括存储器单元串的存储器阵列和用于形成包括存储器单元串的存储器阵列的方法
CN116963503A (zh) 包括存储器单元串的存储器阵列和形成包括存储器单元串的存储器阵列的方法
CN113785395B (zh) 存储器阵列和用于形成存储器阵列的方法
CN114446980A (zh) 存储器阵列和用于形成包括存储器单元串的存储器阵列的方法
CN113948528A (zh) 集成电路系统及其形成方法及用于形成存储器阵列的方法
CN116803230A (zh) 包括存储器单元串的存储器阵列及用于形成包括存储器单元串的存储器阵列的方法
CN116326236A (zh) 存储器阵列和用于形成包括存储器单元串的存储器阵列的方法
CN116391453A (zh) 包括存储器单元串的存储器阵列和用于形成包括存储器单元串的存储器阵列的方法
CN116034641A (zh) 集成电路系统的导电通孔、包括存储器单元串的存储器阵列、形成集成电路系统的导电通孔的方法，以及形成包括存储器单元串的存储器阵列的方法
CN112928122B (zh) 存储器阵列和用于形成包括存储器单元串的存储器阵列的方法
US20240074179A1 (en) Memory Arrays Comprising Strings Of Memory Cells And Methods Used In Forming A Memory Array Comprising Strings Of Memory Cells
CN116615028A (zh) 包括存储器单元串的存储器阵列及用于形成包括存储器单元串的存储器阵列的方法
CN117099499A (zh) 包括存储器单元串的存储器阵列和用于形成包括存储器单元串的存储器阵列的方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20230428