CN115565977A - 半导体结构及半导体结构的制作方法 - Google Patents

半导体结构及半导体结构的制作方法 Download PDF

Info

Publication number
CN115565977A
CN115565977A CN202110746011.4A CN202110746011A CN115565977A CN 115565977 A CN115565977 A CN 115565977A CN 202110746011 A CN202110746011 A CN 202110746011A CN 115565977 A CN115565977 A CN 115565977A
Authority
CN
China
Prior art keywords
conductor set
chip
contact pad
conductor
conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202110746011.4A
Other languages
English (en)
Other versions
CN115565977B (zh
Inventor
庄凌艺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN202110746011.4A priority Critical patent/CN115565977B/zh
Priority to PCT/CN2021/117500 priority patent/WO2023272942A1/zh
Priority to US17/648,309 priority patent/US11984417B2/en
Publication of CN115565977A publication Critical patent/CN115565977A/zh
Application granted granted Critical
Publication of CN115565977B publication Critical patent/CN115565977B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/033—Manufacturing methods by local deposition of the material of the bonding area
    • H01L2224/0331—Manufacturing methods by local deposition of the material of the bonding area in liquid form
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346—Plating
    • H01L2224/03462—Electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0501—Shape
    • H01L2224/05012—Shape in top view
    • H01L2224/05013—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0501—Shape
    • H01L2224/05016—Shape in side view
    • H01L2224/05017—Shape in side view comprising protrusions or indentations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05025—Disposition the internal layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05073—Single internal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05184—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05563—Only on parts of the surface of the internal layer
    • H01L2224/05564—Only on the bonding interface of the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05575—Plural external layers
    • H01L2224/05576—Plural external layers being mutually engaged together, e.g. through inserts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05575—Plural external layers
    • H01L2224/05578—Plural external layers being disposed next to each other, e.g. side-to-side arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/05609—Indium [In] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/05611—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/05613—Bismuth [Bi] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/05616—Lead [Pb] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08146—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a via connection in the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/085—Material
    • H01L2224/08501—Material at the bonding interface
    • H01L2224/08503—Material at the bonding interface comprising an intermetallic compound
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80801—Soldering or alloying
    • H01L2224/8081—Soldering or alloying involving forming an intermetallic compound at the bonding interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80801—Soldering or alloying
    • H01L2224/80815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80801—Soldering or alloying
    • H01L2224/8082—Diffusion bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80905—Combinations of bonding methods provided for in at least two different groups from H01L2224/808 - H01L2224/80904
    • H01L2224/80906—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80905—Combinations of bonding methods provided for in at least two different groups from H01L2224/808 - H01L2224/80904
    • H01L2224/80907—Intermediate bonding, i.e. intermediate bonding step for temporarily bonding the semiconductor or solid-state body, followed by at least a further bonding step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06593—Mounting aids permanently on device; arrangements for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明涉及半导体技术领域，提出了一种半导体结构及半导体结构的制作方法。半导体结构包括第一芯片和第二芯片，第一芯片的第一导电连线连接第一导电接触垫，第二芯片的第二导电连线连接第二导电接触垫，且第一导电接触垫包括第一导电体组和第二导电体组，第二导电接触垫包括第三导电体组和第四导电体组。通过使得第一导电接触垫和第二导电接触垫的实现预连接，因此不会出现第一芯片和第二芯片相对移动的情况，从而保证后续第一芯片和第二芯片可靠对准，以此改善半导体结构的性能。

Description

半导体结构及半导体结构的制作方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体结构及半导体结构的制作方法。
背景技术
相关技术中，芯片之间的键合是通过芯片上的金属垫相互连接而实现。堆叠后的芯片在键合前需要进行转运，若有震动或外力影响，将造成堆叠芯片对准受到滑移影响，增加了工艺制作难度。
发明内容
本发明提供一种半导体结构及半导体结构的制作方法，以改善半导体结构的性能。
根据本发明的第一个方面，提供了一种半导体结构，包括：
第一芯片，第一芯片包括第一衬底、第一导电连线以及第一导电接触垫，第一导电接触垫与第一导电连线相连接，第一导电接触垫包括第一导电体组和第二导电体组，第一导电体组的熔点大于第二导电体组的熔点；
第二芯片，第二芯片包括第二衬底、第二导电连线以及第二导电接触垫，第二导电接触垫与第二导电连线相连接，第二导电接触垫包括第三导电体组和第四导电体组，第三导电体组的熔点大于第四导电体组的熔点，第一导电体组与第三导电体组直接相对，第二导电体组与第四导电体组直接相对，以在第一导电接触垫和第二导电接触垫之间形成键合结构；
其中，第一导电接触垫朝向第二导电接触垫的一端为第一接触面，第二导电接触垫朝向第一接触面的一端为第二接触面，第一导电体组占据第一接触面的面积小于第二导电体组占据第一接触面的面积，第三导电体组占据第二接触面的面积小于第四导电体组占据第二接触面的面积。
在本发明的一个实施例中，第一导电体组和第二导电体组占据全部的第一接触面，第三导电体组和第四导电体组占据全部的第二接触面。
在本发明的一个实施例中，第一导电体组仅包括第一导电体，第二导电体组仅包括第二导电体；
第三导电体组仅包括第三导电体，第四导电体组仅包括第四导电体。
在本发明的一个实施例中，第一接触面的面积等于第二接触面的面积；
其中，第一导电体组占据第一接触面的面积等于第三导电体组占据第二接触面的面积。
在本发明的一个实施例中，第一接触面的面积不等于第二接触面的面积。
在本发明的一个实施例中，第一接触面的周向外边缘包括直线和曲线中的至少之一，第二接触面的周向外边缘包括直线和曲线中的至少之一。
在本发明的一个实施例中，第一导电体组占据第一导电接触垫的体积大于第二导电体组占据第一导电接触垫的体积；
第三导电体组占据第二导电接触垫的体积大于第四导电体组占据第二导电接触垫的体积。
在本发明的一个实施例中，第一导电连线的一端均连接于第一导电体组上；
第二导电连线的一端均连接于第三导电体组上。
在本发明的一个实施例中，第二导电体组包括多个第一子导电段，相邻第一子导电段之间夹持第一导电体组的一部分；
和/或，第四导电体组包括多个第二子导电段，相邻第二子导电段之间夹持第三导电体组的一部分。
在本发明的一个实施例中，第一导电体组包括铜和钨中的至少一种，第二导电体组包括铋、镉、锡、铅、镝以及铟中的至少一种；
第三导电体组包括铜和钨中的至少一种，第四导电体组包括铋、镉、锡、铅、镝以及铟中的至少一种。
在本发明的一个实施例中，第一导电连线为第一硅通孔；
第二导电连线为第二硅通孔。
根据本发明的第二个方面，提供了一种半导体结构的制作方法，包括：
提供第一芯片，第一芯片包括第一衬底、第一导电连线以及第一导电接触垫，第一导电接触垫与第一导电连线相连接，第一导电接触垫包括第一导电体组和第二导电体组，第一导电体组的熔点大于第二导电体组的熔点；
提供第二芯片，第二芯片包括第二衬底、第二导电连线以及第二导电接触垫，第二导电接触垫与第二导电连线相连接，第二导电接触垫包括第三导电体组和第四导电体组，第三导电体组的熔点大于第四导电体组的熔点；
对准第一芯片和第二芯片，使得第一导电体组与第三导电体组直接相对，第二导电体组与第四导电体组直接相对；
连接第一芯片和第二芯片；
其中，第一导电接触垫朝向第二导电接触垫的一端为第一接触面，第二导电接触垫朝向第一接触面的一端为第二接触面，第一导电体组占据第一接触面的面积小于第二导电体组占据第一接触面的面积，第三导电体组占据第二接触面的面积小于第四导电体组占据第二接触面的面积。
在本发明的一个实施例中，连接第一芯片和第二芯片包括：
采用第一温度熔化第二导电体组与第四导电体组，以使得第一芯片和第二芯片连接；
其中，第一温度小于第一导电体组和第三导电体组的熔点。
在本发明的一个实施例中，连接第一芯片和第二芯片还包括：
将连接后的第一芯片和第二芯片在第二温度退火条件下进行键合，以使得第一导电接触垫和第二导电接触垫之间形成键合结构；
其中，第一温度小于第二温度。
在本发明的一个实施例中，采用电镀方法或印刷方法在第一导电体组上形成第二导电体组；
采用电镀方法或印刷方法在第三导电体组上形成第四导电体组。
本发明实施例的半导体结构包括第一芯片和第二芯片，第一芯片的第一导电连线连接第一导电接触垫，第二芯片的第二导电连线连接第二导电接触垫，且第一导电接触垫包括第一导电体组和第二导电体组，第二导电接触垫包括第三导电体组和第四导电体组。通过第一导电体组与第三导电体组直接相对，第二导电体组与第四导电体组直接相对，且第一导电体组的熔点大于第二导电体组的熔点，第三导电体组的熔点大于第四导电体组的熔点，因此可以在第一温度下使得第二导电体组和第四导电体组熔化并连接，即实现了第一导电接触垫和第二导电接触垫的预连接，然后将预连接的第一芯片和第二芯片转移至第二温度退火条件下进行键合，以实现第一导电接触垫和第二导电接触垫的可靠键合，由于转移前第一芯片和第二芯片已完成了预连接，因此不会出现第一芯片和第二芯片相对移动的情况，从而保证后续第一芯片和第二芯片可靠对准，以此改善半导体结构的性能。
附图说明
通过结合附图考虑以下对本发明的优选实施方式的详细说明，本发明的各种目标，特征和优点将变得更加显而易见。附图仅为本发明的示范性图解，并非一定是按比例绘制。在附图中，同样的附图标记始终表示相同或类似的部件。其中：
图1是根据一示例性实施方式示出的一种半导体结构的第一芯片和第二芯片分解结构示意图；
图2是根据一示例性实施方式示出的一种半导体结构的第一芯片和第二芯片局部连接结构示意图；
图3是根据一示例性实施方式示出的一种半导体结构的第一接触面和第一接触面的结构示意图；
图4是根据另一示例性实施方式示出的一种半导体结构的第一接触面和第一接触面的结构示意图；
图5是根据一示例性实施方式示出的一种半导体结构的制作方法的流程示意图。
附图标记说明如下：
10、第一芯片；11、第一衬底；12、第一导电连线；13、第一导电接触垫；131、第一导电体组；132、第二导电体组；1321、第一子导电段；14、第一接触面；
20、第二芯片；21、第二衬底；22、第二导电连线；23、第二导电接触垫；231、第三导电体组；232、第四导电体组；2321、第二子导电段；24、第二接触面。
具体实施方式
体现本发明特征与优点的典型实施例将在以下的说明中详细叙述。应理解的是本发明能够在不同的实施例上具有各种的变化，其皆不脱离本发明的范围，且其中的说明及附图在本质上是作说明之用，而非用以限制本发明。
在对本公开的不同示例性实施方式的下面描述中，参照附图进行，附图形成本公开的一部分，并且其中以示例方式显示了可实现本公开的多个方面的不同示例性结构、系统和步骤。应理解的是，可以使用部件、结构、示例性装置、系统和步骤的其他特定方案，并且可在不偏离本公开范围的情况下进行结构和功能性修改。而且，虽然本说明书中可使用术语“之上”、“之间”、“之内”等来描述本公开的不同示例性特征和元件，但是这些术语用于本文中仅出于方便，例如根据附图中的示例的方向。本说明书中的任何内容都不应理解为需要结构的特定三维方向才落入本公开的范围内。
本发明的一个实施例提供了一种半导体结构，请参考图1和图2，半导体结构包括：第一芯片10，第一芯片10包括第一衬底11、第一导电连线12以及第一导电接触垫13，第一导电接触垫13与第一导电连线12相连接，第一导电接触垫13包括第一导电体组131和第二导电体组132，第一导电体组131的熔点大于第二导电体组132的熔点；第二芯片20，第二芯片20包括第二衬底21、第二导电连线22以及第二导电接触垫23，第二导电接触垫23与第二导电连线22相连接，第二导电接触垫23包括第三导电体组231和第四导电体组232，第三导电体组231的熔点大于第四导电体组232的熔点，第一导电体组131与第三导电体组231直接相对，第二导电体组132与第四导电体组232直接相对，以在第一导电接触垫13和第二导电接触垫23之间形成键合结构；其中，第一导电接触垫13朝向第二导电接触垫23的一端为第一接触面14，第二导电接触垫23朝向第一接触面14的一端为第二接触面24，第一导电体组131占据第一接触面14的面积小于第二导电体组132占据第一接触面14的面积，第三导电体组231占据第二接触面24的面积小于第四导电体组232占据第二接触面24的面积。
本发明一个实施例的半导体结构包括第一芯片10和第二芯片20，第一芯片10的第一导电连线12连接第一导电接触垫13，第二芯片20的第二导电连线22连接第二导电接触垫23，且第一导电接触垫13包括第一导电体组131和第二导电体组132，第二导电接触垫23包括第三导电体组231和第四导电体组232。通过第一导电体组131与第三导电体组231直接相对，第二导电体组132与第四导电体组232直接相对，且第一导电体组131的熔点大于第二导电体组132的熔点，第三导电体组231的熔点大于第四导电体组232的熔点，因此可以在第一温度下使得第二导电体组132和第四导电体组232熔化并连接，即实现了第一导电接触垫13和第二导电接触垫23的预连接，然后将预连接的第一芯片10和第二芯片20转移至第二温度退火条件下进行键合，以实现第一导电接触垫13和第二导电接触垫23的可靠键合，由于转移前第一芯片10和第二芯片20已完成了预连接，因此不会出现第一芯片10和第二芯片20相对移动的情况，从而保证后续第一芯片10和第二芯片20可靠对准，以此改善半导体结构的性能。
需要说明的是，在第一温度下，第二导电体组132和第四导电体组232熔化，而第一导电体组131和第三导电体组231不熔化，此时，第二导电体组132和第四导电体组232可以实现连接，且第一导电接触垫13和第二导电接触垫23的各种金属材料相互渗透融合，如图2所示，因此形成了金属化合物，从而实现第一导电接触垫13和第二导电接触垫23的预连接。由于第一导电接触垫13和第二导电接触垫23完成了预连接，因此在后续转移第一芯片10和第二芯片20的过程中就不会出现第一芯片10和第二芯片20的相对滑移，以此保证第一芯片10和第二芯片20处于可靠对准的连接条件下，将第一芯片10和第二芯片20在第二温度退火条件下进行相互键合，因此实现了第一导电接触垫13和第二导电接触垫23的可靠键合，在第一导电接触垫13和第二导电接触垫23之间形成了可靠的键合结构。而相关技术中，需要将第一芯片10和第二芯片20直接放置于高温环境进行键合，在转移过程中对准受到滑移影响，因此影响半导体结构的性能，本实施例中的半导体结构可以改善相关技术中的对准问题，以提高半导体结构的性能。
第一导电体组131与第三导电体组231直接相对，第二导电体组132与第四导电体组232直接相对，实际上是说明第一芯片10和第二芯片20键合前的位置关系，在键合后，即在第一导电接触垫13和第二导电接触垫23之间形成键合结构时，并不一定存在上述位置关系，导电材料之间可能由于融合并不能确定相应的位置关系，但从材料配置上可以判断上述位置关系。
在一些实施例中，第一导电连线12和第一导电接触垫13均位于第一衬底11内，第二导电连线22和第二导电接触垫23均位于第二衬底21内。
其中，第一导电连线12和第一导电接触垫13可以部分位于第一衬底11内，第一导电连线12和第一导电接触垫13也可以全部位于第一衬底11内。相应的，第二导电连线22和第二导电接触垫23可以部分位于第二衬底21内，也可以全部位于第二衬底21内。
在一些实施例中，第一导电接触垫13可以位于第一衬底11的表面。相应的，第二导电接触垫23可以位于第二衬底21的表面。
需要注意的是，在第一芯片10和第二芯片20键合后，第一衬底11和第二衬底21相键合。第一衬底11包括硅衬底和形成于硅衬底上方的绝缘层，第一导电连线12的部分位于绝缘层内，第一导电接触垫13形成于绝缘层内。相应的，第二衬底21包括硅衬底和形成于硅衬底上方的绝缘层，第二导电连线22的部分位于绝缘层内，第二导电接触垫23形成于绝缘层内。在第一芯片10和第二芯片20键合时，第一导电接触垫13和第二导电接触垫23相键合，而第一芯片10和第二芯片20的绝缘层相键合。
可选的，第一芯片10的绝缘层与第二导电体组132相邻设置，第二芯片20的绝缘层与第四导电体组232相邻设置，第二导电体组132的膨胀系数远小于第一导电体组131的膨胀系数，相应的，第四导电体组232的膨胀系数远小于第三导电体组231的膨胀系数，因此，在对第一导电接触垫13和第二导电接触垫23进行键合过程中，第二导电体组132和第四导电体组232的膨胀量会较低，因此不会过度挤压已经键合的第一芯片10的绝缘层和第二芯片20的绝缘层，从而避免了绝缘层之间形成裂缝的问题。而相关技术中，铜直接相邻绝缘层，在键合过程中容易将周边已经键合的绝缘层撑开而形成裂缝，而本实施例可以解决上述问题。
具体的，硅衬底可以由含硅材料形成。硅衬底可以由任何合适的材料形成，例如，包括硅、单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗以及碳掺杂硅中的至少一种。
绝缘层可以包括二氧化硅(SiO2)、碳氧化硅(SiOC)、氮化硅(SiN)、碳氮化硅(SiCN)等相关集成电路绝缘材料。
在一个实施例中，第一导电连线12为第一硅通
孔；第二导电连线22为第二硅通孔。第一硅通孔和第二硅通孔通过第一导电接触垫13和第二导电接触垫23实现连接。
在一个实施例中，第二导电体组132的厚度小于1um，第四导电体组232的厚度小于1um。
结合图1所示，第一导电接触垫13朝向第二导电接触垫23的一端为第一接触面14，第二导电接触垫23朝向第一接触面14的一端为第二接触面24；其中，第一导电体组131和第二导电体组132分别占据部分的第一接触面14，第三导电体组231和第四导电体组232分别占据部分的第二接触面24，且第一导电体组131占据第一接触面14的面积小于第二导电体组132占据第一接触面14的面积，第三导电体组231占据第二接触面24的面积小于第四导电体组232占据第二接触面24的面积。第一芯片10和第二芯片20键合时，第一接触面14和第二接触面24相对接，以此实现第一导电接触垫13和第二导电接触垫23的电连接。
需要说明的是，由于第一导电体组131、第二导电体组132、第三导电体组231以及第四导电体组232均为导电体，因此第一导电接触垫13和第二导电接触垫23之间可以形成一个较大面积的电连接接触面。而将第一导电体组131占据第一接触面14的面积小于第二导电体组132占据第一接触面14的面积，第三导电体组231占据第二接触面24的面积小于第四导电体组232占据第二接触面24的面积，即在第一温度下第二导电体组132和第四导电体组232熔化，从而可以形成一个较大的预连接面，以此保证后续的连接稳定性。
可选的，第一导电体组131和第二导电体组132占据部分的第一接触面14，即第一导电接触垫13还可以包括其他的导电体。相应的，第三导电体组231和第四导电体组232占据部分的第二接触面24，第二导电接触垫23还可以包括其他的导电体。第一导电接触垫13和第二导电接触垫23的其他导电体的熔点不作限定，本公开重点通过限定第一导电体组131和第二导电体组132，以及第二导电体组231和第四导电体组232的熔点关系来体现第一芯片10和第二芯片20在相对低的温度下可以实现预连接。
可选的，第一导电体组131和第二导电体组132占据全部的第一接触面14，即第一导电接触垫13可以仅包括第一导电体组131和第二导电体组132，或者第一导电接触垫13可以包括其他的导电体，但此导电体不位于第一导电接触垫13远离第一导电连线12的端部。相应的，第三导电体组231和第四导电体组232占据全部的第二接触面24，即第二导电接触垫23可以仅包括第三导电体组231和第四导电体组232，或者第二导电接触垫23可以包括其他的导电体，但此导电体不位于第二导电接触垫23远离第二导电连线22的端部。
在一个实施例中，第一导电体组131可以包括多种导电材料，即第一导电体组131可以由多个不同类型的导电材料组合而成，此处的多种类型的导电材料区别于一种金属化合物，即第一导电体组131可以包括多种单一的金属材料，或者多种金属化合物，或者单一金属材料和金属化合物。相应的，第二导电体组132、第三导电体组231以及第四导电体组232均可以参考本实施例，此处不作赘述。
在一个实施例中，第一导电体组131仅包括第一导电体，第二导电体组132仅包括第二导电体；第三导电体组231仅包括第三导电体，第四导电体组232仅包括第四导电体。即第一导电体组131、第二导电体组132、第三导电体组231以及第四导电体组232均是单一的金属材料或者金属化合物。
在一个实施例中，第一接触面14的面积等于第二接触面24的面积，即第一芯片10的融合面的面积和第二芯片20的融合面的面积相一致。第一导电体组131和第二导电体组132占据全部的第一接触面14，且第三导电体组231和第四导电体组232占据全部的第二接触面24时，第一导电体组131占据第一接触面14的面积等于第三导电体组231占据第二接触面24的面积，而第二导电体组132占据第一接触面14的面积等于第四导电体组232占据第二接触面24的面积，以此保证第一导电体组131与第三导电体组231直接相对，第二导电体组132与第四导电体组232直接相对。
可选的，在第一接触面14的面积等于第二接触面24的面积，第一导电体组131和第二导电体组132占据部分的第一接触面14，且第三导电体组231和第四导电体组232占据部分的第二接触面24时，可以保证第一导电体组131与第三导电体组231直接相对，第二导电体组132与第四导电体组232直接相对，而第一导电接触垫13包括的其他导电体与第二导电接触垫23包括的其他导电体直接相对。
在一个实施例中，第一接触面14的面积不等于第二接触面24的面积，即第一芯片10的融合面的面积和第二芯片20的融合面的面积不相一致。在第一接触面14的面积小于第二接触面24的面积时，第二接触面24的部分会与第一衬底11相对。相应的，在第一接触面14的面积大于第二接触面24的面积时，第一接触面14的部分会与第二衬底21相对。
需要说明的是，第一接触面14的面积不等于第二接触面24的面积时，例如，第一接触面14的面积小于第二接触面24的面积时，第一导电体组131和第二导电体组132可以占据全部的第一接触面14，而第三导电体组231和第四导电体组232也可以占据全部的第二接触面24，此时，只要保证全部的第一导电体组131与第三导电体组231直接相对，全部的第二导电体组132与第四导电体组232直接相对即可，而第二导电接触垫23的第三导电体组231和第四导电体组232中的至少之一的其他部分可以直接对应第一衬底11。相应的，对于第一接触面14的面积大于第二接触面24的面积时，也可以参考本实施例，此处不作赘述。
在一个实施例中，第一接触面14的周向外边缘包括直线和曲线中的至少之一，第二接触面24的周向外边缘包括直线和曲线中的至少之一。第一接触面14的形状和第二接触面24的形状可以完全相同，也可以不相同，第一接触面14的形状和第二接触面24的形状可以是圆形、椭圆形、长方形等各种形状，此处不作限定。
需要说明的是，当第一接触面14的面积等于第二接触面24的面积，第一导电体组131和第二导电体组132占据全部的第一接触面14，且第三导电体组231和第四导电体组232占据全部的第二接触面24时，则可以说明第一接触面14的形状和第二接触面24的形状完全相同，且第一接触面14和第二接触面24完全重合。
在一个实施例中，第一导电体组131占据第一导电接触垫13的体积大于第二导电体组132占据第一导电接触垫13的体积；第三导电体组231占据第二导电接触垫23的体积大于第四导电体组232占据第二导电接触垫23的体积。即第一导电接触垫13和第二导电接触垫23的低熔点的导电材料占比相对较低。
在一个实施例中，第一导电连线12的一端均连接于第一导电体组131上；第二导电连线22的一端均连接于第三导电体组231上。即第一导电接触垫13远离第一导电连线12的一侧才包括有第二导电体组132，第二导电接触垫23远离第二导电连线22的一侧才包括有第四导电体组232。
需要注意的是，第一导电连线12的一端均连接于第一导电体组131上，第二导电连线22的一端均连接于第三导电体组231上，可以进一步理解为，第一芯片10和第二芯片20键合前，第一导电连线12的一端均连接于第一导电体组131上，第二导电连线22的一端均连接于第三导电体组231上，而在第一导电接触垫13和第二导电接触垫23之间形成键合结构后，可能存在导电材料之间融合的可能性，但从材料配置上也可以判断上述结构关系。
在一个实施例中，第二导电体组132包括多个第一子连接段1321，相邻第一子连接段1321之间夹持第一导电体组131的一部分，即可以理解为是在第一导电体组131远离第一导电连线12的一侧形成有空隙，以此填充第一子连接段1321。
在一个实施例中，第四导电体组232包括多个第二子连接段2321，相邻第二子连接段2321之间夹持第三导电体组231的一部分，即可以理解为是在第三导电体组231远离第二导电连线22的一侧形成有空隙，以此填充第二子连接段2321。
结合图1和图3所示，第一接触面14的面积等于第二接触面24的面积，且第一导电体组131和第二导电体组132占据全部的第一接触面14，第三导电体组231和第四导电体组232占据全部的第二接触面24，而第一导电体组131占据第一接触面14的面积小于第二导电体组132占据第一接触面14的面积，第三导电体组231占据第二接触面24的面积小于第四导电体组232占据第二接触面24的面积，以此保证第一导电体组131与第三导电体组231直接相对，第二导电体组132与第四导电体组232直接相对。而第二导电体组132包括多个第一子连接段1321，第四导电体组232包括多个第二子连接段2321。
结合图4所示，第一接触面14的面积等于第二接触面24的面积，且第一导电体组131和第二导电体组132占据全部的第一接触面14，第三导电体组231和第四导电体组232占据全部的第二接触面24，而第一导电体组131占据第一接触面14的面积小于第二导电体组132占据第一接触面14的面积，第三导电体组231占据第二接触面24的面积小于第四导电体组232占据第二接触面24的面积，以此保证第一导电体组131与第三导电体组231直接相对，第二导电体组132与第四导电体组232直接相对。而第一导电体组131的一部分夹持于两个第一子连接段1321内，第三导电体组231的一部分夹持于两个第二子连接段2321内。
在一个实施例中，第一导电体组131和第三导电体组231的材料可以相一致，第一导电体组131包括铜和钨中的至少一种，第三导电体组231包括铜和钨中的至少一种。当然，在某些实施例中，不排除第一导电体组131和第三导电体组231的材料不相一致，但二者的熔点大致相同。
在一个实施例中，第二导电体组132和第四导电体组232的材料可以相一致，第一导电体组131包括铜和钨中的至少一种，第二导电体组132包括铋、镉、锡、铅、镝以及铟中的至少一种。当然，在某些实施例中，不排除第二导电体组132和第四导电体组232的材料不相一致，但二者的熔点大致相同。
需要说明的是，第一导电体组131和第三导电体组231可以仅包括单一材料，例如，第一导电体组131和第三导电体组231可以均是铜。或者，第一导电体组131和第三导电体组231也可以是合金，例如铜钨合金。第二导电体组132和第四导电体组232可以仅包括单一材料，例如，第二导电体组132和第四导电体组232可以均是锡。或者，第二导电体组132和第四导电体组232可以是合金，例如铋锡、铋铅、锡铟等。
在一个实施例中，第一导电体组131和第三导电体组231可以是铜，而第二导电体组132和第四导电体组232可以是锡。由于低熔点金属锡的化合效应以及金属铜的热膨胀效应，铜表面微内凹能顺利与低熔点金属锡层进行融合。在低温融合(如第一温度)时，上下层的锡(Sn)直接相对，铜(Cu)直接相对，在融合过程中锡与旁边的铜融合，形成Cu5Sn6金属化合物(IMC)。此上下层相同材质相对设计，可以形成金属化合物，以提高键合强度，并向堆叠后芯片(尤其上下层芯片对准精度)提供因外力或搬动造成堆叠芯片滑移的抵抗力，利于之后进行较高温(如第二温度)退火的上下层第一导电接触垫13和第二导电接触垫23键合，提升产品成品率。
本发明的半导体结构可以使得低温融合的低熔点金属/合金上下层能先键合，同时也能兼具有高熔点金属(如铜)与高熔点金属(如铜)的高强度键合。
本发明的一个实施例还提供了一种半导体结构的制作方法，请参考图5，半导体结构的制作方法包括：
S101，提供第一芯片10，第一芯片10包括第一衬底11、第一导电连线12以及第一导电接触垫13，第一导电接触垫13与第一导电连线12相连接，第一导电接触垫13包括第一导电体组131和第二导电体组132，第一导电体组131的熔点大于第二导电体组132的熔点；
S103，提供第二芯片20，第二芯片20包括第二衬底21、第二导电连线22以及第二导电接触垫23，第二导电接触垫23与第二导电连线22相连接，第二导电接触垫23包括第三导电体组231和第四导电体组232，第三导电体组231的熔点大于第四导电体组232的熔点；
S105，对准第一芯片10和第二芯片20，使得第一导电体组131与第三导电体组231直接相对，第二导电体组132与第四导电体组232直接相对；
S107，连接第一芯片10和第二芯片20；
其中，第一导电接触垫13朝向第二导电接触垫23的一端为第一接触面14，第二导电接触垫23朝向第一接触面14的一端为第二接触面24，第一导电体组131占据第一接触面14的面积小于第二导电体组132占据第一接触面14的面积，第三导电体组231占据第二接触面24的面积小于第四导电体组232占据第二接触面24的面积。
本发明一个实施例的半导体结构的制作方法的第一芯片10的第一导电连线12连接第一导电接触垫13，第二芯片20的第二导电连线22连接第二导电接触垫23，且第一导电接触垫13包括第一导电体组131和第二导电体组132，第二导电接触垫23包括第三导电体组231和第四导电体组232。通过第一导电体组131与第三导电体组231直接相对，第二导电体组132与第四导电体组232直接相对，且第一导电体组131的熔点大于第二导电体组132的熔点，第三导电体组231的熔点大于第四导电体组232的熔点，因此可以在第一温度下使得第二导电体组132和第四导电体组232熔化并连接，即实现了第一导电接触垫13和第二导电接触垫23的预连接，然后将预连接的第一芯片10和第二芯片20转移至第二温度退火条件下进行键合，以实现第一导电接触垫13和第二导电接触垫23的可靠键合，由于转移前第一芯片10和第二芯片20已完成了预连接，因此不会出现第一芯片10和第二芯片20相对移动的情况，从而保证后续第一芯片10和第二芯片20可靠对准，以此改善半导体结构的性能。
在一个实施例中，连接第一芯片10和第二芯片20包括：采用第一温度熔化第二导电体组132与第四导电体组232，以使得第一芯片10和第二芯片20连接；其中，第一温度小于第一导电体组131和第三导电体组231的熔点，即在第一温度下，第二导电体组132和第四导电体组232熔化，而第一导电体组131和第三导电体组231不熔化，此时，第一导电接触垫13和第二导电接触垫23的导电材料可以各自在交界面处相互渗透融合，以此形成预键合结构。
在一个实施例中，连接第一芯片10和第二芯片20还包括：将连接后的第一芯片10和第二芯片20在第二温度退火条件下进行键合，以使得第一导电接触垫13和第二导电接触垫23熔化后形成键合结构；其中，第一温度小于第二温度。第一导电接触垫13和第二导电接触垫23在第一温度下形成了预键合结构，从而在移动至第二温度环境下进行键合，可以避免第一芯片10和第二芯片20出现相对滑移，以此提高半导体结构的良品率。
需要说明的是，第一芯片10和第二芯片20在第二温度退火条件下进行键合的具体过程不作限定，可以参考相关技术中的键合方式，此处重点体现，在第二温度退火条件下进行键合之前，第一芯片10和第二芯片20已完成了预连接。
在一个实施例中，采用电镀方法或印刷方法在第一导电体组131上形成第二导电体组132；采用电镀方法或印刷方法在第三导电体组231上形成第四导电体组232。
需要说明的是，在一个实施例中，半导体结构的制作方法用于形成上述的半导体结构。对于半导体结构的制作方法中涉及的第一芯片10和第二芯片20的材料以及结构可以参考上述半导体结构的具体说明，此处不作赘述。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本发明的其它实施方案。本发明旨在涵盖本发明的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本发明的一般性原理并包括本发明未公开的本技术领域中的公知常识或惯用技术手段。说明书和示例实施方式仅被视为示例性的，本发明的真正范围和精神由所附的权利要求指出。
应当理解的是，本发明并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本发明的范围仅由所附的权利要求来限制。

Claims (15)

1.一种半导体结构，其特征在于，包括：
第一芯片(10)，所述第一芯片(10)包括第一衬底(11)、第一导电连线(12)以及第一导电接触垫(13)，所述第一导电接触垫(13)与所述第一导电连线(12)相连接，所述第一导电接触垫(13)包括第一导电体组(131)和第二导电体组(132)，所述第一导电体组(131)的熔点大于所述第二导电体组(132)的熔点；
第二芯片(20)，所述第二芯片(20)包括第二衬底(21)、第二导电连线(22)以及第二导电接触垫(23)，所述第二导电接触垫(23)与所述第二导电连线(22)相连接，所述第二导电接触垫(23)包括第三导电体组(231)和第四导电体组(232)，所述第三导电体组(231)的熔点大于所述第四导电体组(232)的熔点，所述第一导电体组(131)与所述第三导电体组(231)直接相对，所述第二导电体组(132)与所述第四导电体组(232)直接相对，以在所述第一导电接触垫(13)和所述第二导电接触垫(23)之间形成键合结构；
其中，所述第一导电接触垫(13)朝向所述第二导电接触垫(23)的一端为第一接触面(14)，所述第二导电接触垫(23)朝向所述第一接触面(14)的一端为第二接触面(24)，所述第一导电体组(131)占据所述第一接触面(14)的面积小于所述第二导电体组(132)占据所述第一接触面(14)的面积，所述第三导电体组(231)占据所述第二接触面(24)的面积小于所述第四导电体组(232)占据所述第二接触面(24)的面积。
2.根据权利要求1所述的半导体结构，其特征在于，所述第一导电体组(131)和所述第二导电体组(132)占据全部的所述第一接触面(14)，所述第三导电体组(231)和所述第四导电体组(232)占据全部的所述第二接触面(24)。
3.根据权利要求2所述的半导体结构，其特征在于，所述第一导电体组(131)仅包括第一导电体，所述第二导电体组(132)仅包括第二导电体；
所述第三导电体组(231)仅包括第三导电体，所述第四导电体组(232)仅包括第四导电体。
4.根据权利要求3所述的半导体结构，其特征在于，所述第一接触面(14)的面积等于所述第二接触面(24)的面积；
其中，所述第一导电体组(131)占据所述第一接触面(14)的面积等于所述第三导电体组(231)占据所述第二接触面(24)的面积。
5.根据权利要求3所述的半导体结构，其特征在于，所述第一接触面(14)的面积不等于所述第二接触面(24)的面积。
6.根据权利要求2所述的半导体结构，其特征在于，所述第一接触面(14)的周向外边缘包括直线和曲线中的至少之一，所述第二接触面(24)的周向外边缘包括直线和曲线中的至少之一。
7.根据权利要求1至6中任一项所述的半导体结构，其特征在于，所述第一导电体组(131)占据所述第一导电接触垫(13)的体积大于所述第二导电体组(132)占据所述第一导电接触垫(13)的体积；
所述第三导电体组(231)占据所述第二导电接触垫(23)的体积大于所述第四导电体组(232)占据所述第二导电接触垫(23)的体积。
8.根据权利要求7所述的半导体结构，其特征在于，所述第一导电连线(12)的一端均连接于所述第一导电体组(131)上；
所述第二导电连线(22)的一端均连接于所述第三导电体组(231)上。
9.根据权利要求8所述的半导体结构，其特征在于，所述第二导电体组(132)包括多个第一子导电段(1321)，相邻所述第一子导电段(1321)之间夹持所述第一导电体组(131)的一部分；
和/或，所述第四导电体组(232)包括多个第二子导电段(2321)，相邻所述第二子导电段(2321)之间夹持所述第三导电体组(231)的一部分。
10.根据权利要求7所述的半导体结构，其特征在于，所述第一导电体组(131)包括铜和钨中的至少一种，所述第二导电体组(132)包括铋、镉、锡、铅、镝以及铟中的至少一种；
所述第三导电体组(231)包括铜和钨中的至少一种，所述第四导电体组(232)包括铋、镉、锡、铅、镝以及铟中的至少一种。
11.根据权利要求1所述的半导体结构，其特征在于，所述第一导电连线(12)为第一硅通孔；
所述第二导电连线(22)为第二硅通孔。
12.一种半导体结构的制作方法，其特征在于，包括：
提供第一芯片(10)，所述第一芯片(10)包括第一衬底(11)、第一导电连线(12)以及第一导电接触垫(13)，所述第一导电接触垫(13)与所述第一导电连线(12)相连接，所述第一导电接触垫(13)包括第一导电体组(131)和第二导电体组(132)，所述第一导电体组(131)的熔点大于所述第二导电体组(132)的熔点；
提供第二芯片(20)，所述第二芯片(20)包括第二衬底(21)、第二导电连线(22)以及第二导电接触垫(23)，所述第二导电接触垫(23)与所述第二导电连线(22)相连接，所述第二导电接触垫(23)包括第三导电体组(231)和第四导电体组(232)，所述第三导电体组(231)的熔点大于所述第四导电体组(232)的熔点；
对准所述第一芯片(10)和所述第二芯片(20)，使得所述第一导电体组(131)与所述第三导电体组(231)直接相对，所述第二导电体组(132)与所述第四导电体组(232)直接相对；
连接所述第一芯片(10)和所述第二芯片(20)；
其中，所述第一导电接触垫(13)朝向所述第二导电接触垫(23)的一端为第一接触面(14)，所述第二导电接触垫(23)朝向所述第一接触面(14)的一端为第二接触面(24)，所述第一导电体组(131)占据所述第一接触面(14)的面积小于所述第二导电体组(132)占据所述第一接触面(14)的面积，所述第三导电体组(231)占据所述第二接触面(24)的面积小于所述第四导电体组(232)占据所述第二接触面(24)的面积。
13.根据权利要求12所述的半导体结构的制作方法，其特征在于，连接所述第一芯片(10)和所述第二芯片(20)包括：
采用第一温度熔化所述第二导电体组(132)与所述第四导电体组(232)，以使得所述第一芯片(10)和所述第二芯片(20)连接；
其中，所述第一温度小于所述第一导电体组(131)和所述第三导电体组(231)的熔点。
14.根据权利要求13所述的半导体结构的制作方法，其特征在于，连接所述第一芯片(10)和所述第二芯片(20)还包括：
将连接后的所述第一芯片(10)和所述第二芯片(20)在第二温度退火条件下进行键合，以使得所述第一导电接触垫(13)和所述第二导电接触垫(23)之间形成键合结构；
其中，所述第一温度小于所述第二温度。
15.根据权利要求12至14中任一项所述的半导体结构的制作方法，其特征在于，采用电镀方法或印刷方法在所述第一导电体组(131)上形成所述第二导电体组(132)；
采用电镀方法或印刷方法在所述第三导电体组(231)上形成所述第四导电体组(232)。
CN202110746011.4A 2021-07-01 2021-07-01 半导体结构及半导体结构的制作方法 Active CN115565977B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202110746011.4A CN115565977B (zh) 2021-07-01 2021-07-01 半导体结构及半导体结构的制作方法
PCT/CN2021/117500 WO2023272942A1 (zh) 2021-07-01 2021-09-09 半导体结构及半导体结构的制作方法
US17/648,309 US11984417B2 (en) 2021-07-01 2022-01-19 Semiconductor structure and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110746011.4A CN115565977B (zh) 2021-07-01 2021-07-01 半导体结构及半导体结构的制作方法

Publications (2)

Publication Number Publication Date
CN115565977A true CN115565977A (zh) 2023-01-03
CN115565977B CN115565977B (zh) 2024-06-07

Family

ID=84692432

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110746011.4A Active CN115565977B (zh) 2021-07-01 2021-07-01 半导体结构及半导体结构的制作方法

Country Status (3)

Country Link
US (1) US11984417B2 (zh)
CN (1) CN115565977B (zh)
WO (1) WO2023272942A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10515913B2 (en) 2017-03-17 2019-12-24 Invensas Bonding Technologies, Inc. Multi-metal contact structure
US10446441B2 (en) 2017-06-05 2019-10-15 Invensas Corporation Flat metal features for microelectronics applications
US12119286B2 (en) * 2021-05-19 2024-10-15 Changxin Memory Technologies, Inc. Die, memory and method of manufacturing die

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010023985A1 (en) * 2000-03-15 2001-09-27 Masud Beroz Assemblies for temporarily connecting microelectronic elements for testing and methods therefor
US20050003650A1 (en) * 2003-07-02 2005-01-06 Shriram Ramanathan Three-dimensional stacked substrate arrangements
CN109243974A (zh) * 2018-08-02 2019-01-18 中国电子科技集团公司第五十五研究所 一种减小晶圆键合对准偏差的方法
CN110931443A (zh) * 2018-09-20 2020-03-27 三星电子株式会社 半导体装置和包括其的半导体封装件
US20230299029A1 (en) * 2022-03-16 2023-09-21 Adeia Semiconductor Bonding Technologies Inc. Expansion control for bonding

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9443796B2 (en) * 2013-03-15 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Air trench in packages incorporating hybrid bonding
KR102275705B1 (ko) * 2014-07-11 2021-07-09 삼성전자주식회사 웨이퍼 대 웨이퍼 접합 구조
CN106571334B (zh) * 2016-10-26 2020-11-10 上海集成电路研发中心有限公司 一种硅片间的混合键合方法
US10515913B2 (en) * 2017-03-17 2019-12-24 Invensas Bonding Technologies, Inc. Multi-metal contact structure
US10790262B2 (en) 2018-04-11 2020-09-29 Invensas Bonding Technologies, Inc. Low temperature bonded structures
US11444039B2 (en) * 2020-05-29 2022-09-13 Sandisk Technologies Llc Semiconductor die including diffusion barrier layers embedding bonding pads and methods of forming the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010023985A1 (en) * 2000-03-15 2001-09-27 Masud Beroz Assemblies for temporarily connecting microelectronic elements for testing and methods therefor
US20050003650A1 (en) * 2003-07-02 2005-01-06 Shriram Ramanathan Three-dimensional stacked substrate arrangements
CN109243974A (zh) * 2018-08-02 2019-01-18 中国电子科技集团公司第五十五研究所 一种减小晶圆键合对准偏差的方法
CN110931443A (zh) * 2018-09-20 2020-03-27 三星电子株式会社 半导体装置和包括其的半导体封装件
US20230299029A1 (en) * 2022-03-16 2023-09-21 Adeia Semiconductor Bonding Technologies Inc. Expansion control for bonding

Also Published As

Publication number Publication date
WO2023272942A1 (zh) 2023-01-05
US11984417B2 (en) 2024-05-14
CN115565977B (zh) 2024-06-07
US20230005849A1 (en) 2023-01-05

Similar Documents

Publication Publication Date Title
CN115565977B (zh) 半导体结构及半导体结构的制作方法
TWI502667B (zh) 半導體元件的接合結構及半導體元件的製造方法
US9087754B2 (en) Structures and methods for improving solder bump connections in semiconductor devices
TWI533423B (zh) 包含形成在低ｋ金屬化系統上之應力緩衝材料的半導體裝置
US6667225B2 (en) Wafer-bonding using solder and method of making the same
JP5528072B2 (ja) 半導体デバイスにおけるはんだバンプ接続を改善するための構造および方法
CN101894814A (zh) 焊料凸块ubm结构
KR20060044637A (ko) 반도체 장치의 제조 방법, 반도체 장치 및 반도체 칩
JP5663607B2 (ja) 半導体装置
KR20060053168A (ko) 반도체 장치의 제조 방법 및 반도체 장치
CN100394566C (zh) 半导体封装物及其制造方法
CN110957295B (zh) 半导体器件及其形成方法
CN104425414A (zh) 半导体装置及其制法
JP2012514320A (ja) 半導体デバイスにおけるはんだバンプ接続を改良するための構造および方法
CN115565976B (zh) 半导体结构及半导体结构的制作方法
CN115565978B (zh) 半导体结构及半导体结构的制作方法
EP4181187A1 (en) Semiconductor structure and method for manufacturing semiconductor structure
US11935824B2 (en) Integrated circuit package module including a bonding system
WO2023055429A1 (en) Integrated circuit package module including a bonding system
JP2006019765A (ja) 半導体装置および半導体モジュール

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant