CN115498017A - 锗硅异质结晶体管的制造方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 51
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 title claims abstract description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 73
- 229920005591 polysilicon Polymers 0.000 claims abstract description 57
- 238000005530 etching Methods 0.000 claims abstract description 50
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 14
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 14
- 238000003475 lamination Methods 0.000 claims abstract description 13
- 238000001259 photo etching Methods 0.000 claims abstract description 12
- 229920002120 photoresistant polymer Polymers 0.000 claims description 24
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 12
- 239000000463 material Substances 0.000 claims description 12
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 8
- 238000001039 wet etching Methods 0.000 claims description 7
- 235000012239 silicon dioxide Nutrition 0.000 claims description 6
- 239000000377 silicon dioxide Substances 0.000 claims description 6
- 238000001312 dry etching Methods 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 239000000725 suspension Substances 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 9
- 238000000206 photolithography Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000011161 development Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000407 epitaxy Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000001413 cellular effect Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
- H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66242—Heterojunction transistors [HBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Bipolar Transistors (AREA)
Abstract
本发明提供一种锗硅异质结晶体管的制造方法，提供衬底，衬底上形成有STI以定义出有源区，在衬底上形成第一电介质层，在第一电介质层上形成第一多晶硅层，在多晶硅层上形成第二电介质层，之后通过光刻、刻蚀去除部分第二电介质层和第一多晶硅层，以形成位于有源区上的第一叠层，形成覆盖第一叠层、第一电介质层的第三电介质层，之后刻蚀第三电介质层，用以在第一叠层的侧壁形成侧墙；在第一电介质层上形成覆盖第一叠层、侧墙的第二多晶硅层以及覆盖第二多晶硅层的第四电介质层，通过刻蚀第四电介质层至侧墙裸露。本发明的锗硅异质结晶体管的制造方法降低了氮化硅悬挂侧墙形成时对刻蚀工艺的要求，其工艺简单，生产成本低。
Description
技术领域
本发明涉及半导体技术领域，特别是涉及一种锗硅异质结晶体管的制造方法。
背景技术
锗硅异质结晶体管(SiGe HBT)技术已经广泛应用于蜂窝电话/个人通信系统、无线电话、全球定位系统接收机、无线局域网及工业和医学等应用中。
尽管锗硅异质结晶体管的器件性能优异，但其工艺复杂、生产成本高昂，一直制约着此类产品的发展。所以，器件结构的优化和工艺步骤的简化是研究人员主要的研究方向。SiGe层的选择性外延技术难度大严重制约锗硅异质结晶体管的发展。因此为了得到高性能的锗硅异质结晶体管器件，一方面需要提高SiGe层的选择性外延技术水平；另一方面可通过改善锗硅异质结晶体管器件的结构及制造方法来降低SiGe外延层技术水平。
一种锗硅异质结晶体管局部特征结构如图1所示，氮化硅为悬挂侧墙结构，其经历的热过程较少，性能较优。
现有技术中的特征结构形成方法包括：
S1：提供衬底01，所述衬底01上形成有STI以定义出有源区，在所述衬底01上形成第一氧化层011，在所述第一氧化层011上形成多晶硅层012，在多晶硅层012上形成自下而上依次堆叠的第二氧化层013、第一氮化层014、第三氧化层015，即ONO层，之后通过光刻、刻蚀ONO层，使得其下方的多晶硅层012裸露，形成如图2所示的结构；
S2：刻蚀裸露的多晶硅层012，使得其下方的第一氧化层011裸露，形成如图3所示的结构；
S3：刻蚀裸露的第一氧化层011，形成倒T形的凹槽，在凹槽的底部形成外延层016，之后在衬底01上形成覆盖外延层016的第二氮化层，之后可通过刻蚀工艺形成包括如图1所示的特征结构，但是SiN悬挂侧墙的形成对刻蚀工艺技术要求高，其刻蚀轮廓必需为接近90度，否则在S3中的SiN容易过刻蚀，无法形成如图1所示的悬挂侧墙结构。
为解决上述问题，需要提出一种新型的锗硅异质结晶体管的制造方法。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种锗硅异质结晶体管的制造方法，用于解决现有技术中SiN悬挂侧墙的形成对刻蚀工艺技术要求高，其刻蚀轮廓必需为接近90度，否则SiN容易过刻蚀的问题。
为实现上述目的及其他相关目的，本发明提供一种锗硅异质结晶体管的制造方法包括：
步骤一、提供衬底，所述衬底上形成有STI以定义出有源区，在所述衬底上形成第一电介质层，在所述第一电介质层上形成第一多晶硅层，在所述多晶硅层上形成第二电介质层，之后通过光刻、刻蚀去除部分所述第二电介质层和所述第一多晶硅层，以形成位于所述有源区上的第一叠层，形成覆盖所述第一叠层、所述第一电介质层的第三电介质层，之后刻蚀所述第三电介质层，用以在所述第一叠层的侧壁形成侧墙；
步骤二、在所述第一电介质层上形成覆盖所述第一叠层、所述侧墙的第二多晶硅层以及覆盖所述第二多晶硅层的第四电介质层通过光刻、刻蚀去除部分所述第四电介质层至所述侧墙裸露；
步骤三、刻蚀去除所述第二电介质层和所述侧墙，用以形成第一图形结构；
步骤四、在所述第一图形结构上形成第五电介质层，之后刻蚀所述第五电介质层至所述第一多晶硅层的上方；
步骤五、刻蚀去除所述第一多晶硅层，使得其下方的所述第一电介质层裸露，之后刻蚀裸露的所述第一电介质层形成倒T形的凹槽；
步骤六、在所述凹槽的底部形成外延层，之后在所述外延层上形成填充剩余所述凹槽的第三多晶硅层，用以形成第二图形结构；
步骤七、刻蚀所述第二图形结构以形成所需的器件结构。
优选地，步骤一中的所述衬底为硅衬底。
优选地，步骤一中的所述第一电介质层的材料为二氧化硅。
优选地，步骤一中的所述第二电介质层的材料为氮化硅。
优选地，步骤一中所述第三电介质层的材料为氮化硅。
优选地，步骤二中所述第四电介质层的材料为二氧化硅。
优选地，步骤二中以湿法刻蚀的方法刻蚀所述第四电介质层至所述侧墙裸露。
优选地，步骤四中第五电介质层的材料为氮化硅。、
优选地，步骤五中以干法刻蚀的方法刻蚀去除所述第一多晶硅层。
优选地，步骤五中以湿法刻蚀的方法刻蚀裸露的所述第一电介质层形成倒T形的所述凹槽。
优选地，步骤六中的所述外延层为锗硅外延层。
优选地，步骤七中所述刻蚀所述第二图形结构以形成所需的器件结构的方法包括：在所述第三多晶硅层上形成第一光刻胶层，光刻打开所述第一光刻胶层使得其下方的所述第三多晶硅层裸露，刻蚀裸露的所述第三多晶硅层以及其下方的所述第五电介质层、所述第四电介质层、所述第二多晶硅层至所述第一电介质层的上方；去除剩余的所述第一光刻胶层，在刻蚀后的所述第三多晶硅层上形成第二光刻胶层，光刻打开所述第二光刻胶层使得其下方的所述第三多晶硅层裸露，刻蚀裸露的所述第三多晶硅层以及其下方的所述第五电介质层、所述第四电介质层至所述第二多晶硅层的上方。
如上所述，本发明的锗硅异质结晶体管的制造方法，具有以下有益效果：
本发明的锗硅异质结晶体管的制造方法降低了氮化硅悬挂侧墙形成时对刻蚀工艺的要求，其工艺简单，生产成本低。
附图说明
图1显示为现有技术的局部特征结构示意图；
图2显示为现有技术的刻蚀ONO层示意图；
图3显示为现有技术的刻蚀多晶硅层示意图；
图4显示为本发明的刻蚀形成特征结构示意图；
图5显示为本发明的工艺流程示意图；
图6显示为本发明的形成第一叠层示意图；
图7显示为本发明的形成侧墙示意图；
图8显示为本发明的淀积第二多晶硅层以及覆盖第二多晶硅层的第四电介质层示意图；
图9显示为本发明的刻蚀去除第二电介质层和侧墙示意图；
图10显示为本发明的在第一图形结构上形成第五电介质层示意图；
图11显示为本发明的刻蚀第五电介质层至第一多晶硅层的上方示意图；
图12显示为本发明的形成倒T形的凹槽示意图；
图13显示为本发明的在凹槽的底部形成外延层示意图；
图14显示为本发明的在外延层上形成填充剩余凹槽的第三多晶硅层示意图；
图15显示为本发明的目标器件结构示意图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图5，本发明提供一种锗硅异质结晶体管的制造方法包括：
步骤一，提供衬底01，衬底01上形成有STI以定义出有源区，在衬底01上形成第一电介质层02，在第一电介质层02上形成第一多晶硅层03，多晶硅层通常由低压化学气相沉积的方法形成，在第一多晶硅层03上形成第二电介质层04，之后通过光刻、刻蚀去除部分第二电介质层04和第一多晶硅层03，具体地，在第二电介质层04上形成光刻胶层，光刻打开部分光刻胶使得其下方的第二电介质层04裸露，以定义出刻蚀的区域，之后刻蚀裸露的第二电介质层04以及其下方的第一多晶硅层03，以形成位于有源区上的第一叠层，形成如图6所示的结构，形成覆盖第一叠层、第一电介质层02的第三电介质层05，之后刻蚀第三电介质层05，用以在第一叠层的侧壁形成侧墙，形成如图7所示的结构；
在本发明的实施例中，步骤一中的衬底01为硅衬底01。
在本发明的实施例中，步骤一中的第一电介质层02的材料为二氧化硅，通常可在将硅衬底01设于高温炉管中氧化形成。
在本发明的实施例中，步骤一中的第二电介质层04的材料为氮化硅，通常可由化学气相沉积的方法形成。
在本发明的实施例中，步骤一中第三电介质层05的材料为氮化硅，通常可由化学气相沉积的方法形成。
步骤二，在第一电介质层02上形成覆盖第一叠层、侧墙的第二多晶硅层06以及覆盖第二多晶硅层06的第四电介质层07，通过光刻、刻蚀去除部分第四电介质层07至侧墙裸露，具体地，在第四电介质层07上形成光刻胶层，光刻打开有源区处的光刻胶层使得其下方的第四电介质层07裸露，之后以干法刻蚀的方法刻蚀裸露的第四介质层07至侧墙裸露，形成如图8所示的结构；
在本发明的实施例中，步骤二中第四电介质层07的材料为二氧化硅，通常可由化学气相沉积的方法形成。
在本发明的实施例中，步骤二中以湿法刻蚀的方法刻蚀第四电介质层07至侧墙裸露。
步骤三，以湿法刻蚀的方法刻蚀去除第二电介质层04和侧墙，用以形成第一图形结构，形成如图9所示的结构；
步骤四，在第一图形结构上形成第五电介质层08，形成如图10所示的结构，之后通过光刻定义出第五电介质层08刻蚀的区域，以干法刻蚀的方法刻蚀第五电介质层08至第一多晶硅层03的上方，形成如图11所示的结构；
在本发明的实施例中，步骤四中第五电介质层08的材料为氮化硅，通常可由高温炉管低压化学气相沉积的方法形成一层较薄的氮化硅层。
步骤五，以干法刻蚀的方法刻蚀去除第一多晶硅层03，使得其下方的第一电介质层02裸露，第五电介质层08的上表面也会形成为平坦的形貌，之后刻蚀裸露的第一电介质层02形成倒T形的凹槽，形成如图12所示的结构；
在本发明的实施例中，步骤五中以湿法刻蚀的方法刻蚀裸露的第一电介质层02形成倒T形的凹槽。
步骤六，在凹槽的底部形成外延层09，形成如图13所示的结构，之后在外延层09上形成填充剩余凹槽的第三多晶硅层10，用以形成第二图形结构，即如图14所示的结构；
步骤七，刻蚀第二图形结构以形成所需的器件结构。
在本发明的实施例中，步骤七中刻蚀第二图形结构以形成所需的器件结构的方法包括：在第三多晶硅层10上形成第一光刻胶层，光刻打开第一光刻胶层使得其下方的第三多晶硅层10裸露，刻蚀裸露的第三多晶硅层10以及其下方的第五电介质层08、第四电介质层07、第二多晶硅层06至第一电介质层02的上方；去除剩余的第一光刻胶层，在刻蚀后的第三多晶硅层10上形成第二光刻胶层，光刻打开第二光刻胶层使得其下方的第三多晶硅层10裸露，刻蚀裸露的第三多晶硅层10以及其下方的第五电介质层08、第四电介质层07至第二多晶硅层06的上方，形成如图15所示的结构。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
综上所述，本发明的锗硅异质结晶体管的制造方法降低了氮化硅悬挂侧墙形成时对刻蚀工艺的要求，其工艺简单，生产成本低。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (11)
1.一种锗硅异质结晶体管的制造方法，其特征在于，至少包括：
步骤一、提供衬底，所述衬底上形成有STI以定义出有源区，在所述衬底上形成第一电介质层，在所述第一电介质层上形成第一多晶硅层，在所述多晶硅层上形成第二电介质层，之后通过光刻、刻蚀去除部分所述第二电介质层和所述第一多晶硅层，以形成位于所述有源区上的第一叠层，形成覆盖所述第一叠层、所述第一电介质层的第三电介质层，之后刻蚀所述第三电介质层，用以在所述第一叠层的侧壁形成侧墙；
步骤二、在所述第一电介质层上形成覆盖所述第一叠层、所述侧墙的第二多晶硅层以及覆盖所述第二多晶硅层的第四电介质层，通过光刻、刻蚀去除部分所述第四电介质层至所述侧墙裸露；
步骤三、刻蚀去除所述第二电介质层和所述侧墙，用以形成第一图形结构；
步骤四、在所述第一图形结构上形成第五电介质层，之后刻蚀所述第五电介质层至所述第一多晶硅层的上方；
步骤五、刻蚀去除所述第一多晶硅层，使得其下方的所述第一电介质层裸露，之后刻蚀裸露的所述第一电介质层形成倒T形的凹槽；
步骤六、在所述凹槽的底部形成外延层，之后在所述外延层上形成填充剩余所述凹槽的第三多晶硅层，用以形成第二图形结构；
步骤七、刻蚀所述第二图形结构以形成所需的器件结构。
2.根据权利要求1所述的锗硅异质结晶体管的制造方法，其特征在于：步骤一中的所述衬底为硅衬底。
3.根据权利要求1所述的锗硅异质结晶体管的制造方法，其特征在于：步骤一中的所述第一电介质层的材料为二氧化硅。
4.根据权利要求1所述的锗硅异质结晶体管的制造方法，其特征在于：步骤一中的所述第二电介质层的材料为氮化硅。
5.根据权利要求1所述的锗硅异质结晶体管的制造方法，其特征在于：步骤一中所述第三电介质层的材料为氮化硅。
6.根据权利要求1所述的锗硅异质结晶体管的制造方法，其特征在于：步骤二中所述第四电介质层的材料为二氧化硅。
7.根据权利要求6所述的锗硅异质结晶体管的制造方法，其特征在于：步骤二中以湿法刻蚀的方法刻蚀所述第四电介质层至所述侧墙裸露。
8.根据权利要求1所述的锗硅异质结晶体管的制造方法，其特征在于：步骤四中第五电介质层的材料为氮化硅。
9.根据权利要求1所述的锗硅异质结晶体管的制造方法，其特征在于：步骤五中以干法刻蚀的方法刻蚀去除所述第一多晶硅层。
根据权利要求1所述的锗硅异质结晶体管的制造方法，其特征在于：步骤五中以湿法刻蚀的方法刻蚀裸露的所述第一电介质层形成倒T形的所述凹槽。
10.根据权利要求1所述的锗硅异质结晶体管的制造方法，其特征在于：步骤六中的所述外延层为锗硅外延层。
11.根据权利要求1所述的锗硅异质结晶体管的制造方法，其特征在于：步骤七中所述刻蚀所述第二图形结构以形成所需的器件结构的方法包括：在所述第三多晶硅层上形成第一光刻胶层，光刻打开所述第一光刻胶层使得其下方的所述第三多晶硅层裸露，刻蚀裸露的所述第三多晶硅层以及其下方的所述第五电介质层、所述第四电介质层、所述第二多晶硅层至所述第一电介质层的上方；去除剩余的所述第一光刻胶层，在刻蚀后的所述第三多晶硅层上形成第二光刻胶层，光刻打开所述第二光刻胶层使得其下方的所述第三多晶硅层裸露，刻蚀裸露的所述第三多晶硅层以及其下方的所述第五电介质层、所述第四电介质层至所述第二多晶硅层的上方。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211165264.3A CN115498017A (zh) | 2022-09-23 | 2022-09-23 | 锗硅异质结晶体管的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211165264.3A CN115498017A (zh) | 2022-09-23 | 2022-09-23 | 锗硅异质结晶体管的制造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN115498017A true CN115498017A (zh) | 2022-12-20 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202211165264.3A Pending CN115498017A (zh) | 2022-09-23 | 2022-09-23 | 锗硅异质结晶体管的制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN115498017A (zh) |
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2022
- 2022-09-23 CN CN202211165264.3A patent/CN115498017A/zh active Pending
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