CN115483105A - 一种并联frd的双芯片igbt结构及制作方法 - Google Patents
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Abstract
本发明提供一种并联FRD的双芯片IGBT结构及制作方法，该方法包括：提供第一导电类型衬底，衬底包括IGBT形成区域和FRD形成区域；于FRD形成区域的衬底中形成第二导电类型掺杂的FRD极区；于IGBT形成区域的衬底中形成栅极结构；于IGBT形成区域的衬底中形成第二导电类型掺杂的阱区，并于阱区中形成第一导电类型掺杂的发射区；于发射区上形成发射极金属层，于FRD极区上形成FRD第一电极；于衬底远离发射区的一面形成背面金属层。本发明通过于同一衬底上形成IGBT芯片和匹配的FRD芯片，能够减少封装上芯次数，降低封装面积；并且，双芯片设计能够降低芯片边缘和中间位置的应力，提高生产良率。
Description
技术领域
本发明属于半导体集成领域，涉及一种并联FRD的双芯片IGBT结构及制作方法。
背景技术
IGBT(Insulated Gate Bipolar Transistor)，即绝缘栅双极型晶体管，其是由BJT(双极型三极管)和MOS(绝缘栅型场效应管)组成的复合全控型电压驱动式半导体器件，具有饱和压降低、电流密度大、驱动功率小、开关速度快等优点。
通常，IGBT会搭配一个二极管进行封装，在逆变电路里，IGBT会搭配全电流或者半电流的FRD(Fast Recovery Diode，快速恢复二极管)进行使用，这种情况下，会涉及到两颗芯片的供应，且因为工艺的差异，IGBT和FRD芯片往往是在不同晶圆尺寸的晶圆厂进行生产，会影响的两颗芯片的数量搭配；另一方面，在封装时，要求两颗芯片保持一定的间距，如图1所示，IGBT芯片16和FRD芯片17之间的间距不小于500μm，这严重影响了封装框架18的面积利用，最终影响到芯片尺寸设计。
RC-IGBT(Reverse Conducting IGBT，逆导型IGBT)是将IGBT和FRD合成为一个芯片，当IGBT和FRD需要的电流较大时(50A以上)，存在单芯片面积尺寸过大的问题，这在实际生产中存在单芯片边缘和中间位置应力较大容易碎裂等问题，造成较大的良率损失。
因此，如何提供一种并联FRD的双芯片IGBT结构及制作方法，用以降低反向导通IGBT芯片封装尺寸、提高生产良率，成为本领域技术人员亟待解决的技术问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种并联FRD的双芯片IGBT结构及制作方法，用于解决现有技术中反向导通IGBT的封装面积大、生产良率低的问题。
为实现上述目的及其他相关目的，本发明提供一种并联FRD的双芯片IGBT结构的制作方法，包括以下步骤：
提供第一导电类型衬底，所述衬底包括IGBT形成区域和FRD形成区域，所述IGBT形成区域和所述FRD形成区域间隔预设距离；
于所述FRD形成区域的所述衬底中形成第二导电类型掺杂的FRD极区；
于所述IGBT形成区域的所述衬底中形成栅极结构；
于所述IGBT形成区域的所述衬底中形成第二导电类型掺杂的阱区，并于所述阱区中形成第一导电类型掺杂的发射区；
于所述发射区上形成发射极金属层，于所述FRD极区上形成FRD第一电极；
于所述衬底远离所述发射区的一面形成背面金属层，其中，位于所述IGBT形成区域的所述背面金属层构成集电极金属层，位于所述FRD形成区域中的所述背面金属层构成FRD第二电极。
可选地，于所述IGBT形成区域的有源区周围形成IGBT保护环，于所述FRD形成区域的有源区周围形成FRD保护环。
可选地，还包括于所述IGBT形成区域和所述FRD形成区域之间的所述衬底中形成第一导电类型掺杂的截止区。
可选地，在形成所述FRD第一电极之前，还包括对所述FRD形成区域进行电子辐照的步骤。
可选地，形成所述栅极结构的步骤包括：
于所述衬底上形成一掩膜层，并图形化所述掩膜层；
以图形化的所述掩膜层为刻蚀掩膜刻蚀所述衬底以形成沟槽；
于所述沟槽的内壁形成栅氧化层；
于所述沟槽中填充多晶硅形成多晶硅栅层。
可选地，形成所述发射极金属层之前，还包括以下步骤：
于所述IGBT形成区域的所述衬底上形成层间电介质层，所述层间电介质层覆盖所述发射区和所述栅极结构的顶面；
于所述层间电介质层中形成通孔，所述通孔显露所述发射区，其中，所述发射极金属层延伸入所述通孔中与所述发射区连接。
可选地，形成背面金属层后，还包括划片步骤：划片形成并联FRD的IGBT双芯片、单IGBT芯片或单FRD芯片。
本发明还提供一种并联FRD的双芯片IGBT结构，包括：
第一导电类型衬底，所述衬底包括IGBT形成区域和FRD形成区域，所述IGBT形成区域和所述FRD形成区域间隔预设距离；
第二导电类型FRD极区，位于所述FRD形成区域的所述衬底中；
栅极结构，位于所述IGBT形成区域的所述衬底中；
第二导电类型阱区，位于所述IGBT形成区域的所述衬底中；
第一导电类型发射区，位于所述阱区中；
发射极金属层，位于所述发射区上；
FRD第一电极，位于所述FRD极区上；
背面金属层，位于所述衬底远离所述发射区的一面，其中，位于所述IGBT形成区域的所述背面金属层构成集电极金属层，位于所述FRD形成区域中的所述背面金属层构成FRD第二电极。
可选地，所述IGBT形成区域的有源区周围设有IGBT保护环，所述FRD形成区域的有源区周围设有FRD保护环。
可选地，位于所述IGBT形成区域和所述FRD形成区域之间的所述衬底的上表面中形成有第一导电类型截止区。
可选地，所述衬底和所述发射极金属层之间设有层间电介质层，所述层间电介质层中设有通孔，所述发射极金属层延伸入所述通孔中与所述发射区连接。
如上所述，本发明的并联FRD的双芯片IGBT结构及制作方法，通过于同一衬底上形成IGBT芯片和匹配的FRD芯片，能够减少封装上芯次数，降低封装面积；并且，双芯片设计相对于将IGBT和FRD合成为一个芯片面积，能够降低芯片边缘和中间位置的应力，提高生产良率。另外，可以根据需求划片形成并联FRD的IGBT双芯片、单IGBT芯片或单FRD芯片，具有灵活分配的优点。
附图说明
图1显示为一种IGBT芯片和FRD芯片的封装结构示意图。
图2显示为本发明实施例一中提供的一种并联FRD的双芯片IGBT结构的制作方法的流程图。
图3显示为本发明实施例一中提供衬底，并定义IGBT保护环区域和FRD保护环区域的示意图。
图4显示为本发明实施例一中形成IGBT保护环、FRD保护环和FRD极区的示意图。
图5显示为本发明实施例一中形成栅极结构的示意图。
图6显示为本发明实施例一中形成阱区，并于阱区中形成发射区的示意图。
图7显示为本发明实施例一中对FRD区域进行电子辐照的示意图。
图8显示为本发明实施例一中形成发射极金属层和FRD第一电极的示意图。
图9显示为本发明实施例一中形成背面金属层的示意图。
图10显示为本发明实施例一中划片形成并联FRD的IGBT双芯片、单IGBT芯片或单FRD芯片的示意图。
图11显示为本发明实施例一中并联FRD的IGBT双芯片的封装结构示意图。
元件标号说明
1 衬底
101 IGBT形成区域
102 FRD形成区域
103 划片道
2 掩膜层
3 IGBT保护环
4 FRD保护环
5 FRD极区
6 栅极结构
601 栅氧化层
602 多晶硅栅层
7 阱区
8 发射区
9 截止区
10 遮挡层
11 层间电介质层
12 发射极金属层
13 FRD第一电极
14 背面金属层
1401 集电极金属层
1402 FRD第二电极
15 双芯片
16 IGBT芯片
17 FRD芯片
18 封装框架
S1～S6 步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一特征和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一特征和第二特征之间的实施例，这样第一特征和第二特征可能不是直接接触。
请参阅图1至图11。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
本实施例提供一种并联FRD的双芯片IGBT结构的制作方法，请参阅图2，显示为该方法的流程图，包括如下步骤：
S1：提供第一导电类型衬底，所述衬底包括IGBT形成区域和FRD形成区域，所述IGBT形成区域和所述FRD形成区域间隔预设距离；
S2：于所述FRD形成区域的所述衬底中形成第二导电类型掺杂的FRD极区；
S3：于所述IGBT形成区域的所述衬底中形成栅极结构；
S4：于所述IGBT形成区域的所述衬底中形成第二导电类型掺杂的阱区，并于所述阱区中形成第一导电类型掺杂的发射区；
S5：于所述发射区上形成发射极金属层，于所述FRD极区上形成FRD第一电极；
S6：于所述衬底远离所述发射区的一面形成背面金属层，其中，位于所述IGBT形成区域的所述背面金属层构成集电极金属层，位于所述FRD形成区域中的所述背面金属层构成FRD第二电极。
本实施例中，第一导电类型为N型，第二导电类型为P型。在其他实施例中也可以为：第一导电类型为P型，第二导电类型为N型。
首先，请参阅图3，执行步骤S1：提供第一导电类型衬底1，所述衬底1包括IGBT形成区域101和FRD形成区域102，所述IGBT形成区域101和所述FRD形成区域102间隔预设距离。
作为示例，所述衬底1没有具体限制，可以为硅衬底、锗衬底、绝缘体上硅或绝缘体上锗等，还可以为锗化硅、砷化镓等。
作为示例，所述IGBT形成区域101和所述FRD形成区域102之间为划片道103，后续可以根据需求进行划片。
作为示例，于同一衬底上形成IGBT和FRD双芯片，IGBT区域和FRD区域之间的间隔最小能够达到60微米(μm)，因为IGBT和FRD间隔较近，为了防止漏电流以及芯片之间的串扰，较优的，于所述IGBT形成区域101的有源区周围形成IGBT保护环3以及于所述FRD形成区域102的有源区周围形成FRD保护环4(见后续图4)。
作为示例，如图3所示，于所述衬底1上形成掩膜层2并图形化，定义出待形成所述IGBT保护环3和待形成所述FRD保护环4的图案，作为后续离子注入的掩膜，所述掩膜层2可以是二氧化硅层或者氮化硅层等。
接着，请参阅图4，执行步骤S2：于所述FRD形成区域102的所述衬底1中形成第二导电类型掺杂的FRD极区5。
作为示例，由于第二导电类型为P型，即所述FRD极区5作为FRD的P区，位于所述FRD形成区域102的所述衬底1作为FRD的N区。
作为示例，较优的，采用同一注入工艺形成所述IGBT保护环3、所述FRD保护环4及所述FRD极区5，节省工艺流程，降低成本。当然，也可以先形成所述IGBT保护环3和所述FRD保护环4，然后再形成所述FRD极区5，或者先形成所述FRD极区5，然后再形成所述IGBT保护环3和所述FRD保护环4。
接着，请参阅图5，执行步骤S3：于所述IGBT形成区域101的所述衬底1中形成栅极结构6。
作为示例，形成所述栅极结构6的步骤包括：
(1)于所述衬底1上形成一掩膜层(未图示)，并图形化所述掩膜层。
作为示例，图形化的开口与预形成所述栅极结构6的位置相对应，所述掩膜层包括硬掩膜层，可以为二氧化硅层或氮化硅层。
(2)以图形化的所述掩膜层为掩膜刻蚀所述衬底1以形成沟槽。
作为示例，采用干法刻蚀或湿法刻蚀所述衬底1，形成沟槽后，还包括去除所述掩膜层的步骤。
(3)于所述沟槽的内壁形成栅氧化层601。
(4)于所述沟槽中填充多晶硅形成多晶硅栅层602。
接着，请参阅图6，执行步骤S4：于所述IGBT形成区域101的所述衬底1中形成第二导电类型掺杂的阱区7，并于所述阱区7中形成第一导电类型掺杂的发射区8。
作为示例，采用P型离子注入形成所述阱区7，所述阱区7位于所述衬底1的上表面一侧，在水平方向上所述栅极结构6位于所述阱区7中。
作为示例，采用N型重掺杂注入形成所述发射区8，所述发射区6位于所述阱区7的上表面一侧，在水平方向上所述栅极结构6位于所述发射区8中。
作为示例，还包括形成截止层9的步骤，所述截止层9位于所述IGBT保护环3和所述FRD保护环4之间的所述衬底1中，较优的，采用同一注入工艺形成所述发射区8和所述截止层9，节省工艺流程，降低成本。当然，也可以先形成所述发射区8，再形成截止层9，或者先形成截止层9，再形成发射区8。
作为示例，在离子注入形成所述阱区7之前，于所述FRD形成区域102的所述衬底1上形成光刻胶层进行遮挡，避免在形成所述阱区7、所述发射区8及所述截止层9的过程中对所述FRD形成区域102造成污染，当形成所述发射区8及所述截止层9后，还包括去除所述光刻胶层的步骤。
作为示例，如图7所示，还包括对所述FRD形成区域102处进行电子辐照的步骤，采用电子辐照控制少子寿命，提高反向恢复特性。在进行电子辐照之前，采用遮挡层10对所述IGBT形成区域101进行遮挡保护，仅对所述FRD形成区域102处进行电子辐照，完成电子辐照后并去除所述遮挡层10。
接着，请参阅图8，执行步骤S5：于所述发射区8上形成发射极金属层12，于所述FRD极区5上形成FRD第一电极13。
作为示例，形成所述发射极金属层12之前，还包括以下步骤：
(1)于所述IGBT形成区域101的所述衬底1上形成层间电介质层11，所述层间电介质层11覆盖所述发射区8和所述栅极结构6的顶面。
作为示例，所述层间电介质层11可以是二氧化硅层、氮化硅层或两者的组合。
(2)于所述层间电介质层11中形成通孔，所述通孔显露所述发射区8。
作为示例，采用干法刻蚀或湿法刻蚀形成所述通孔，所述发射极金属层12延伸入所述通孔中与所述发射区8连接。
同理，于所述FRD形成区域102的所述衬底上形成一层间电介质层，并形成通孔显露所述FRD极区5，所述FRD第一电极13延伸入所述通孔中与所述FRD极区5连接。
作为示例，较优的，位于所述IGBT形成区域101的层间电介质层和位于所述FRD形成区域102的层间电介质层采用同一工艺步骤形成，所述发射极金属层12与所述FRD第一电极13采用同一工艺步骤形成；因为所述FRD极区5为P型注入，即所述FRD第一电极13为FRD阳极。
作为示例，所述掩膜层2还能够作为所述发射极金属层12与所述FRD第一电极13之间的隔离层。
接着，请参阅图9，执行步骤S6：于所述衬底1远离所述发射区8的一面形成背面金属层14，其中，位于所述IGBT形成区域101的所述背面金属层14构成集电极金属层1401，位于所述FRD形成区域102中的所述背面金属层14构成FRD第二电极1402。
作为示例，因为所述衬底1为N型衬底，所述FRD第二电极1402为FRD阴极，所述背面金属层14实现所述集电极金属层1401与所述FRD阴极的连接。
作为示例，还包括测试和划片步骤，如图10所示，显示划片的示意图，可以根据测试良率划片出并联FRD的IGBT双芯片15，也可以根据需求单独划片出IGBT芯片16、FRD芯片17，进行不同的使用，具有灵活分配的优点。并且，如背景技术所描述，若把IGBT和FRD合成一个单芯片，当IGBT和FRD需要的电流较大时(50A以上)，存在单芯片面积尺寸过大的问题，单芯片边缘和中间位置应力较大容易碎裂等问题，降低生产良率，而本实施例通过双芯片设计，不会出现应力过大的问题，提高生产良率。
作为示例，如图11所示，显示为并联FRD的IGBT双芯片的封装结构示意图，通过IGBT和FRD双芯片设计，其间距最小能够达到60μm，相对于现有技术中将IGBT芯片和FRD芯片封装到一起时其间距不小于500μm，能够减小封装面积，更好的利用封装框架18的面积，并且能够较少封装上芯次数，提升封装效率。
实施例二
请参阅图3至图10，本实施例提供一种并联FRD的双芯片IGBT结构，所述并联FRD的双芯片IGBT结构可由实施例一所述的制作方法制作而成，但不局限于实施例一中所述的制作方法。
所述并联FRD的双芯片IGBT结构包括第一导电类型衬底1、第二导电类型FRD极区5、栅极结构6、第二导电类型阱区7、第一导电类型发射区8、发射极金属层12、FRD第一电极13和背面金属层14，其中，所述衬底1包括IGBT形成区域101和FRD形成区域102，所述IGBT形成区域101和所述FRD形成区域102间隔预设距离，所述FRD极区5位于所述FRD形成区域102的所述衬底1中，所述栅极结构6位于所述IGBT形成区域101的所述衬底1中，所述阱区7位于所述IGBT形成区域101的所述衬底1中，所述发射区8位于所述阱区7中，所述发射极金属层12位于所述发射区8上，所述FRD第一电极13位于所述FRD极区5上，所述背面金属层14位于所述衬底1远离所述发射区8的一面，位于所述IGBT形成区域101的所述背面金属层14构成集电极金属层1401，位于所述FRD形成区域102中的所述背面金属层14构成FRD第二电极1402。
本实施例中，第一导电类型为N型，第二导电类型为P型。在其他实施例中也可以为：第一导电类型为P型，第二导电类型为N型。
作为示例，IGBT区域和FRD区域之间的间隔最小能够达到60μm，因为IGBT和FRD间隔较小，为了防止漏电流以及芯片之间的串扰，所述IGBT形成区域101的有源区周围设有IGBT保护环3，所述FRD形成区域102的有源区周围设有FRD保护环4。
作为示例，所述衬底1上设有掩膜层2，所述掩膜层2可以是二氧化硅层或者氮化硅层，所述掩膜层2能够对所述发射极金属层12和所述FRD第二电极13起到隔离的作用。
作为示例，所述栅极结构6包括栅氧化层601和多晶硅栅层602，其中所述栅氧化层601位于所述衬底1和所述多晶硅栅层602之间。
作为示例，所述阱区7位于所述衬底1的上表面一侧，在水平方向上所述栅极结构6位于所述阱区7中。
作为示例，所述发射区6位于所述阱区7的上表面一侧，在水平方向上所述栅极结构6位于所述发射区8中。
作为示例，还包括截止区9，所述截止区9位于所述IGBT保护环3和所述FRD保护环4之间的所述衬底1中。
作为示例，还包括层间电介质层11，所述层间电介质层11位于所述衬底1与所述发射极金属层12之间，所述发射极金属层12贯穿所述层间电介质层11与所述发射区8连接；同理，所述FRD第一电极13与所述衬底1之间也设有层间电介质层，所述FRD第一电极13贯穿所述层间电介质层与所述FRD极区5连接。
作为示例，由于第一导电类型为N型，第二导电类型为P型，因此所述FRD第一电极13为FRD阳极，所述FRD第二电极1401为FRD阴极，所述背面金属层14实现所述集电极金属层1401与所述FRD阴极的连接。
作为示例，如图11所示，显示为并联FRD的IGBT双芯片的封装结构示意图，通过IGBT和FRD双芯片设计，其间距最小能够达到60μm，相对于现有技术中将IGBT芯片和FRD芯片封装到一起时其间距不小于500μm，能够减小封装面积，更好的利用封装框架18的面积，并且能够较少封装上芯次数，提升封装效率。
综上所述，本发明的并联FRD的双芯片IGBT结构及制作方法，通过于同一衬底上形成IGBT芯片和匹配的FRD芯片，能够减少封装上芯次数，降低封装面积；并且，双芯片设计相对于将IGBT和FRD合成为一个芯片面积，能够降低芯片边缘和中间位置的应力，提高生产良率。另外，可以根据需求划片形成并联FRD的IGBT双芯片、单IGBT芯片或单FRD芯片，具有灵活分配的优点。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (11)
1.一种并联FRD的双芯片IGBT结构的制作方法，其特征在于，包括以下步骤：
提供第一导电类型衬底，所述衬底包括IGBT形成区域和FRD形成区域，所述IGBT形成区域和所述FRD形成区域间隔预设距离；
于所述FRD形成区域的所述衬底中形成第二导电类型掺杂的FRD极区；
于所述IGBT形成区域的所述衬底中形成栅极结构；
于所述IGBT形成区域的所述衬底中形成第二导电类型掺杂的阱区，并于所述阱区中形成第一导电类型掺杂的发射区；
于所述发射区上形成发射极金属层，于所述FRD极区上形成FRD第一电极；
于所述衬底远离所述发射区的一面形成背面金属层，其中，位于所述IGBT形成区域的所述背面金属层构成集电极金属层，位于所述FRD形成区域中的所述背面金属层构成FRD第二电极。
2.根据权利要求1所述的并联FRD的双芯片IGBT结构的制作方法，其特征在于：于所述IGBT形成区域的有源区周围形成IGBT保护环，于所述FRD形成区域的有源区周围形成FRD保护环。
3.根据权利要求1所述的并联FRD的双芯片IGBT结构的制作方法，其特征在于：还包括于所述IGBT形成区域和所述FRD形成区域之间的所述衬底中形成第一导电类型掺杂的截止区。
4.根据权利要求1所述的并联FRD的双芯片IGBT结构的制作方法，其特征在于：在形成所述FRD第一电极之前，还包括对所述FRD形成区域进行电子辐照的步骤。
5.根据权利要求1所述的并联FRD的双芯片IGBT结构的制作方法，其特征在于，形成所述栅极结构的步骤包括：
于所述衬底上形成一掩膜层，并图形化所述掩膜层；
以图形化的所述掩膜层为刻蚀掩膜刻蚀所述衬底以形成沟槽；
于所述沟槽的内壁形成栅氧化层；
于所述沟槽中填充多晶硅形成多晶硅栅层。
6.根据权利要求1所述的并联FRD的双芯片IGBT结构的制作方法，其特征在于：形成所述发射极金属层之前，还包括以下步骤：
于所述IGBT形成区域的所述衬底上形成层间电介质层，所述层间电介质层覆盖所述发射区和所述栅极结构的顶面；
于所述层间电介质层中形成通孔，所述通孔显露所述发射区，其中，所述发射极金属层延伸入所述通孔中与所述发射区连接。
7.根据权利要求1所述的并联FRD的双芯片IGBT结构的制作方法，其特征在于，形成背面金属层后，还包括划片步骤：划片形成并联FRD的IGBT双芯片、单IGBT芯片或单FRD芯片。
8.一种并联FRD的双芯片IGBT结构，其特征在于，包括：
第一导电类型衬底，所述衬底包括IGBT形成区域和FRD形成区域，所述IGBT形成区域和所述FRD形成区域间隔预设距离；
第二导电类型FRD极区，位于所述FRD形成区域的所述衬底中；
栅极结构，位于所述IGBT形成区域的所述衬底中；
第二导电类型阱区，位于所述IGBT形成区域的所述衬底中；
第一导电类型发射区，位于所述阱区中；
发射极金属层，位于所述发射区上；
FRD第一电极，位于所述FRD极区上；
背面金属层，位于所述衬底远离所述发射区的一面，其中，位于所述IGBT形成区域的所述背面金属层构成集电极金属层，位于所述FRD形成区域中的所述背面金属层构成FRD第二电极。
9.根据权利要求8所述的并联FRD的双芯片IGBT结构，其特征在于：所述IGBT形成区域的有源区周围设有IGBT保护环，所述FRD形成区域的有源区周围设有FRD保护环。
10.根据权利要求8所述的并联FRD的双芯片IGBT结构，其特征在于：位于所述IGBT形成区域和所述FRD形成区域之间的所述衬底的上表面中形成有第一导电类型截止区。
11.根据权利要求8所述的并联FRD的双芯片IGBT结构，其特征在于：所述衬底和所述发射极金属层之间设有层间电介质层，所述层间电介质层中设有通孔，所述发射极金属层延伸入所述通孔中与所述发射区连接。
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Denomination of invention: A Dual Chip IGBT Structure and Manufacturing Method for Parallel FRD Effective date of registration: 20231228 Granted publication date: 20230505 Pledgee: Wuding Road Sub branch of Bank of Shanghai Co.,Ltd. Pledgor: Shanghai Gongcheng Semiconductor Technology Co.,Ltd. Registration number: Y2023980075345 |
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