CN115311998B - 像素驱动电路及显示面板 - Google Patents

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Abstract

本申请提供一种像素驱动电路及显示面板。像素驱动电路包括扫描线、数据线、电容以及驱动晶体管，扫描线用于提供扫描电压，扫描电压在采样阶段为第一电平，在数据写入阶段为第二电平，所述第一电平和所述第二电平中的一者为高电平，另一者为低电平，数据线用于提供数据电压，数据电压在采样阶段为高电平，在数据写入阶段为低电平，电容包括第一电容端和第二电容端，第一电容端在采样阶段和数据写入阶段皆电连接数据线，驱动晶体管包括栅极端、源极端和漏极端，源极端电连接扫描线，栅极端电连接第二电容端，漏极端用于在采样阶段与栅极端电连接，在数据写入阶段与栅极端断开。本申请的像素驱动电路能够提高显示面板的显示均匀性。

Description

像素驱动电路及显示面板
技术领域
本申请涉及显示技术领域，具体涉及一种像素驱动电路及显示面板。
背景技术
随着光电显示技术和半导体制造技术的发展，搭配薄膜晶体管的显示面板(ThinFilm Transistor，TFT) 已经越发成熟。在厚度、色彩饱和度、对比度、柔性显示等方面，OLED(Organic Light Emitting Diode，OLED)显示面板均具有明显的优势，OLED显示面板的发展具有广阔的前景。
相关技术中，OLED显示面板的驱动电路采用直流电源进行驱动，有一条单独的电源线对每个像素提供直流电压。电源线本身存在一定程度的内阻，并且由于OLED显示面板制备过程不稳定性和技术受限等原因，不同区域的电源线厚度可能发生变化导致各个区域内像素驱动电压的压降不同，从而引起OLED显示面板的亮度不均匀。
另外，OLED显示面板内每个像素单元的驱动晶体管的阈值电压会有差别，这样会造成每个像素单元中发光二极管的电流不一致，使得OLED显示面板的亮度不均匀。
发明内容
本申请的目的在于提供一种像素驱动电路及显示面板，以改善显示面板显示的不均匀现象。
第一方面，本申请提供了一种像素驱动电路，所述像素驱动电路的工作阶段包括采样阶段及数据写入阶段，所述像素驱动电路包括：
扫描线，所述扫描线用于提供扫描电压，所述扫描电压在采样阶段为第一电平，在数据写入阶段为第二电平；
数据线，所述数据线用于提供数据电压，所述数据电压在采样阶段为高电平，在数据写入阶段为所述低电平；
电容，所述电容包括第一电容端和第二电容端，所述第一电容端在采样阶段和数据写入阶段皆电连接所述数据线；以及
驱动晶体管，所述驱动晶体管包括栅极端、源极端和漏极端，源极端电连接所述扫描线，所述栅极端电连接所述第二电容端，所述漏极端用于在采样阶段与所述栅极端电连接，在数据写入阶段与所述栅极端断开。
本申请提供的像素驱动电路中，通过将驱动晶体管的源极端电连接所述扫描线，驱动晶体管的栅极端通过电容电连接至数据线，在采样阶段，并控制驱动晶体管的漏极端在采样阶段与所述栅极端电连接，使驱动晶体管形成类二极管结构，达到平衡状态，栅极端的电压VG=VSCAN－VTH；在数据写入阶段时，控制所述驱动晶体管的漏极端与所述栅极端断开，数据线从高电平跳变至低电平，由于电容耦合作用，栅极端的电压跳变为VG=VSCAN－VTH－VDATA，根据后续发光阶段的驱动电流公式可知，驱动电流与阈值电压VTH无关，从而降低甚至消除阈值电压VTH对于驱动电流的影响，进而改善显示面板显示不均匀的现象。并且相较于相关技术中的像素驱动电路中有一条具有内阻的电源线对每个像素提供直流电压，使得传递至发光器件的电压压降较大。本申请提供的像素驱动电路可以不设有电源线，而是利用扫描线代替电源线对像素驱动电路提供电压，对降低显示面板各个区域内像素驱动电压的压降有很好的改善效果，有利于进一步地提高显示面板的显示均匀性。
其中，所述像素驱动电路的工作阶段还包括发光阶段，所述扫描电压在所述发光阶段为所述第一电平，所述数据电压在所述发光阶段为所述低电平；
所述像素驱动电路还包括发光二极管，所述发光二极管具有正极端和负极端，所述负极端接地，所述正极端用于在所述采样阶段和所述数据写入阶段皆与所述漏极端断开；所述正极端用于在所述发光阶段电连接所述漏极端。
其中，所述像素驱动电路还包括开关模块，所述开关模块的一端电连接所述数据线，另一端电连接所述第一电容端，所述开关模块用于在所述采样阶段和所述数据写入阶段时导通，及在所述发光阶段断开。
其中，所述开关模块包括第一开关，所述第一开关包括第一控制端、第一端以及第二端，所述第一端电连接所述数据线，所述第二端电连接所述第一电容端；
所述像素驱动电路还包括第一控制信号线，所述第一控制信号线电连接所述第一控制端，所述第一控制信号线用于提供第一控制电压，所述第一控制电压在所述采样阶段及所述数据写入阶段为第三电平，所述第一控制电压在所述发光阶段为第四电平，所述第三电平和所述第四电平中的一者为高电平，另一者为低电平。
其中，所述开关模块包括第二开关以及第三开关，所述第二开关包括第二控制端、第三端以及第四端，所述第三开关包括第三控制端、第五端以及第六端；
所述第三端与所述第五端皆电连接所述数据线，所述第四端与所述第六端皆电连接所述第一电容端；
所述第二控制端电连接于所述扫描线，所述像素驱动电路还包括第二控制信号线，所述第三控制端电连接于所述第二控制信号线，所述第二控制信号线用于提供第二控制电压，所述第二控制电压在所述采样阶段为第五电平，所述第二控制电压在所述数据写入阶段及所述发光阶段为第六电平，所述第五电平和所述第六电平中的一者为高电平，另一者为低电平。
其中，所述像素驱动电路还包括第四开关，所述第四开关包括第四控制端、第七端以及第八端，所述第七端电连接于所述栅极端，所述第八端电连接于所述漏极端，所述第四控制端电连接于所述第二控制信号线。
其中，所述像素驱动电路还包括第五开关，所述第五开关包括第五控制端、第九端以及第十端，所述第九端电连接于所述漏极端，所述第十端电连接于所述正极端；
所述像素驱动电路还包括第三控制信号线，所述第五控制端电连接于所述第三控制信号线，所述第三控制信号线用于提供第三控制电压，所述第三控制电压在所述采样阶段及所述数据写入阶段为第七电平，所述第三控制电压在发光阶段为第八电平，所述第七电平和所述第八电平中的一者为高电平，另一者为低电平。
其中，所述驱动晶体管、所述第二开关为P型薄膜晶体管，所述第三开关、所述第四开关及所述第五开关为N型薄膜晶体管，所述第五电平为高电平，所述第六电平为低电平，所述第七电平为低电平，所述第八电平为高电平。
其中，所述驱动晶体管、所述第二开关、所述第三开关、所述第四开关及所述第五开关为P型薄膜晶体管，所述第五电平为低电平，所述第六电平为高电平，所述第七电平为高电平，所述第八电平为低电平。
第二方面，本申请提供了显示面板，包括所述像素驱动电路。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请实施方式一提供的一种像素驱动电路的电路示意图；
图2是本申请实施方式一提供的一种像素驱动电路的时序图；
图3是本申请实施方式二提供的一种像素驱动电路的电路示意图；
图4是本申请实施方式三提供的一种像素驱动电路的电路示意图；
图5是本申请实施方式三提供的一种像素驱动电路的时序图；
图6是本申请实施方式四提供的一种显示面板的电路结构图。
标号说明：
显示面板-1000、像素驱动电路-100、控制芯片-200、扫描线-101、数据线-102、第一控制信号线-103、第二控制信号线-104、第三控制信号线-105、电容-20、第一电容端-21、第二电容端-22、驱动晶体管-30、栅极端-31、源极端-32、漏极端-33、发光二极管-40、正极端-41、负极端-42、第一开关-50、第一控制端-51、第一端-52、第二端-53、第二开关-60、第二控制端-61、第三端-62、第四端-63、第三开关-70、第三控制端-71、第五端-72、第六端-73、第四开关-80、第四控制端-81、第七端-82、第八端-83、第五开关-90、第五控制端-91、第九端-92、第十端-93。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有付出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在本文中提及“实施例”或“实施方式”意味着，结合实施例或实施方式描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。
在本说明书中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述的构成要素的方向适当地改变。因此，不局限于在说明书中说明的词句，根据情况可以适当地更换。
在本说明书中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或电连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以根据情况理解上述术语在本公开中的含义。
有源矩阵有机发光二极管（Active-matrix organic light emitting diode，AMOLED）由于其自发光、低功耗、宽视角、高色域、高对比度、快速响应等优点，被业界评为最有潜力的显示技术之一。要实现精准的AMOLED控制需要使用TFT技术进行像素驱动，目前主流的TFT技术主要有α-si TFT技术、LTPS TFT技术、Oxide TFT技术，α-si TFT技术由于其稳定性差及载流子迁移率低等缺陷不适用于AMOLED驱动，而LTPS因其在三者之中最好的稳定性及最高的载流子迁移率被认为是最适用于AMOLED驱动的TFT技术。但是LTPS（低温多晶硅）技术因为工序相对复杂且在大尺寸应用时均匀性差等缺点限制了其大规模量产应用。
相关技术中，OLED显示面板的驱动电路采用直流电源进行驱动，有一条单独的电源线对每个像素提供直流电压。电源线本身存在一定程度的内阻，使得传递至发光器件的电压压降较大。并且由于OLED显示面板制备过程不稳定性和技术受限等原因，不同区域的电源线厚度可能发生变化导致各个区域内像素驱动电压的压降不同，从而引起OLED显示面板的亮度不均匀。
另外，OLED显示面板内每个像素单元的驱动晶体管的阈值电压会有差别，这样会造成每个像素单元中发光二极管的电流不一致，使得OLED显示面板的亮度不均匀。并且，随着驱动晶体管驱动时间的推移，会造成驱动晶体管材料老化、变异，从而导致驱动晶体管的阈值电压发生漂移等问题，也会造成OLED显示面板显示的不均匀现象，并且这种显示不均匀现象会随着驱动时间的推移和驱动晶体管材料的老化变得更严重。
如何使得OLED显示面板的显示亮度更加均匀成为需要解决的技术问题。
请参照图1及图2，本申请提供了一种像素驱动电路100，能够改善OLED显示面板显示的不均匀现象。
像素驱动电路100的工作阶段包括采样阶段T1及数据写入阶段T2。
像素驱动电路100包括扫描线101、数据线102、电容20以及驱动晶体管30。
扫描线101用于提供扫描电压，扫描电压在采样阶段T1为第一电平，在数据写入阶段T2为第二电平，第一电平和第二电平中的一者为高电平，另一者为低电平。
数据线102用于提供数据电压，数据电压在采样阶段T1为高电平，在数据写入阶段T2为低电平。
电容20包括第一电容端21和第二电容端22，第一电容端21在采样阶段T1和数据写入阶段T2皆电连接数据线102。
驱动晶体管30包括栅极端31、源极端32和漏极端33，源极端32电连接扫描线101，栅极端31电连接第二电容端22，漏极端33用于在采样阶段T1与栅极端31电连接，在数据写入阶段T2与栅极端31断开。
在本实施方式中，当像素驱动电路100的工作阶段为采样阶段T1时，扫描线101提供的扫描电压为第一电平，本实施方式中，第一电平为高电平，在其他实施方式中，第一电平还可以为低电平。源极端32的电压VS等于扫描线101的扫描电压VSCAN，即VS=VSCAN。数据线102提供的数据电压为高电平，第一电容端21在采样阶段T1电连接数据线102，因此第一电容端21处的电压VA=VDATA。
在本实施方式中，驱动晶体管30为P型薄膜晶体管。驱动晶体管30内的漏极端33在采样阶段T1时与栅极端31电连接，使驱动晶体管30形成类二极管结构，驱动晶体管30内的电压处于平衡状态，换言之，即驱动晶体管30内栅极端31的电压VG与源极端32的电压VS之间的差值等于驱动晶体管30的阈值电压VTH，即VSG=VTH，根据公式VSG=VS－VG，由此可以推出VG=VSCAN－VTH。
本申请对于像素驱动电路100在采样阶段T1，第一电容端21如何电连接数据线102以及漏极端33电连接栅极端31的方式不作限定，在下文进行详细描述。
当像素驱动电路100的工作阶段为数据写入阶段T2时，扫描电压为第二电平，本实施方式中，第二电平为低电平，在其他实施方式中，第二电平还可以为高电平。数据线102提供的数据电压为低电平，第一电容端21在数据写入阶段T2时电连接数据线102，因此第一电容端21处的电压VA=0，由于电容20耦合作用，第二电容端22即栅极端31的电压进行跳变，跳变为VG=VSCAN－VTH－VDATA。
在相关技术中，驱动晶体管产生的驱动电流表达式为：
Figure 525350DEST_PATH_IMAGE001
其中μ为载流子迁移率，W为沟道宽度，L为沟道长度，CGI为栅极电容，VTH为阈值电压，W、L在设计时已经固定，CGI取决于栅极绝缘层厚度和材料。由此可知，影响OLED器件驱动电流和发光亮度的因素有载流子迁移率μ，阈值电压VTH，以及VSG。其中VSG=VS－VG，即VSG与数据电压以及电源电压有关。但在本实施方式中，经像素驱动电路100在采样阶段T1以及数据写入阶段T2的工作，驱动晶体管30产生的驱动电流表达式可进行简化为：
Figure 654980DEST_PATH_IMAGE002
经公式推导可得，本申请的驱动晶体管30产生的驱动电流最终只由μ、W、L、CGI、以及数据电压VDATA所决定。
本申请提供的像素驱动电路100中，通过将驱动晶体管30的源极端32电连接扫描线101，驱动晶体管30的栅极端31通过电容20电连接至数据线102，在采样阶段T1，并控制驱动晶体管30的漏极端33在采样阶段T1与栅极端电连接，使驱动晶体管30形成类二极管结构，达到平衡状态，栅极端31的电压VG=VSCAN－VTH；在数据写入阶段T2时，控制驱动晶体管30的漏极端33与栅极端31断开，数据线102从高电平跳变至低电平，由于电容耦合作用，栅极端31的电压跳变为VG=VSCAN－VTH－VDATA，根据后续发光阶段T3的驱动电流公式可知，驱动电流与阈值电压VTH无关，从而降低甚至消除阈值电压VTH对于驱动电流的影响，进而改善显示面板显示不均匀的现象。并且相较于相关技术中的像素驱动电路中有一条具有内阻的电源线对每个像素提供直流电压，使得传递至发光器件的电压压降较大。本申请提供的像素驱动电路100可以不设有电源线，而是利用扫描线101代替电源线对像素驱动电路100提供电压，对降低显示面板各个区域内像素驱动电压的压降有很好的改善效果，有利于进一步地提高显示面板的显示均匀性。
像素驱动电路100的工作阶段还包括发光阶段T3，扫描电压在发光阶段T3为第一电平，数据电压在发光阶段T3为低电平。
像素驱动电路100还包括发光二极管40，发光二极管40具有正极端41和负极端42，负极端42接地，正极端41用于在采样阶段T1和数据写入阶段T2皆与漏极端33断开。正极端41用于在发光阶段T3电连接漏极端33。
本实施方式中驱动晶体管30产生的驱动电流与驱动晶体管30的阈值电压VTH无关，降低甚至消除阈值电压VTH对于驱动电流的影响，从而使流过发光二极管40的电流稳定，保证发光二极管40的发光亮度均匀，改善画面的显示效果。
请参照图1、图3及图4，像素驱动电路100还包括开关模块，开关模块的一端电连接数据线102，另一端电连接第一电容端21，开关模块用于在采样阶段T1和数据写入阶段T2时导通，及发光阶段T3断开。数据线102与第一电容端21之间的电连接方式包括但不限于以下实施方式。
在一种实施方式中，请参照图3，开关模块包括第一开关50，第一开关50包括第一控制端51、第一端52以及第二端53，第一端52电连接数据线102，第二端53电连接第一电容端21。
像素驱动电路100还包括第一控制信号线103，第一控制端51电连接于第一控制信号线103，第一控制信号线103用于提供第一控制电压，第一控制电压在采样阶段T1及数据写入阶段T2为第三电平，第一控制电压在发光阶段T3为第四电平，所述第三电平和所述第四电平中的一者为高电平，另一者为低电平。
第一控制电压在采样阶段T1及数据写入阶段T2为第三电平，第一开关50处于导通状态，使得数据线102与第一电容端21之间实现电连接。第一控制电压在发光阶段T3为第四电平，第一开关50处于断开状态，使得数据线102与第一电容端21之间断开电连接。
在另一种实施方式中，请参照图4，开关模块包括第二开关60以及第三开关70，第二开关60包括第二控制端61、第三端62以及第四端63，第三开关70包括第三控制端71、第五端72以及第六端73。第三端62与第五端72皆电连接数据线102，第四端63与第六端73皆电连接第一电容端21。
第二控制端61电连接于扫描线101，像素驱动电路100还包括第二控制信号线104，第三控制端71电连接于第二控制信号线104，第二控制信号线104用于提供第二控制电压，第二控制电压在采样阶段T1为第五电平，第二控制电压在数据写入阶段T2及发光阶段T3为第六电平，所述第五电平和所述第六电平中的一者为高电平，另一者为低电平。
第二控制端61电连接于扫描线101，扫描电压在采样阶段T1时为第一电平，第二开关60断开，第二控制电压在采样阶段T1为第五电平，第三开关70导通；扫描电压在数据写入阶段T2时为第二电平，第二开关60导通。即保证在采样阶段T1及数据写入阶段T2时，数据线102与第一电容端21实现电连接。
扫描电压在发光阶段T3时为第一电平，第二开关60断开，第二控制电压在发光阶段T3为第六电平，第三开关70断开。即保证在发光阶段T3时数据线102与第一电容端21之间断开电连接。
在一种实施方式中，请参阅图1及图3，像素驱动电路100还包括第四开关80，第四开关80包括第四控制端81、第七端82以及第八端83，第七端82电连接于栅极端31，第八端83电连接于漏极端33，第四控制端81电连接于第二控制信号线104。
第二控制电压在采样阶段T1为第五电平，第四开关80导通，栅极端31与漏极端33进行电连接，以使得采样阶段T1栅极端31的电压VG=VSCAN－VTH。第二控制电压在数据写入阶段T2以及发光阶段T3为第六电平，第四开关80断开。
在一种实施方式中，请参阅图1，像素驱动电路100还包括第五开关90，第五开关90包括第五控制端91、第九端92以及第十端93，第九端92电连接于漏极端33，第十端93电连接于正极端41。
所述像素驱动电路100还包括第三控制信号线105，所述第五控制端91电连接于所述第三控制信号线105，所述第三控制信号线105用于提供第三控制电压，所述第三控制电压在采样阶段T1及数据写入阶段T2为第七电平，所述第三控制电压在发光阶段为第八电平，所述第七电平和所述第八电平中的一者为高电平，另一者为低电平。
第三控制电压在采样阶段T1及数据写入阶段T2为第七电平，第五开关90断开，发光二极管40无电压和电流通过；第三控制电压在发光阶段T3为第八电平，第五开关90导通，进而使得漏极端33能够电连接于正极端41，并向正极端41提供驱动电流，以驱动发光二极管40发光。
需要说明的是，在一种实施方式中，请参阅图3，所述第五控制端91电连接于所述第一控制信号线103，所述第一控制信号线103用于提供第一控制电压。第一控制电压在采样阶段T1及数据写入阶段T2为第三电平，第一控制电压在发光阶段T3为第四电平，所述第三电平和所述第四电平中的一者为高电平，另一者为低电平。
第一控制电压在采样阶段T1及数据写入阶段T2为第三电平，第五开关90断开，发光二极管40无电压和电流通过；第一控制电压在发光阶段T3为第四电平，第五开关90导通，进而使得漏极端33能够电连接于正极端41，并向正极端41提供驱动电流，以驱动发光二极管40发光。
换言之，所述第一控制信号线103和所述第三控制信号线105仅为不同实施方式中同一作用的信号线，为了便于描述，对其进行分开命名，不应理解为对本申请的限制。
需要说明的是，第五电平包括但不限于为高电平或低电平，第六电平包括但不限于为高电平或低电平，第七电平包括但不限于为高电平或低电平，第八电平包括但不限于为高电平或低电平。第五电平、第六电平、第七电平以及第八电平的电平情况需要根据第三开关70、第四开关80以及第五开关90的薄膜晶体管类型决定。
举例而言，在一种实施方式中，请参照图1及图2，驱动晶体管30、第二开关60为P型薄膜晶体管，第三开关70、第四开关80及第五开关90为N型薄膜晶体管（例如三极管、场效应管），第五电平为高电平，第六电平为低电平，所述第七电平为低电平，所述第八电平为高电平。
第二控制电压在采样阶段T1为第五电平，第五电平为高电平，第三开关70为N型薄膜晶体管，因此第三开关70导通。保证在采样阶段T1，数据线102与第一电容端21实现电连接。第四开关80为N型薄膜晶体管，因此第四开关80导通，栅极端31与漏极端33进行电连接，以使得采样阶段T1栅极端31的电压VG=VSCAN－VTH。
第三控制电压在采样阶段T1及数据写入阶段T2为第七电平，第七电平为低电平，第五开关90为N型薄膜晶体管，因此第五开关90断开，发光二极管40无电压和电流通过；第三控制电压在发光阶段T3为第八电平，第八电平为高电平，因此第五开关90导通，进而使得漏极端33能够电连接于正极端41，并向正极端41提供驱动电流，以驱动发光二极管40发光。
在另一种实施方式中，请参照图4及图5，驱动晶体管30、第二开关60、第三开关70、第四开关80及第五开关90为P型薄膜晶体管（例如三极管、场效应管），第七电平为高电平，第八电平为低电平，第五电平为低电平，第六电平为高电平。
第二控制电压在采样阶段T1为第五电平，第五电平为低电平，第三开关70为P型薄膜晶体管，因此第三开关70导通。保证在采样阶段T1，数据线102与第一电容端21实现电连接。第四开关80为P型薄膜晶体管，因此第四开关80导通，栅极端31与漏极端33进行电连接，以使得采样阶段T1栅极端31的电压VG=VSCAN－VTH。
第三控制电压在采样阶段T1及数据写入阶段T2为第七电平，第七电平为高电平，第五开关90为P型薄膜晶体管，因此第五开关90断开，发光二极管40无电压和电流通过；第三控制电压在发光阶段T3为第八电平，第八电平为低电平，因此第五开关90导通，进而使得漏极端33能够电连接于正极端41，并向正极端41提供驱动电流，以驱动发光二极管40发光。
请参照图6，本申请还提供了一种显示面板1000。显示面板1000包括控制芯片200及上述任意一种实施方式提供的像素驱动电路100。控制芯片200可用于控制像素驱动电路100中的电平情况。
像素驱动电路100消除了阈值电压VTH对驱动电流的影响，使得发光二极管40显示稳定，改善了显示面板1000显示亮度的均匀性，因此可以极大的提升显示面板1000的显示品质。并且像素驱动电路100可以不设有电源线，而是利用扫描线101代替电源线对像素驱动电路100提供电压，对降低显示面板1000各个区域内像素驱动电压的压降有很好的改善效果，有利于进一步地提高显示面板1000的显示均匀性。
可选地，显示面板1000包括但不限于为OLED显示面板。
以上是本申请的部分实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本申请的保护范围。

Claims (9)

1.一种像素驱动电路，其特征在于，所述像素驱动电路的工作阶段包括采样阶段、数据写入阶段及发光阶段，所述像素驱动电路包括：
扫描线，所述扫描线用于提供扫描电压，所述扫描电压在所述采样阶段为第一电平，在所述数据写入阶段为第二电平，在所述发光阶段为所述第一电平，所述第一电平和所述第二电平中的一者为高电平，另一者为低电平；
数据线，所述数据线用于提供数据电压，所述数据电压在所述采样阶段为高电平，在所述数据写入阶段为低电平，在所述发光阶段为低电平；
电容，所述电容包括第一电容端和第二电容端，所述第一电容端在所述采样阶段和所述数据写入阶段皆电连接所述数据线；
开关模块，所述开关模块的一端电连接所述数据线，另一端电连接所述第一电容端，所述开关模块用于在所述采样阶段和所述数据写入阶段时导通，及在所述发光阶段断开；以及
驱动晶体管，所述驱动晶体管包括栅极端、源极端和漏极端，所述源极端电连接所述扫描线，所述栅极端电连接所述第二电容端，所述漏极端用于在所述采样阶段与所述栅极端电连接，及在所述数据写入阶段与所述栅极端断开。
2.根据权利要求1所述的像素驱动电路，其特征在于，所述像素驱动电路还包括发光二极管，所述发光二极管具有正极端和负极端，所述负极端接地，所述正极端用于在所述采样阶段和所述数据写入阶段皆与所述漏极端断开；所述正极端用于在所述发光阶段电连接所述漏极端。
3.根据权利要求1所述的像素驱动电路，其特征在于，所述开关模块包括第一开关，所述第一开关包括第一控制端、第一端以及第二端，所述第一端电连接所述数据线，所述第二端电连接所述第一电容端；
所述像素驱动电路还包括第一控制信号线，所述第一控制信号线电连接所述第一控制端，所述第一控制信号线用于提供第一控制电压，所述第一控制电压在所述采样阶段及所述数据写入阶段为第三电平，所述第一控制电压在所述发光阶段为第四电平，所述第三电平和所述第四电平中的一者为高电平，另一者为低电平。
4.根据权利要求2所述的像素驱动电路，其特征在于，所述开关模块包括第二开关以及第三开关，所述第二开关包括第二控制端、第三端以及第四端，所述第三开关包括第三控制端、第五端以及第六端；
所述第三端与所述第五端皆电连接所述数据线，所述第四端与所述第六端皆电连接所述第一电容端；
所述第二控制端电连接于所述扫描线，所述像素驱动电路还包括第二控制信号线，所述第三控制端电连接于所述第二控制信号线，所述第二控制信号线用于提供第二控制电压，所述第二控制电压在所述采样阶段为第五电平，所述第二控制电压在所述数据写入阶段及所述发光阶段为第六电平，所述第五电平和所述第六电平中的一者为高电平，另一者为低电平。
5.根据权利要求4所述的像素驱动电路，其特征在于，所述像素驱动电路还包括第四开关，所述第四开关包括第四控制端、第七端以及第八端，所述第七端电连接于所述栅极端，所述第八端电连接于所述漏极端，所述第四控制端电连接于所述第二控制信号线。
6.根据权利要求5所述的像素驱动电路，其特征在于，所述像素驱动电路还包括第五开关，所述第五开关包括第五控制端、第九端以及第十端，所述第九端电连接于所述漏极端，所述第十端电连接于所述正极端；
所述像素驱动电路还包括第三控制信号线，所述第五控制端电连接于所述第三控制信号线，所述第三控制信号线用于提供第三控制电压，所述第三控制电压在所述采样阶段及所述数据写入阶段为第七电平，所述第三控制电压在发光阶段为第八电平，所述第七电平和所述第八电平中的一者为高电平，另一者为低电平。
7.根据权利要求6所述的像素驱动电路，其特征在于，所述驱动晶体管、所述第二开关为P型薄膜晶体管，所述第三开关、所述第四开关及所述第五开关为N型薄膜晶体管，所述第五电平为高电平，所述第六电平为低电平，所述第七电平为低电平，所述第八电平为高电平。
8.根据权利要求6所述的像素驱动电路，其特征在于，所述驱动晶体管、所述第二开关、所述第三开关、所述第四开关及所述第五开关为P型薄膜晶体管，所述第五电平为低电平，所述第六电平为高电平，所述第七电平为高电平，所述第八电平为低电平。
9.一种显示面板，其特征在于，包括如权利要求1~8任一项所述的像素驱动电路。
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